KR100632367B1 - 불휘발성 반도체 메모리 장치의 프로그램 비트 스캔표시회로 - Google Patents

불휘발성 반도체 메모리 장치의 프로그램 비트 스캔표시회로 Download PDF

Info

Publication number
KR100632367B1
KR100632367B1 KR1020040095595A KR20040095595A KR100632367B1 KR 100632367 B1 KR100632367 B1 KR 100632367B1 KR 1020040095595 A KR1020040095595 A KR 1020040095595A KR 20040095595 A KR20040095595 A KR 20040095595A KR 100632367 B1 KR100632367 B1 KR 100632367B1
Authority
KR
South Korea
Prior art keywords
bits
program
bit
signal group
fuse
Prior art date
Application number
KR1020040095595A
Other languages
English (en)
Other versions
KR20060056486A (ko
Inventor
임재우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040095595A priority Critical patent/KR100632367B1/ko
Priority to US11/206,586 priority patent/US7190619B2/en
Publication of KR20060056486A publication Critical patent/KR20060056486A/ko
Application granted granted Critical
Publication of KR100632367B1 publication Critical patent/KR100632367B1/ko
Priority to US11/567,162 priority patent/US7925820B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory

Abstract

불휘발성 반도체 메모리 장치의 프로그램 비트 스캔표시회로가 게시된다. 본 발명의 프로그램 비트 스캔표시회로는 카운팅부, 설정비트수 제공부 및 비교부를 구비한다. 상기 카운팅부는 소정의 프로그램 필요 비트수를 카운팅하며, 상기 프로그램 필요 비트수를 나타내는 카운팅비트신호군을 제공한다. 상기 설정비트수 제공부는 상기 설정비트수를 나타내는 설정비트신호군을 제공한다. 상기 설정비트수은 외부에서 제어할 수 있다. 상기 비교부는 상기 카운팅비트신호군을 상기 설정비트신호군과 비교하여, 궁극적으로 상기 메모리어레이에 대한 프로그램을 제어하는 스캔종료신호를 제공한다. 상기 스캔종료신호는 상기 프로그램 필요 비트수가 상기 설정비트수에 도달함에 응답하여 천이한다. 본 발명의 프로그램 비트 스캔표시회로에 의하면, 설계자 또는 이용자가 동시에 프로그램할 비트수를 조절할 수 있게 되며, 전체적으로 프로그램 시간이 현저히 단축될 수 있다.
프로그램, 불휘발성, 메모리, 설정비트

Description

불휘발성 반도체 메모리 장치의 프로그램 비트 스캔표시회로{PROGRAM BIT SCAN DISPLAYING CIRCUIT IN NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 통상적인 NAND형 불휘발성 반도체 메모리 장치의 메모리 어레이를 나타내는 도면이다.
도 2는 통상적인 NOR형 불휘발성 반도체 메모리 장치의 메모리 어레이를 나타내는 도면이다.
도 3은 종래의 프로그램 비트 스캔표시회로를 나타내는 도면이다.
도 4는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 프로그램 비트 스캔표시회로를 나타내는 도면이다.
도 5는 도 4의 비교부의 구체적인 예를 나타내는 도면이다.
도 6 및 도 7은 본 발명의 다른 일실시예들에 따른 불휘발성 반도체 메모리 장치의 프로그램 비트 스캔표시회로를 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
SENUM: 설정비트수 PRUM: 프로그램 필요 비트수
MNUM: 모드비트수 FNUM: 퓨즈비트수
CNT: 카운팅비트 신호군 nSENT:설정비트신호군
FNT:퓨즈비트신호군 MNT:모드비트신호군
SCT:스캔종료신호
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 특히 설정된 개수의 프로그램 필요 비트가 스캔되었음을 알리는 스캔종료신호를 발생하는 프로그램 비트 스캔표시회로에 관한 것이다.
플래쉬 메모리와 같은 불휘발성 반도체 메모리 장치는, 저장된 데이터를 일시에 전기적으로 소거할 수 있는 기능과, 저전력 소비특성을 가지고 있으므로, 개인용 노트북 컴퓨터와 같은 영구 메모리 뿐만 아니라, 디지탈 카메라, 메모리 카드 등과 같은 휴대용 단말기의 기록매체로서도 각광을 받고 있다.
이와 같은 불휘발성 반도체 메모리 장치의 저장된 데이터의 상태는, 메모리셀을 형성하는 트랜지스터의 문턱전압(threshold voltage)의 값에 의해 결정된다. 즉, 메모리셀의 플로팅 게이트에 차등화된 전하량을 저장함으로써, 메모리셀의 트랜지스터의 문턱전압이 의도된 설정레벨로 각기 변경된다. 이러한 과정을 거쳐, 메 모리셀에 저장된 데이터는 독출동작에서 서로 구별될 수 있는 상태를 가지도록 프로그램된다.
한편, 불휘발성 반도체 메모리 장치는, 메모리셀들이 비트라인(bit line)에 연결되는 형태에 따라, 크게 낸드(NAND)형과 노아(NOR)형으로 구별된다. NAND형의 불휘발성 반도체 메모리 장치의 경우에는, 도 1에 도시되는 바와 같이, 다수의 메모리셀들(M11~M14)가 선택용 트랜지스터들(ST1, ST2)와 더불어 스트링(string) 구조를 이루고 비트라인(BL)과 접지전압(VSS) 사이에 직렬로 연결된다. 이러한 NAND형의 불휘발성 반도체 메모리 장치의 프로그램은, 파울러 노르하임(F-N:Fowler-Nordheim) 터널링 방식으로 수행된다. 이때, 그라운드 선택신호(GSL)가 논리'L'인 상태이므로, 소모되는 전류량은 비교적 작다. 그러므로, NAND형의 불휘발성 반도체 메모리 장치는, 1개의 워드라인(WL11 내지 WL14)에 연결된 모든 메모리셀에 대한 프로그램을 1번의 프로그램 동작에서 수행한다.
반면에, NOR형의 불휘발성 반도체 메모리 장치의 경우에는, 도 2에 도시되는 바와 같이, 각각의 메모리셀들(M21 내지 M26)이 비트라인(BL1)과 소오스 라인(CSL) 사이에 연결된다. 이러한 NOR형의 불휘발성 반도체 메모리 장치의 프로그램은 채널 열전자(CHE:Channel Hot Electron) 주입방식으로 수행된다. 이때, 비트라인(BL)과 소오스 라인(CSL) 사이에는 전류 패스가 형성되므로, 소모되는 전류량이 비교적 크다. 그러므로, NOR형의 불휘발성 반도체 메모리 장치는, 일정한 개수의 비트 단위로 선택되는 메모리셀에 대한 프로그램을 1번의 프로그램 동작에서 수행한다. 이를 위하여, NOR형 불휘발성 반도체 메모리 장치에서는, 일정한 개수의 프로그램할 필 요가 있는 데이터 비트를 스캔하기 위한 데이터 스캔동작이 수행된다. 그리고, NOR형 불휘발성 반도체 메모리 장치는 프로그램 비트 스캔표시회로를 내장하여, 설정된 개수의 프로그램이 필요한 데이터 비트가 스캔되었음을 알리는 스캔종료신호를 발생한다.
도 3은 종래의 프로그램 비트 스캔표시회로(100)를 나타내는 도면이다. 카운터(110)는 데이터 스캔 동작에 스캔되는 프로그램이 필요한 데이터 비트의 수인 프로그램 필요 비트수를 카운팅한다. 상기 프로그램 필요 비트수를 나타내는 카운팅비트 신호군(CNT<n:0>)은 비트도달 감지부(120)에 제공된다. 그리고, 상기 비트도달 감지부(120)는 상기 프로그램 필요 비트수가 소정의 설정비트수에 도달함에 응답하여, 스캔종료신호(SCT)를 천이시킨다.
그런데, 종래의 프로그램 비트 스캔표시회로(100)에서는, 상기 설정비트수가 불휘발성 반도체 메모리 장치의 제작시에 설정된 특정의 수로 고정되며, 제작이 완료된 후에는 더 이상 변경될 수 없다는 문제점이 발생한다.
따라서, 본 발명의 목적은 종래기술의 문제점을 해결하기 위한 것으로서, 불휘발성 반도체 메모리 장치의 제작이 완료된 후에도, 설정비트수가 변경될 수 있는 프로그램 비트 스캔표시회로를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 불휘발성 반도체 메모리 장치의 프로그램 비트 스캔표시회로에 관한 것이다. 본 발명이 적용되는 불휘발성 반도체 메모리 장치는 워드라인과 비트라인에 노아(NOR)의 형태로 배열되는 다수개의 메모리셀들을 포함하는 메모리 어레이로서, 상기 메모리셀들은 소정의 설정비트수에 대응하는 개수의 단위로 한번의 프로그램 동작에서 프로그램되는 상기 메모리 어레이를 가진다. 본 발명의 일면에 따른 불휘발성 반도체 메모리 장치의 프로그램 비트 스캔표시회로는 카운팅부, 설정비트수 제공부 및 비교부를 구비한다. 상기 카운팅부는 소정의 프로그램 필요 비트수를 카운팅하며, 상기 프로그램 필요 비트수를 나타내는 카운팅비트신호군을 제공한다. 상기 프로그램 필요 비트수은 스캔되는 데이터 비트 중에서 프로그램이 필요한 데이터 비트의 수이다. 상기 설정비트수 제공부는 상기 설정비트수를 나타내는 설정비트신호군을 제공한다. 상기 설정비트수은 상기 설정비트수는 내장되는 다수개의 퓨즈들의 절단여부 또는 플래쉬셀의 프로그램 여부에 따라 제어된다. 상기 비교부는 상기 카운팅비트신호군을 상기 설정비트신호군과 비교하여, 궁극적으로 상기 메모리어레이에 대한 프로그램을 제어하는 스캔종료신호를 제공한다. 상기 스캔종료신호는 상기 프로그램 필요 비트수가 상기 설정비트수에 도달함에 응답하여 천이한다.
바람직하기로는, 상기 설정비트수 제공부는 퓨즈박스, 모드 레지스터 및 먹서를 구비한다. 상기 퓨즈박스는 다수개의 퓨즈들을 포함하며, 소정의 퓨즈비트수를 나타내는 퓨즈비트신호군을 제공한다. 상기 퓨즈비트수는 상기 퓨즈들의 절단여부에 의하여 조절되며, 상기 퓨즈들 각각의 절단여부는 외부에서 제어할 수 있다. 상기 모드 레지스터는 소정의 모드비트수를 나타내는 모드비트신호군을 제공한다. 상기 모드비트수는 외부의 모드 셋팅신호들에 의하여 조절될 수 있다. 상기 먹서는 상기 퓨즈비트신호군과 상기 모드비트신호군 중 선택되는 어느하나를 설정비트신호군으로 제공한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 4는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 프로그램 비트 스캔표시회로(200)를 나타내는 도면이다. 본 발명이 적용되는 불휘발성 반도체 메모리 장치는 NOR형이다. 그러므로, 메모리 어레이(20)에 포함되는 메모리셀들은, 도 2와 관련하여 기술한 바와 같이, 워드라인과 비트라인에 노아(NOR)의 형태로 배열된다. 또한, 상기 메모리셀들은 소정의 설정비트수(SENUM)에 대응하는 개수의 단위로 한번의 프로그램 동작에서 프로그램된다.
도 4를 참조하면, 본 발명의 프로그램 비트 스캔표시회로(200)는 카운팅부(210), 설정비트수 제공부(230) 및 비교부(240)를 구비한다. 상기 카운팅부(210)는 소정의 프로그램 필요 비트수(PRNUM)를 카운팅한다. 상기 프로그램 필요 비트수는 데이터 스캔 동작에서 스캔되는 프로그램이 필요한 데이터(예를 들면, "0") 비트의 수를 말한다. 이와 같은, 상기 프로그램 필요 비트수(PRNUM)는, 상기 카운팅부 (210)에서 상기 비교부(240)로 제공되는 카운팅비트신호군(CNT<7:0>)에 의하여, 표시될 수 있으며, 이러한 표시방법은 당업자에는 자명하다.
상기 설정비트수 제공부(230)는 설정비트신호군(nSENT<n:1>)을 상기 비교부(240)에 제공한다. 상기 설정비트신호군(nSENT<n:1>)에는, 상기 설정비트수(SENUM)에 대한 정보가 포함된다.
바람직한 실시예에 의하면, 상기 설정비트수 제공부(230)는 퓨즈박스(231), 모드 레지스터(233) 및 먹서(235)를 포함한다. 상기 퓨즈박스(231)는 다수개의 퓨즈(FU)들을 포함하며, 퓨즈비트신호군(FNT<n:1>)을 상기 먹서(235)에 제공한다. 그리고, 상기 퓨즈비트신호군(FNT<n:1>)에 포함되는 퓨즈비트수(FNUM)에 대한 정보가 포함되며, 상기 퓨즈비트수(FNUM)는 상기 퓨즈(FU)들의 절단여부에 의하여 조절된다.
상기 퓨즈(FU)들 각각의 절단여부는 외부에서 제어할 수 있다. 예를 들면, 상기 퓨즈(FU)들 각각은 외부의 레이저빔 또는 퓨즈제어신호들(FCON)에 의하여 전기적으로 절단될 수 있다. 또한, 상기 퓨즈(FU)들은 외부의 퓨즈제어신호들에 의하여 프로그램 및 소거되는 플래쉬셀(미도시)로 구현될 수 있다. 이와 같은 경우, 상기 플래쉬셀은 상기 프로그램 및 소거의 결과에 따라 연결되는 2개 단자의 전기적 절단이 제어된다.
상기 모드 레지스터(233)는 모드비트신호군(MNT<n:1>)을 상기 먹서(235)에 제공한다. 그리고, 상기 모드비트신호군(MNT<n:1>)에 포함되는 모드비트수(MNUM)는 상기 외부의 모드 셋팅신호들(MCON)에 의하여 조절될 수 있다.
상기 먹서(235)는 상기 퓨즈박스(231)에서 제공되는 상기 퓨즈비트신호군(FNT<n:1>)과 상기 모드비트신호군(MNT<n:1>) 중 어느하나를 선택하여 상기 설정비트신호군(nSENT<n:1>)으로 제공한다. 상기 먹서(235)의 설정비트신호군(nSENT<n:1>)의 선택은 먹서제어신호(미도시)에 의한 제어 또는 큰 값을 가지는 신호군의 선택 등의 다양한 방법으로 구현될 수 있다. 그리고, 이와 같은 선택방법은 당업자에게는 자명하므로, 본 명세서에서는 그에 대한 구체적인 기술은 생략된다.
결과적으로, 상기 설정비트수 제공부(230)에서 제공되는 상기 설정비트수(SENUM)는 불휘발성 반도체 메모리 장치의 제작완료후에, 외부에서 제어될 수 있게 된다.
상기 비교부(240)는 상기 카운팅비트신호군(CNT<n:1>)을 상기 설정비트신호군(nSENT<n:1>)과 비교하며, 스캔종료신호(SCT)를 제공한다. 상기 스캔종료신호(SCT)는 상기 프로그램 필요 비트수(PRUM)가 상기 설정비트수(SENUM)에 도달함에 응답하여 천이한다. 그리고, 상기 스캔종료신호(SCT)는 프로그램 제어부(10)에 제공되며, 궁극적으로는, 상기 메모리어레이(20)의 메모리셀에 대한 프로그램을 제어한다.
도 5는 도 4의 비교부(240)의 구체적인 예를 나타내는 도면이다. 도 5에는, n이 5인 경우의 예가 도시된다. 만약, 상기 설정비트수(SENUM)가 '8'이라 가정하자. 그러면, 상기 '16'은 2진기법에 의해 '01000'으로 표현될 것이다. 이 경우, 상기 설정비트신호군(nSENT<n:1>)의 신호들은 상기 '16'의 2진기법에 의하여 표시된 데이터인 '01000'을 반전한 것으로서, (표 1)에 도시되는 바와 같다.
신호 nSENT1 nSENT2 nSENT3 nSENT4 nSENT5
데이터 1 0 1 1 1
이 경우, 신호들(nSENT1 내지 nSENT5)는 상위 비트에서 하위 비트의 순으로 데이터값을 표시하고 있으며, 이와 같은 표시방법은 다양하게 변경될 수 있다.
상기 카운팅 비트신호군(CNT<n:1>) 각각이 상기 설정비트신호군(nSENT<n:1>) 각각과 동일한 논리값을 가지게 되면, 상기 비교부(240)의 출력신호인 상기 스캔종료신호(SCT)는 논리 "L"에서 논리"H"로 천이된다.
정리하면, 본 발명의 프로그램 비트 스캔표시회로(200)를 이용하면, 설정비트수(SENUM)가, 불휘발성 반도체 메모리 장치의 제작이 완료된 후에도, 외부에서 조절될 수 있다. 그러므로, 본 발명이 적용되는 불휘발성 반도체 메모리 장치의 설계자 또는 이용자가 1번의 프로그램 동작에서 프로그램할 비트수를 조절할 수 있게 되며, 전체적인 프로그램 소요시간이 현저히 단축될 수 있다.
도 6 및 도 7은 본 발명의 다른 일실시예들에 따른 불휘발성 반도체 메모리 장치의 프로그램 비트 스캔표시회로(200', 200'')를 나타내는 도면으로서, 도 4의 변형예들을 나타내는 도면이다. 도 6 및 도 7의 상기 프로그램 비트 스캔표시회로(200', 200'')는 도 4의 프로그램 비트 스캔표시회로(200)와 거의 동일하며, 다만, 설정비트수(SENUM)의 셋팅방법에 차이가 있을 뿐이다. 즉, 도 4의 프로그램 비트 스캔표시회로(200)에서는, 퓨즈박스(231)에서 제공되는 퓨즈비트수(FNUM) 또는 모드 레지스터(233)에서 제공되는 모드비트수(MNUM) 중의 어느하나가 먹서(235)를 통해 설정비트수(SENUM)로 상기 비교부(240)에 제공된다. 반면에, 도 6의 프로그램 비트 스캔표시회로(200')에서는, 퓨즈박스(231')에서 셋팅되는 퓨즈비트수(FNUM)가 비교부(240')에 제공된다. 다시 기술하면, 도 6의 실시예에서는 상기 퓨즈비트수(FNUM)가 설정비트수(SENUM)으로 제공된다. 그리고, 도 7의 프로그램 비트 스캔표시회로(200'')에서는, 모드 레지스터(231'')에서 셋팅되는 모드비트수(MNUM)가 비교부(240'')에 제공된다. 다시 기술하면, 도 7의 실시예에서는 상기 모드비트수(MNUM)가 설정비트수(SENUM)으로 제공된다.
도 6 및 도 7의 실시예에 따른 프로그램 비트 스캔표시회로(200', 200'')의 그 밖의 구성 및 작용은 도 4의 실시예와 동일하므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 프로그램 비트 스캔표시회로에서는, 1번의 프로그램 동작에서 프로그램되는 비트수를 나타내는 설정비트수를 셋팅하는 설정비트수 제공부가 구비된다. 그리고, 상기 설정비트수은 외부에서 제어할 수 있다. 그러므로, 본 발명의 프로그램 비트 스캔표시회로에 의하면, 설계자 또는 이용자가 1번의 프 로그램 동작에서 프로그램할 비트수를 조절할 수 있게 되며, 전체적으로 프로그램 시간이 현저히 단축될 수 있다.

Claims (6)

  1. 워드라인과 비트라인에 노아(NOR)의 형태로 배열되는 다수개의 메모리셀들을 포함하는 메모리 어레이로서, 상기 메모리셀들은 소정의 설정비트수에 대응하는 개수의 단위로 한번의 프로그램 동작에서 프로그램되는 상기 메모리 어레이를 가지는 불휘발성 반도체 메모리 장치에 있어서,
    소정의 프로그램 필요 비트수를 카운팅하며, 상기 프로그램 필요 비트수를 나타내는 카운팅비트신호군을 제공하는 카운팅부로서, 상기 프로그램 필요 비트수은 스캔되는 데이터 비트 중에서 프로그램이 필요한 데이터 비트의 수인 상기 카운팅부;
    상기 설정비트수를 나타내는 설정비트신호군을 제공하는 설정비트수 제공부로서, 상기 설정비트수는 내장되는 다수개의 퓨즈들의 절단여부 또는 플래쉬셀의 프로그램 여부에 따라 제어되는 상기 설정비트수 제공부; 및
    상기 카운팅비트신호군을 상기 설정비트신호군과 비교하여, 궁극적으로 상기 메모리어레이에 대한 프로그램을 제어하는 스캔종료신호를 제공하는 비교부로서, 상기 스캔종료신호는 상기 프로그램 필요 비트수가 상기 설정비트수에 도달함에 응답하여 천이하는 상기 비교부를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 비트 스캔표시회로.
  2. 제1 항에 있어서, 상기 설정비트수 제공부는
    상기 다수개의 퓨즈들을 포함하며, 소정의 퓨즈비트수를 나타내는 퓨즈비트신호군을 제공하는 퓨즈박스로서, 상기 퓨즈비트수는 상기 퓨즈들의 절단여부에 의하여 조절되며, 상기 퓨즈들 각각의 절단여부는 외부에서 제어할 수 있는 상기 퓨즈박스;
    소정의 모드비트수를 나타내는 모드비트신호군을 제공하는 모드 레지스터로서, 상기 모드비트수는 외부의 모드 셋팅신호들에 의하여 조절될 수 있는 상기 모드 레지스터; 및
    상기 퓨즈비트신호군과 상기 모드비트신호군 중 선택되는 어느하나를 설정비트신호군으로 제공하는 먹서를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 스캔종료신호 발생회로.
  3. 워드라인과 비트라인에 노아(NOR)의 형태로 배열되는 다수개의 메모리셀들을 포함하는 메모리 어레이로서, 상기 메모리셀들은 소정의 설정비트수에 대응하는 개수의 단위로 한번의 프로그램 동작에서 프로그램되는 상기 메모리 어레이를 가지는 불휘발성 반도체 메모리 장치에 있어서,
    소정의 프로그램 필요 비트수를 카운팅하며, 상기 프로그램 필요 비트수를 나타내는 카운팅비트신호군을 제공하는 카운팅부로서, 상기 프로그램 필요 비트수은 스캔되는 데이터 비트 중에서 프로그램이 필요한 데이터 비트의 수인 상기 카운팅부;
    다수개의 퓨즈들을 포함하며, 소정의 퓨즈비트수를 나타내는 퓨즈비트신호군을 제공하는 퓨즈박스로서, 상기 퓨즈비트수는 상기 퓨즈들의 절단여부에 의하여 조절되며, 상기 퓨즈들 각각의 절단여부는 외부에서 제어할 수 있는 상기 퓨즈박스로서, 상기 퓨즈비트수는 상기 설정비트수로 제공되는 상기 퓨즈박스; 및
    상기 카운팅비트신호군을 상기 퓨즈비트신호군과 비교하여, 궁극적으로 상기 메모리어레이에 대한 프로그램을 제어하는 스캔종료신호를 제공하는 비교부로서, 상기 스캔종료신호는 상기 프로그램 필요 비트수가 상기 설정비트수에 도달함에 응답하여 천이하는 상기 비교부를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 비트 스캔표시회로.
  4. 제3 항에 있어서, 상기 퓨즈들 각각은
    외부의 레이저빔에 의하여 절단될 수 있는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 비트 스캔표시회로.
  5. 제3 항에 있어서, 상기 퓨즈들 각각은
    외부의 퓨즈제어신호들에 의하여 프로그램 및 소거되는 플래쉬셀로서, 상기 프로그램 및 소거의 결과에 따라 연결되는 2개 단자의 전기적 절단이 제어되는 상기 플래쉬셀인 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 비트 스캔표시회로.
  6. 워드라인과 비트라인에 노아(NOR)의 형태로 배열되는 다수개의 메모리셀들을 포함하는 메모리 어레이로서, 상기 메모리셀들은 소정의 설정비트수에 대응하는 개수의 단위로 한번의 프로그램 동작에서 프로그램되는 상기 메모리 어레이를 가지는 불휘발성 반도체 메모리 장치에 있어서,
    소정의 프로그램 필요 비트수를 카운팅하며, 상기 프로그램 필요 비트수를 나타내는 카운팅비트신호군을 제공하는 카운팅부로서, 상기 프로그램 필요 비트수은 스캔되는 데이터 비트 중에서 프로그램이 필요한 데이터 비트의 수인 상기 카운팅부;
    소정의 모드비트수를 나타내는 모드비트신호군을 제공하는 모드 레지스터로서, 상기 모드비트수는 외부의 모드 셋팅신호들에 의하여 조절될 수 있는 상기 모드 레지스터로서, 상기 모드비트수는 상기 설정비트수로 제공되는 상기 모드 레지스터; 및
    상기 카운팅비트신호군을 상기 모드비트신호군과 비교하여, 궁극적으로 상기 메모리어레이에 대한 프로그램을 제어하는 스캔종료신호를 제공하는 비교부로서, 상기 스캔종료신호는 상기 프로그램 필요 비트수가 상기 설정비트수에 도달함에 응답하여 천이하는 상기 비교부를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 비트 스캔표시회로.
KR1020040095595A 2004-09-30 2004-11-22 불휘발성 반도체 메모리 장치의 프로그램 비트 스캔표시회로 KR100632367B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020040095595A KR100632367B1 (ko) 2004-11-22 2004-11-22 불휘발성 반도체 메모리 장치의 프로그램 비트 스캔표시회로
US11/206,586 US7190619B2 (en) 2004-11-22 2005-08-17 Circuit for indicating termination of scan of bits to be programmed in nonvolatile semiconductor memory device
US11/567,162 US7925820B2 (en) 2004-09-30 2006-12-05 Nonvolatile semiconductor memory device and program method therefor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040095595A KR100632367B1 (ko) 2004-11-22 2004-11-22 불휘발성 반도체 메모리 장치의 프로그램 비트 스캔표시회로

Publications (2)

Publication Number Publication Date
KR20060056486A KR20060056486A (ko) 2006-05-25
KR100632367B1 true KR100632367B1 (ko) 2006-10-09

Family

ID=36460786

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040095595A KR100632367B1 (ko) 2004-09-30 2004-11-22 불휘발성 반도체 메모리 장치의 프로그램 비트 스캔표시회로

Country Status (2)

Country Link
US (1) US7190619B2 (ko)
KR (1) KR100632367B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100874914B1 (ko) 2006-12-22 2008-12-19 삼성전자주식회사 데이터 프로그램 및 검증 시간을 단축시킨 불휘발성메모리 장치 및 그 구동방법
EP3331121B1 (en) * 2016-12-05 2020-09-02 Samsung SDI Co., Ltd. Control unit for a battery system

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003308224A (ja) 2002-03-27 2003-10-31 Hewlett Packard Co <Hp> マルチポートスキャンチェーンレジスタ装置及び方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3156636B2 (ja) 1997-05-30 2001-04-16 日本電気株式会社 不揮発性半導体記憶装置
JP3905979B2 (ja) 1998-06-03 2007-04-18 株式会社東芝 不揮発性半導体メモリ
US6418059B1 (en) 2000-06-26 2002-07-09 Intel Corporation Method and apparatus for non-volatile memory bit sequence program controller
KR20020004772A (ko) 2000-07-07 2002-01-16 구본준, 론 위라하디락사 액정표시소자 및 그 라인번호 부여방법
KR100391154B1 (ko) 2001-05-14 2003-07-12 삼성전자주식회사 불휘발성 반도체 메모리 장치의 프로그램 방법 및 장치
KR100463195B1 (ko) * 2001-08-28 2004-12-23 삼성전자주식회사 가속 열 스캔닝 스킴을 갖는 불 휘발성 반도체 메모리 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003308224A (ja) 2002-03-27 2003-10-31 Hewlett Packard Co <Hp> マルチポートスキャンチェーンレジスタ装置及び方法

Also Published As

Publication number Publication date
KR20060056486A (ko) 2006-05-25
US20060109714A1 (en) 2006-05-25
US7190619B2 (en) 2007-03-13

Similar Documents

Publication Publication Date Title
KR100559716B1 (ko) 낸드 플래시 메모리 소자 및 이의 독출 방법
US7221587B2 (en) Semiconductor device and programming method
US6680865B2 (en) Nonvolatile memory for which program operation is optimized by controlling source potential
US7590003B2 (en) Self-reference sense amplifier circuit and sensing method
US8520434B2 (en) Method of storing E-fuse data in flash memory device
JP2001057088A (ja) Ｎａｎｄ型不揮発性メモリ
US6940758B2 (en) Flash memory device with stable source line regardless of bit line coupling and loading effect
US8189392B2 (en) Page buffer circuit
US7539066B2 (en) Method, apparatus, and system for improved erase operation in flash memory
JP2000030475A (ja) 半導体メモリ装置
US8213235B2 (en) Nonvolatile memory device
US5982661A (en) Memory device
JP2000021183A (ja) 半導体不揮発性メモリ
US7212438B2 (en) Semiconductor device and method of operating a semiconductor device
US20060023504A1 (en) Non-volatile programmable fuse apparatus in a memory device
US20120224439A1 (en) Mask-write apparatus for a sram cell
KR19990013057A (ko) 단일 비트 데이터와 다중 비트 데이터를 동일한 칩에 선택적으로 저장하는 플래시 메모리 장치의 독출 및 기입 방법
KR100632367B1 (ko) 불휘발성 반도체 메모리 장치의 프로그램 비트 스캔표시회로
CN107799146B (zh) 存储器阵列及其读、编程、擦除操作方法
US6115293A (en) Non-volatile semiconductor memory device
KR19980018548A (ko) 비휘발성 메모리
US6266280B1 (en) Method of programming nonvolatile semiconductor device at low power
JP4484344B2 (ja) 不揮発性半導体記憶装置
JP5101401B2 (ja) 半導体記憶装置
JP2007109322A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150831

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 13