JP2003308224A - マルチポートスキャンチェーンレジスタ装置及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 複数のスキャンチェーン間でテ゛ータを交換するために可
変量の余分の記憶メモリを追加することの可能性を伴って
複数のスキャンチェーンを結合する、有効かつ効率的な解決策を
提供すること。 【解決手段】 抵抗性クロスホ゜イントメモリ(resistive cross po
int memory(RXPtM))セルタイフ゜(例えば磁気ランタ゛ムアクセスメモリ(MR
AM))とすることが可能なメモリ装置。該メモリ装置は、複数の
シリアルテ゛ータ及び制御ハ゜スを有するに関する。該複数のシリアルテ
゛ータハ゜スは、併合され、シリアルI／Oホ゜ートに接続されたテ゛ータ入
出力(I/O)回路により必要に応じてテ゛ータを交換すること
ができる。複数のスキャンハ゜スレシ゛スタは、複数のメモリセルからな
るスタティックランタ゛ムアクセスメモリ(SRAM)アレイによって接続される。
該スキャンハ゜ス及びSRAMメモリユニットは、SRAMメモリユニットの一時レシ゛スタ
との間でスキャンハ゜スレシ゛スタからのテ゛ータのハ゜ラレル伝送を行っ
て、多数のスキャンハ゜スレシ゛スタ間でのハ゜ラレルテ゛ータ交換を実施す
る。

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、データ記憶及び検
索装置に関し、特に、複数のシリアルデータ及び制御パ
スを有する抵抗性クロスポイントメモリ（resistive cr
oss point memory（RXPtM））セルタイプ（例えば磁気
ランダムアクセスメモリ（MRAM））とすることが可能な
メモリ装置に関する。該複数のシリアルデータパスは、
併合され、シリアルI／Oポートに接続されたデータ入出
力（I／O）回路により必要に応じてデータを交換するこ
とができる。複数のスキャンパスレジスタがスタティッ
クランダムアクセスメモリ（SRAM）メモリセルのアレイ
によって接続されることにより、SRAMメモリアレイ内の
スキャンパスレジスタと一時レジスタとの間でパラレル
データ転送が実行されて複数のスキャンパスレジスタ間
でのデータ交換がもたらされる。 【０００２】 【従来の技術】スキャンチェーンは、互いに直列に接続
された一組のレジスタであり、例えば、スキャンチェー
ンの一端から他端にデータを転送し又はスキャンチェー
ンのレジスタの状態を制御する機能を実行するために、
直列のレジスタ間でデータをシフトさせる機能を有する
ものである。スキャンチェーンの一使用例として、チッ
プの入力に与えられた制御データ及びアドレスデータを
メモリ制御ブロック又はメモリアレイブロックへシリア
ル伝送し、及びメモリアレイ又は制御ブロックからの出
力データをチップのI／Oパッドへシリアル転送する機能
として、チップのI／Oパッドを接続することが挙げられ
る。ディジタル集積回路で一般に見られるシリアルスキ
ャンチェーンの一例が、「バウンダリスキャンチェー
ン」であり、この場合には、チップ又は回路ブロックの
I／Oがスキャンチェーンに接続されて、I／Oをパラレル
形式で抽出し、又はI／Oを「バウンダリスキャンチェー
ン」を介して単一の出力ポートへとシフトさせることに
より該I／Oをシリアル形式で抽出する、という選択肢が
提供される。 【０００３】他の形態のバウンダリスキャンチェーン
は、システムブロックのパラレル制御及びI／O機能を一
組をなす少数のシリアルデータポートに接続する。スキ
ャンチェーンはまた、システムの全てのレジスタをスキ
ャンテストシステムの一部として共に接続するディジタ
ルロジックシステムにも見ることができる。多数の制御
及びデータスキャンチェーンを含むことが可能なシステ
ムの一例がMRAMメモリである。かかるMRAMメモリは、MR
AMメモリセルアレイのサブブロックを共に接続する複数
のローカルデータI／OスキャンチェーンとシステムのI
／Oポートを接続するためのスキャンチェーンとを有す
るシステム制御を含む完結した装置となる。 【０００４】複数のスキャンチェーンレジスタ間でデー
タを交換する際の問題に対する従来の解決策は、１つの
スキャンチェーンから他のスキャンチェーンにデータを
移動させる機能を実行するために専用設計の論理回路を
必要とするものであった。この従来の解決策では、不都
合なことに、各アプリケーション毎に専用の論理回路を
設計する必要がある。更に、２つのスキャンチェーンを
結合する最小限の構成に関しては従来の解決策は妥当な
解決策となり得る。しかし、３つ以上のスキャンチェー
ンが結合される場合には、スキャンチェーンデータ交換
回路の一部としてより多くの一時記憶域が必要となる。
この場合、従来の解決策は、複雑すぎて実施性に欠ける
ものとなる。 【０００５】本発明に関連する従来の技術の例が、例え
ば特許文献１〜４に見られる。特許文献１は、複数のレ
ジスタを有する１つのスキャンパスを使用することによ
り、メモリのテスト機能を実施するものを開示してい
る。特許文献２は、スキャンチェーンを解放する一方で
回路からのデータ出力を制御するのに役立つトライステ
ート可能スキャンレジスタを開示している。特許文献３
は、レジスタの状態を格納し該レジスタの内容を１つの
スキャンチェーンを使用して回路の内外にシフトさせる
ことを可能にする目的で１つのスキャンチェーン内にシ
リアルに接続することが可能な組み合わせ論理回路に見
られる、レジスタ（フリップフロップ）について説明し
ている。最後に、特許文献４は、メモリ回路に対するイ
ンタフェイスとしての制御レジスタについて説明してお
り、これは、レジスタがスキャンレジスタを含むことが
可能な同期又は非同期動作モードを特色とするものであ
る。 【０００６】 【特許文献１】米国特許第5,197,070号（1993年3月23日
にHideshi Maenoに対して発行） 【０００７】 【特許文献２】米国特許第5,636,228号（1997年6月3日
にClaude Moughanni等に対して発行） 【０００８】 【特許文献３】米国特許第5,719,504号（1998年2月17日
にShtaka Yamadaに対して発行） 【０００９】 【特許文献４】米国特許第5,953,285号（1999年9月14日
にJonathan E. Churchill等に対して発行） 更に、磁気ランダムアクセスメモリ（Magnetic Random
Access Memory（MRAM））は、長期データ記憶を考慮し
た不揮発性メモリである。典型的なMRAMデバイスは、メ
モリセルのアレイを含む。メモリセルの行に沿ってワー
ドラインが延び、メモリセルの列に沿ってビットライン
が延びる。該メモリセルの各々は、１つのワードライン
と１つのビットラインとの交差点（すなわちクロスポイ
ント）に位置し、各メモリセルは２つの磁気材料を含
む。その一方の磁気材料は磁気的に固定のものであり、
他方は磁気的に可変のものである。１つのメモリセル
は、固定材料と可変材料との相対的な磁化の方向として
１ビットの情報を格納する。換言すれば、所与の時刻に
おける各メモリセルの磁化は、常に２つの安定した方向
のうちの一方をとる。かかる２つの安定した方向は、
「平行」及び「逆平行」磁気方向と呼ばれ、例えば
「０」及び「1」の論理値を表すものとなる。メモリセ
ルの抵抗値は、それが値「０」を格納するか値「１」を
格納するかによって決まる。すなわち、メモリセルの抵
抗値は、最初に固定磁気材料と可変磁気材料との磁化の
方向が平行である場合に第１の値「Ｒ」となり、磁化の
方向が逆平行である場合に第２の値Ｒ＋ＤＲへと増大す
る。選択されたメモリセルの相対的な磁化の方向（ひい
てはメモリセルの論理状態）は、選択されたメモリセル
の抵抗値を検知することによって検知することができ
る。 【００１０】したがって、本発明は、MRAMメモリを利用
して実施することが可能である（但しこれには限定され
ない）。すなわち、本発明の一例を、MRAMメモリデバイ
スという形で実施し、該メモリデバイスを、上述したよ
うな制御及びデータスキャンチェーンを有するものとす
ることが可能である。 【００１１】 【発明が解決しようとする課題】また、上述に鑑みる
と、複数のスキャンチェーンの接合部にSRAMメモリアレ
イを配設することにより、複数のスキャンチェーン間で
データを交換するために可変量の余分の記憶メモリを追
加することの可能性を伴って複数のスキャンチェーンを
結合する、有効かつ効率的な解決策が必要とされている
ことが分かる。 【００１２】 【課題を解決するための手段】従来技術の欠点に鑑み、
本発明の目的は、かかる欠点のうちの１つ又は２つ以上
を低減させ又は克服することにある。 【００１３】本発明の一態様によれば、複数のスキャン
チェーンレジスタをSRAMメモリと結合することにより、
複数のスキャンチェーンレジスタ間でデータを交換する
プロセスにおいて、スキャンパスレジスタからSRAMメモ
リ中の一時記憶域へ及び複数のスキャンチェーンレジス
タのうちの別のものへのデータのパラレル転送を実行す
る。 【００１４】本発明の一実施形態によれば、MRAMメモリ
サブアレイは、メモリサブアレイアクセス期間中に比較
的長いデータスキャンチェーンをパラレルにロードする
ことができる十分に長いアクセス期間を有するものとな
る。多数のサブアレイにパラレルにアクセスすることに
より、かかるメモリデバイスで一層高レベルのデータ転
送性能を達成することが可能となる。 【００１５】更に、本発明は、幾つかのスキャンチェー
ン間でデータを交換するレジスタベースの回路を開示
し、該幾つかのスキャンチェーンのうちの少なくとも１
つは、データを出力するためにI／O回路とインタフェイ
スすることが可能である。 【００１６】本発明はまた、複数のスキャンチェーン間
でデータを交換する方法を提供する。該スキャンチェー
ンは、データ交換中に静的なものとすることが可能であ
るが、より好ましくはデータ交換中に動的なものであ
る。本発明の実施形態は、複数のスキャンチェーン間で
データが交換され共有されている場合であっても該スキ
ャンチェーンの動的な動作を提供するものである。 【００１７】本発明の他の態様及び利点は、本発明の原
理を例示する図面に関連して行う以下の詳細な説明から
明らかとなろう。 【００１８】 【発明の実施の形態】本発明は、多数のスキャンチェー
ン間でデータを交換する方法及び装置を提供する。本発
明の一実施形態は、SRAMメモリデバイスであり、該デバ
イスは、一群のMRAMメモリアレイからのI／Oデータパ
ス、一組のSRAMレジスタ、及び１つの入出力（I／O）コ
ントローラとを有する。しかし、SRAM以外の他のタイプ
のデバイス及び他のタイプのメモリを本発明に従って実
施することが可能である。 【００１９】重要なことに、本発明は、シリアルI／Oポ
ートに接続された複数のアクティブメモリブロック又は
ユニットを制御するデータ入出力（I／O）回路により必
要に応じて複数のシリアルデータパスを併合し該シリア
ルデータパスがデータを交換することを可能にする。 【００２０】図１は、MRAMメモリデバイス10を極めて概
略的に示したものである。該デバイスは、任意の数N×M
によって示される「サイズ」を有するものと考えること
が可能であり、この場合、N,Mは、後述するように、該
デバイスの一行中のMRAMサブアレイの数とかかるMRAMサ
ブアレイの行の数とをそれぞれ示している。すなわち、
図１に示すデバイス10は、不確定なサイズを有するもの
であり、本発明によりあらゆるサイズのデバイスを実施
することが可能である。本発明は、如何なる特定のサイ
ズのメモリデバイスの実施形態にも限定されない。本発
明はまた、如何なる特定のサイズのメモリデバイスの実
施形態にも限定されない。この特定の例示的なMRAMデバ
イス10は、シリアルデータ及び制御情報14（図１に矢印
及び説明で示す）が交換されるI／Oポートとして概略的
に示すコンタクトパッド12のアレイを含む。 【００２１】該I／Oポート12を介して交換されるデータ
及び制御情報は、接続12’を介してマルチポートスキャ
ンレジスタ（MPSR）ブロック16との間で経路指定され、
制御情報は更に、接続16’を介してコントローラ18との
間で経路指定される。該コントローラ18は、後述するよ
うに、複数の接続18’を有し、その各々はまた、後述す
るように、N×Mメモリアレイへの個々の行接続を示す括
弧で括られた接尾辞を有している。 【００２２】マルチポートスキャンレジスタブロック16
及びコントローラ18は、MRAMメモリサブアレイのN×Mア
レイ20との間のデータ及び制御情報の流れをそれぞれ制
御し、該サブアレイの各々は数字22で示されている（す
なわち括弧で括られた接尾辞番号1〜Mはメモリサブアレ
イの行を示している（例えば22(1)〜22(M)））。図１で
は、MPSR16とサブアレイ22との間の接続を数字16”で示
している。例えば、各MRAMサブアレイ22は、１回のメモ
リアクセスで２バイトのデータを検知する能力を有する
ことが可能である。すなわち、単一のメモリアクセス期
間中に、N×M個のサブアレイ22の各々が２バイトのデー
タを検知することが可能である。 【００２３】ここで図２（図１と相まってマルチポート
スキャンレジスタ（MPSR）16のアーキテクチャを概略的
に示すもの）を参照する。同図より、シリアルI／O部24
（図１に最もよく示す）と相互接続24’とを有するデー
タスキャンチェーンを使用して、２バイトのデータを、
（相互接続された個々のシリアルI／O部24及び相互接続
24’を介して）シリアルに、複数のMRAMサブアレイ22
（すなわち１行の「N」個のサブアレイ）を介して伝送
することにより、１つのデータスキャンチェーン26を形
成することが可能であることが分かる。「M」行の複数
のスキャンチェーンをそれぞれ符号26(1)〜26(M)で示
す。更に、該「M」個のスキャンチェーンは、マルチポ
ートスキャンチェーンレジスタ（MPSR）ブロック16を介
して接続することが可能であり、その数「M」は（例え
ば）16又は32とすることが可能であり、これにより該デ
ータスキャンチェーンが単一のMRAMアクセス期間中にそ
れぞれ32又は64バイトのデータを伝達することが可能と
なる。 【００２４】更に、各MRAMサブアレイに複数のデータス
キャンチェーン26が存在することが可能である（なお、
図１には代表的な単一のスキャンチェーンしか示してい
ない）。図１において、数「N」もまた（例えば）16又
は32とすることが可能である。このため、マルチポート
スキャンチェーンレジスタブロック16は、「N」個のデ
ータチェーン、制御チェーン18(1)〜18(M)、及びシリア
ルI／Oチェーンをもたらす接続16’（特に図２参照）か
らのデータを管理する必要があることになる。図２か
ら、MPSR16が、後述する特別に構成されたSRAM機構28を
含むことが分かる。その特別な構成により、該SRAM機構
28は、後述するように、スキャンチェーン中の選択され
た場所からのデータのパラレル読み出しと、該データの
スキャンチェーン中の異なる選択された場所への書き込
みとを提供するものとなる。 【００２５】したがって、本発明は、データ及び制御情
報の経路指定上の問題を解決する方法及び装置を提供す
るものとなる。本書では、MRAMメモリデバイスに関連し
て本発明を説明するが、やはり本発明はかかる実施形態
には限定されない。 【００２６】ここで図３を参照する。同図には、マルチ
ポートスキャンレジスタ（MPSR）16のアーキテクチャが
一層詳細に示されている。該MPSR16がシリアルスキャン
チェーン26の幾つかの部分を含むことが分かる（該部分
は、図３では、数字126に図１及び図２の接尾辞に対応
する括弧で括られた接尾辞を付して示されている）。該
MPSR16はまた、特別に構成されたSRAM機構28とデュアル
ポートスキャンレジスタ制御30とを有する。パラレル接
続32（複数のうちの１つを詳細に示す（括弧で括られた
接尾辞参照））は、選択されたスキャンチェーン（すな
わち、26(1)〜26(M)）と（やはりレジスタと称すること
が可能な）SRAM機構28との間のパラレルデータ交換を提
供する。 【００２７】ここで図４を参照する。３つの例示的な
（すなわち複数個(1〜M)の）スキャンチェーン26が、特
別に構成されたSRAMレジスタ28の代表的な例示部分によ
り接続されるよう図示されていることが分かる。スキャ
ンチェーン26(1),26(2)〜26(n)における各スキャンレジ
スタの例示部分は、２つのレジスタ、すなわち、マスタ
レジスタ34及びスレーブレジスタ36を有する。これら２
つのレジスタ34,36は、共に作用して、スキャンレジス
タ部38のシリアルな列（第１のレジスタ部のみを示し、
後続するレジスタ部を図４の右向き矢印及び符号38(+)
により示す）を介してデータを移動させる。該レジスタ
部を介したデータの移動は、マスタクロック40及びスレ
ーブクロック42（これらクロック信号の接続点を示す）
として示す互いにオーバラップしない個々のクロックを
使用して行われる。図４には、「N」個のアレイを介し
た更なるスキャンチェーンについて、かかるオーバラッ
プしないクロックの接続の更なるペアがそれぞれ示され
ていることが分かる。 【００２８】各スキャンレジスタ部38は、複数のSRAMメ
モリセル44と関連付けられており、SRAMレジスタ部にお
けるメモリセル44の個数は、該スキャンレジスタ部38の
間で移動されるデータワードの数によって決まる。この
ため、図４に示す複数のメモリセル44の深さは、単に例
示を目的としたものであって本発明を制限するものでは
ない。したがって、これら複数のメモリセルを符号44
(1)〜44(k)で示す。この場合、「k」は、スキャンチェ
ーンレジスタ38の各部に関連するSRAMレジスタ中のメモ
リセルの数を示している。各メモリセル44は、一対の交
差結合されたインバータ46,48（図４では図面のスペー
ス上の制限により複数のセルのうちの１つのみを参照す
る）を含む。該一対の交差結合されたインバータ46,48
の各々は、一対の選択トランジスタ54,56（これもまた
図面のスペース上の制限により多数のうちの一対のみを
参照する）を介して一対のビットライン50,52にそれぞ
れ接続される。データは、マスタレジスタ34を含む選択
されたスキャンチェーンから、選択トランジスタ54,56
及び選択トランジスタ60を介して、選択されたSRAMメモ
リセルに書き込まれる。また、データは、選択されたSR
AMメモリセル44から、選択トランジスタ54,56及び選択
トランジスタ58を介して、選択されたスキャンチェーン
のスレーブレジスタ36に書き込まれる。すなわち、図４
中の「READ 1」、「READ 2」〜「READ M」と記したゲー
ト制御信号がトランジスタ58のゲートに加えられる読出
動作トランジスタは、スレーブレジスタ中のインバータ
が図４中のR1_SA, R2_SA 〜 RM_SA と記した信号により
高インピーダンス状態へと駆動された際に、選択された
SRAMメモリセル44から選択されたスキャンチェーンのス
レーブレジスタ36へデータを渡す。また、図４において
「WRITE 1」、「WRITE 2」〜「WRITE M」と記したゲー
ト制御信号を有する書込動作トランジスタ60は、選択さ
れたスキャンチェーンのマスタレジスタ34から選択され
たSRAMメモリセル44へデータを渡す。 【００２９】図４の基本的なSRAMメモリ回路は、図示す
るように、SRAMメモリセル及びデコーダを有する。本発
明では、デコーダ回路は、選択されたSRAMメモリセルを
選択されたスキャンチェーンに接続するよう構成され
る。データは、選択されたスキャンチェーンの一部（す
なわちマスタレジスタ34）から読み出され、選択された
スキャンチェーンの異なる部分（すなわちスレーブレジ
スタ36）に書き込まれる。SRAMからのデータの読み出し
では、クロック入力されたスレーブレジスタを用いてス
レーブレジスタのインバータを高インピーダンス状態に
切り替える（すなわち、図４では複数のインバータは、
個々には参照されないが、スレーブスキャンレジスタ36
の一部として示されており、それらは制御信号R1_SA, R
2_SA 〜 RM_SA を用いてクロック入力されるインバータ
である）。次いで、SRAMビットライン50,52を等化させ
る（等しい状態にする）ことにより（すなわち、トラン
ジスタ62を一時的に導通状態に切り替えた後に非導通状
態に戻すことにより）、スレーブレジスタに蓄積されて
いる電荷が、読み出し対象となるSRAMメモリセル44中に
格納されているデータを乱すのを防止し、次いで、SRAM
セルの選択された行のワードラインをアサートする（す
なわち、トランジスタ54,56をオンにする）。このた
め、SRAMデータは、選択されたレジスタ36にトランジス
タ58を介して接続されたビットラインに配置される。こ
の時点で、そのデータ信号は、回路素子の値に応じた僅
かな差動電圧のみとすることが可能である。しかし、次
いで、スレーブレジスタのクロックがスレーブレジスタ
のインバータをオンにする（すなわち、それらを低イン
ピーダンス状態に切り替える）。このため、スレーブレ
ジスタ上の差動電圧がフル論理値信号へと増幅されて、
読み出し動作が完了する。 【００３０】上述に鑑みると、スキャンチェーンが静的
に保持される（すなわちデータ交換中に如何なるスキャ
ンシフトも可能とならない）場合には、２つのスキャン
チェーン間でデータを交換するために最小限１つのSRAM
ユニットが必要になることが分かる。一方、最小限２つ
のSRAMメモリユニットを有する回路は、該２つのSRAMメ
モリユニットを介して行われるデータ交換動作中に２つ
のスキャンチェーンのうちの一方がデータのシフトを可
能にする場合であっても、該２つのスキャンチェーン間
でのデータ交換を可能にするものとなる。同様に、３つ
の独立したスキャンチェーンレジスタがそれらの間でデ
ータを交換するよう構成されている場合には、これら３
つのスキャンチェーンレジスタを連結する９つのSRAMメ
モリユニットを配設することが必要となる可能性があ
る。したがって、図４の例示では、スキャンチェーン26
の数が不確定である（及び必要に応じて可変である）こ
とと同じ意味で、これらスキャンチェーン26を連結する
SRAMメモリユニット44の数は不確定であり必要に応じて
可変であることが理解されよう。利用するSRAMメモリユ
ニット44の数は、部分的には、達成することが望まれる
自由度であって、相互接続された複数のスキャンチェー
ンが該スキャンチェーン26間でのデータ共有（すなわち
データ交換動作）中にデータをシフトさせることを可能
にする自由度によって決まる。更に、SRAMセル44の深さ
は、SRAMセルが大容量のデータ記憶域を提供することを
可能にするために、転送されるデータワードの長さを超
えるものとすることが可能である。SRAMセル44に格納さ
れたデータは、実際には、スキャンチェーン26間で共有
されている過程にあるデータである。 【００３１】このため、この大きな記憶容量（すなわち
SRAMセル44の数がデータワードの長さを超える場合）を
使用して、シフトされる時刻における１つのスキャンチ
ェーン（すなわち内部メモリI／O）の多数回の通過によ
り多数のデータアクセスからのデータを一時SRAM記憶域
にロードしてメモリI／Oポート（図１のI／Oポート24を
想起されたい）に転送することを可能とし、これによ
り、ホスト装置がメモリユニット10からデータを受け取
る準備が整う。かかるスキャンチェーン26を相互接続す
るSRAMユニット内で実施されるSRAMセル44内の一時記憶
域の更なる深さ（すなわちデータワード長よりも大きな
深さ）の代替的な用途として、メモリユニット10に頻繁
に読み込まれる可能性のあるプリロード（すなわち予め
ロードされた）データ（例えばBISTデータ）を保持する
ことが可能である。スキャンチェーンレジスタ26に追加
される余分なSRAMメモリユニット44の数は、所望される
メモリユニット10の性能、及びスキャンレジスタのデー
タ転送性能（すなわち採用されているMRAMメモリに関す
るもの）によってのみ制限されるものである。SRAMメモ
リユニット44の最大数は、現時点では約1000であると推
定されるが、MRAMメモリを含む様々なタイプのメモリデ
バイスの性能が改善されつつあり将来的に更に改善され
ることが期待されるため、これは本発明に対する限定と
してみなされるべきではない。 【００３２】ここで図５を参照する。同図のフローチャ
ートは、２つの例示的なスキャンチェーンレジスタ間で
一対のデータビットを交換するステップを示している。
ここで、図５に示すプロセスの各ステップ及びサブステ
ップを長々と解説するのではなく、読者には同図を参照
して戴くこととし、以下ではその重要部分のみを詳述す
る。 【００３３】図５のステップ1で、複数のスキャンチェ
ーン（ここではスキャンチェーンAとスキャンチェーンB
として示す）は、それぞれ、交換されるデータビットを
それぞれのポート（すなわちそれぞれのスキャンチェー
ンレジスタのSRAMメモリユニットとのインタフェイス）
に独立してシフトさせる。 【００３４】図５のステップ2で、スキャンチェーン
「A」は、接続しているSRAMメモリユニットの選択され
た行に個々のデータをパラレルにシフトさせる。図５の
ステップ2から分かるように、この各ビット毎のパラレ
ルなデータのシフト処理は、（a）、（b）、及び（c）
と記した３つのサブステップの使用を伴うものである。
これらのサブステップは、フローチャート中の省略記号
並びに図５中の平易な言葉で明記されている。サブステ
ップ（a）は、ビットライン（図４のBL）及びビットラ
インb（図４のBLb）に対する選択されたSRAMセルの接続
を含む。サブステップ（b）は、かかるビットラインひ
いてはSRAMレジスタへのデータビット値の実際の書き込
みである。サブステップ（c）は、ビットラインBL,BLb
の選択を解除する（すなわちそれらを非選択状態にす
る）（再び図４の説明を想起されたい）。 【００３５】同様に、図５のステップ3で、スキャンチ
ェーン「B」が、その個々のデータを、接続しているSRA
Mメモリユニットの別の行にパラレルにシフトさせる。 【００３６】結果的に、図５のステップ4,5で、接続し
ているSRAMメモリユニットが、後に各々のデータビット
を受け取り側のスキャンチェーンに書き込む（すなわ
ち、スキャンチェーン「A」からのデータビットがスキ
ャンチェーン「B」に書き込まれ、スキャンチェーン
「B」からのデータビットがスキャンチェーン「A」に書
き込まれる）。なお、図５、ステップ4、及びサブステ
ップ（a）の略書きされた平易な言葉において、用語「H
IZ」は「高インピーダンス」を意味している（スレーブ
レジスタ中のインバータが信号R1_SA、R2_SA〜RM_SAに
より高インピーダンス状態へと駆動される間に選択トラ
ンジスタ54,56及び選択トランジスタ58を介して選択さ
れたSRAMメモリセル44のスレーブレジスタ36にデータが
如何に書き込まれるかに関する上記説明を想起された
い）。 【００３７】１つのスキャンチェーンから他のスキャン
チェーンに転送されるディジタルワードのビット数に応
じて、接続しているSRAMメモリユニットの数もまた変化
することになることが、当業者には理解されよう。加え
て、上述したように余分なSRAMメモリセルを配設するこ
とも可能である。更に、スキャンチェーン間の接続にお
けるSRAMメモリユニットの深さに応じて、データビット
が受け取り側のスキャンチェーンとのインタフェイスに
達して顔受け取り側のスキャンチェーンに書き込まれる
前に、接続しているSRAMメモリセルに沿って該データビ
ットを複数回シフトさせることが可能である。このスキ
ャンチェーン26及び接続しているSRAMメモリユニット44
の両者の「拡張性」又は多様性を上記で解説した。 【００３８】したがって、本発明は、上記説明及び開示
の思想及び範囲にしたがって修正し及び変更することが
可能なものであることが、当業者には理解されよう。本
発明の特に好ましい実施形態について言及してきたが、
かかる言及は、本発明に対する制限を意味するものでは
ない。更に、本発明は、解説し図示した特定の実施形態
に限定されるものではない。本発明は、本発明の定義を
提供する特許請求の範囲に従って解釈されるべきであ
る。 【００３９】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．データ交換装置であって、一対のスキャンチェーン
であって、その各々が、データビットを格納することが
可能な複数のレジスタを含み、該複数のレジスタが、複
数のマスタレジスタ及び複数のスレーブレジスタを含
む、一対のスキャンチェーンと、前記複数のレジスタを
相互接続する複数のSRAMメモリセルのアレイであって、
前記複数のマスタレジスタのうちの選択されたマスタレ
ジスタからデータビットを受け取り、該データビットを
前記複数のスレーブレジスタのうちの選択されたスレー
ブレジスタに書き込む、複数のSRAMメモリセルのアレイ
とを含む、データ交換装置。 ２．前記一対のスキャンチェーンと前記SRAMメモリセル
のアレイとの間のパラレルデータ相互接続を含む、前項
１に記載のデータ交換装置。 ３．前記SRAMメモリセルのアレイの各SRAMメモリセルが
一対のインバータを含み、該一対のインバータが互いに
交差結合される、前項１に記載のデータ交換装置。 ４．前記SRAMメモリセルのアレイの各SRAMメモリセルが
一対の選択スイッチを含み、該一対の選択スイッチのう
ちの一方が、前記交差結合された一対のインバータの一
方の側に接続し、該一対の選択スイッチのうちの他方
が、該交差結合された一対のインバータの反対側に接続
する、前項３に記載のデータ交換装置。 ５．前記一対の選択スイッチの各々がトランジスタを含
む、前項４に記載のデータ交換装置。 ６．前記一対の交差結合されたインバータの両端と前記
SRAMメモリセルの前記一対の選択スイッチの両端とに接
続する等化スイッチを更に含む、前項４に記載のデータ
交換装置。 ７．前記等化スイッチがトランジスタを含む、前項７に
記載のデータ交換装置。 ８．共通のスイッチ閉路制御接続を有する一対の書込ス
イッチを更に含み、該一対の書込スイッチの各々は、前
記一対の交差結合されたインバータのそれぞれの一方の
側を前記一対のスキャンチェーンの一方のレジスタのそ
れぞれの側に接続する、前項３に記載のデータ交換装
置。 ９．前記一対の書込スイッチが、前記一方のスキャンチ
ェーンのスレーブレジスタに接続する、前項８に記載の
データ交換装置。 10．前記一対の書込スイッチの各々がトランジスタを含
み、前記スイッチ閉路制御接続が該トランジスタのベー
スへの接続を含む、前項８に記載のデータ交換装置。 11．共通のスイッチ閉路制御接続を有する一対の読出ス
イッチを更に含み、該一対の読出スイッチの各々が、前
記一対の交差結合されたインバータのそれぞれの一方の
側を前記一対のスキャンチェーンの一方のレジスタのそ
れぞれの側に接続する、前項３に記載のデータ交換装
置。 12．前記一対の読出スイッチが、前記一方のスキャンチ
ェーンのマスタレジスタに接続する、前項11に記載のデ
ータ交換装置。 13．前記一対の読出スイッチの各々がトランジスタを含
み、前記スイッチ閉路制御接続が該トランジスタのベー
スへの接続を含む、前項12に記載のデータ交換装置。 14．一対の互いにオーバラップしない逐次の律動的なデ
ータ転送制御クロックを更に含み、該一対のデータ転送
制御クロックが、逐次の互いにオーバラップしないクロ
ックパルスを前記一対のスキャンチェーンと前記SRAMメ
モリセルのアレイとに提供し、前記一対の互いにオーバ
ラップしないクロックからなる逐次のクロックパルスが
交互に生じる際に、前記スキャンチェーンの前記レジス
タと前記SRAMメモリセルの前記メモリセルアレイとが、
選択されたデータビットを交換する、前項１に記載のデ
ータ交換装置。 15．前記逐次のオーバラップしないクロックパルスのう
ちの確定された第１のパルスに関して、最初に１つのス
キャンチェーンの選択されたマスタレジスタから前記SR
AMメモリセルのアレイの選択された１つへとデータビッ
トが交換され、次いで前記逐次のオーバラップしないク
ロックパルスのうちの次の後続するパルスに関して、前
記SRAMメモリセルのアレイの選択された１つから１つの
スキャンチェーンの選択されたスレーブレジスタへ、又
は前記SRAMメモリセルのアレイの前記SRAMメモリセルの
うちの別の選択された１つへとデータビットが交換され
る、前項14に記載のデータ交換装置。 16．前記複数のSRAMメモリセルのアレイが、少なくとも
データワード長に等しい深さを有する、前項１に記載の
データ交換装置。 17．一対のスキャンチェーン間でのデータ交換方法であ
って、一対のスキャンチェーンを設け、その各々が、デ
ータビットを格納することが可能な複数のレジスタを含
み、該複数のレジスタが、各スキャンチェーンに沿って
交互に配置された複数のマスタレジスタ及び複数のスレ
ーブレジスタを含み、前記複数のレジスタを相互接続す
る複数のSRAMメモリセルのアレイを設け、該複数のSRAM
メモリセルのアレイが、前記複数のマスタレジスタのう
ちの選択されたマスタレジスタからデータビットを受け
取り、及び該データビットを前記複数のスレーブレジス
タのうちの選択されたスレーブレジスタに書き込む、と
いう各ステップを含む、データ交換方法。 18．前記SRAMメモリセルのアレイを、複数行に配置され
た一対のスキャンチェーン間で複数列に相互接続された
複数のメモリセルの深さを有するよう配設し、該複数の
メモリセルの深さを、前記スキャンチェーン間で交換さ
れるディジタルデータワードのデータビットのサイズと
等しいか又はそれよりも大きくなるようにする、という
各ステップを更に含む、前項17に記載の方法。 19．一対のスキャンチェーン間でデータを交換する装置
であって、前記一対のスキャンチェーンの各々の一部
と、該一対のスキャンチェーンの該一部を相互接続する
SRAMメモリセルのアレイを含むSRAMレジスタと、デュア
ルポートスキャンレジスタ制御とを含むマルチポートス
キャンレジスタを組み合せて有する装置。 20．前記SRAMレジスタが、複数のSRAMメモリセルのアレ
イを含み、該SRAMメモリセルのアレイが、複数行に配置
された前記スキャンチェーンの前記一部のそれぞれの間
に延びる列をなす複数のSRAMメモリセルの深さを有し、
該複数のSRAMメモリセルの深さが、前記スキャンチェー
ン間で交換されるディジタルワードのビット数に少なく
とも等しい、前項19に記載の装置。 21．前記一対のスキャンチェーンの前記一部が、複数の
レジスタを含み、該複数のレジスタが、複数のマスタレ
ジスタ及び複数のスレーブレジスタとして配置され、該
マスタレジスタ及び該スレーブレジスタのそれぞれが、
前記一対のスキャンチェーンの前記一部の各々に沿って
互いに交互に配置される、前項20に記載の装置。 22．前記デュアルポートスキャンレジスタ制御が、最初
に前記一対のスキャンチェーン部分のうちの一方のマス
タレジスタから前記複数のSRAMメモリセルのうちの選択
された１つへデータビットを交互に転送し、次いで該複
数のSRAMメモリセルのうちの該選択された１つから前記
一対のスキャンチェーン部分のうちの一方の選択された
スレーブレジスタ又は前記複数のSRAMメモリセルのうち
の他の選択された１つへデータビットを転送する、前項
19に記載の装置。 23．メモリ装置であって、コアメモリと、該コアメモリ
に対するデータ及びアドレスの入力、及び該コアメモリ
からのデータの出力のための、入出力シリアルポート
と、データビットをシフトさせるための複数のレジスタ
を各々有する複数のスキャンチェーンであって、その各
々が交互のマスタレジスタ及びスレーブレジスタを含
む、複数のスキャンチェーンと、一対をなす前記複数の
スキャンチェーン間及びその複数のレジスタ間で通信を
行ってそれらの間でデータビットを伝達する少なくとも
１つのスタティックランダムアクセスメモリ（SRAM）ユ
ニットであって、複数のメモリユニットを含み、該複数
のメモリユニットの各々が、接続されたスキャンチェー
ンの選択されたマスタレジスタからデータビットを受け
取り、接続されたスキャンチェーンの選択されたスレー
ブレジスタに該データビットを書き込むことが可能なも
のである、少なくとも１つのSRAMユニットとを含む、メ
モリ装置。 24．前記複数のSRAMメモリセル各々が、磁気ランダムア
クセス（MRAM）タイプのメモリセルを含む、前項23に記
載のメモリ装置。 25．前記スキャンチェーンレジスタの各々が、２つのレ
ジスタを含み、該２つのレジスタがマスタレジスタ及び
スレーブレジスタを含み、前記スキャンチェーンレジス
タの各々がまた、オーバラップしないマスタクロック及
びスレーブクロックからクロック信号を受け取る、前項
23に記載のメモリ装置。 26．前記複数のSRAMメモリセルの各々が、一対の交差結
合されたインバータを含み、該一対の交差結合されたイ
ンバータの各々が、一対の選択トランジスタの各々の１
つにより選択されて、前記複数のスキャンチェーンレジ
スタのうちの選択された１つから、又は前記複数のSRAM
メモリセルのうちの別の１つから、データビットを受け
取られる、前項25に記載のメモリ装置。

【図面の簡単な説明】 【図１】本発明を実施したメモリデバイスを極めて一般
化させて示す概略図である。 【図２】図１に示すメモリデバイスの一部を示す概略図
である。 【図３】図１及び図２に示すメモリデバイスの一部をよ
り詳細に示すブロック図である。 【図４】図３に示すデバイスアーキテクチャを一層詳細
に示す回路図である。 【図５】本発明を実施するプロセスにおけるイベント及
びアクションを示す説明図又はプロセスフローチャート
である。 【符号の説明】 10 MRAMメモリデバイス 12 I／Oポート 16 マルチポートスキャンレジスタ 18 コントローラ 22 MRAMメモリサブアレイ 24 シリアルI／O部 24’ 相互接続 26 データスキャンチェーン

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA08 AB01 AK14 AK23 5B015 HH01 HH03 JJ00 KB36 NN01 5B048 AA19 CC18 DD05

Claims (1)

1. 【特許請求の範囲】 【請求項１】データ交換装置であって、 一対のスキャンチェーンであって、その各々が、データ
   ビットを格納することが可能な複数のレジスタを含み、
   該複数のレジスタが、複数のマスタレジスタ及び複数の
   スレーブレジスタを含む、一対のスキャンチェーンと、 前記複数のレジスタを相互接続する複数のSRAMメモリセ
   ルのアレイであって、前記複数のマスタレジスタのうち
   の選択されたマスタレジスタからデータビットを受け取
   り、該データビットを前記複数のスレーブレジスタのう
   ちの選択されたスレーブレジスタに書き込む、複数のSR
   AMメモリセルのアレイとを含む、データ交換装置。