CN1996035B

CN1996035B - 用于多芯片组件的具有可规划扫描链的装置

Info

Publication number: CN1996035B
Application number: CN2005101381800A
Authority: CN
Inventors: 陈柏源; 詹澄胜; 林慧敏
Original assignee: Prolific Technology Inc
Current assignee: Prolific Technology Inc
Priority date: 2005-12-31
Filing date: 2005-12-31
Publication date: 2012-01-25
Anticipated expiration: 2025-12-31
Also published as: CN1996035A

Abstract

本发明提供一种具有可规划扫描链的装置，此装置包括：一扫描链，具有一扫描输入端口与一扫描输出端口；多个第一输入/输出端口；一输入端口选择器，选择第一输入/输出端口其中之一，耦接扫描输入端口；多个第二输入/输出端口；以及一输出端口选择器，选择第二输入/输出端口其中之一，耦接扫描输出端口。本发明还提供一种具有可规划扫描链的装置，包括：N个扫描链，每一扫描链具有一扫描输入端口与一扫描输出端口；M个第一输入/输出端口；一输入端口选择器，选择第一输入/输出端口其中之N个，分别耦接N个扫描输入端口；K个第二输入/输出端口；以及一输出端口选择器，选择第二输入/输出端口中之N个，分别耦接N个扫描输出端口。

Description

用于多芯片组件的具有可规划扫描链的装置

技术领域

本发明有关应用于集成电路设计的可弹性规划扫描链的技术，特别是，有关于应用于多芯片组件的具有可规划扫描链(Programmable Scan Chains)的装置及其规划方法。

背景技术

在特定应用集成电路(Application-Specific Integrated Circuit)设计领域里，特别是数量高达数百万晶体管元件(gate-count)的集成电路设计，为便于量产效率，通常会支援测试设计(Design for Test，可简称为DFT)功能。请参照图1，所示即为具有DFT功能的芯片的方块图，标号100代表一芯片，标号102A、102B、…、102N代表扫描链(scan chains)，标号104A、104B、…、104N代表扫描输入端口(scan input ports)，标号106A、106B、…、106N代表扫描输出端口(scan outputports)。如图1所示，测试型样(test patterns)由扫描输入端口104A、104B、…、104N输入，馈入相对应的扫描链102A、102B、…、102N，再由扫描输出端口106A、106B、…、106N输出，借助检视扫描输出端口106A、106B、…、106N所输出的型样，判断芯片100功能是否正常。

然而，为能减少输入/输出端口数目，以求能降低封装成本，现有技术(诸如美国专利第6,848,067号)即提出输入/输出端口共用电路，即如图2所示。其中，标号200代表芯片，标号202A、202B、…、202N代表扫描链(scan chains)，标号204代表扫描输入端口(scan input port)，标号206代表扫描输出端口(scanoutput port)。如图2所示，多个扫描链202A、202B、…、202N是借助一扫描选择器208共用单一扫描输入端口204，并借助另一扫描选择器210共用单一扫描输出端口206。因此，’067号专利可以减少DFT所需的扫描输入/输出端口数目。

随着集成电路设计趋于系统芯片(System-On-Chip)的潮流，越来越多的功能均整合至单一芯片内，DFT已成为芯片量产的主流测试方式。由于功能越多意味着晶体管数目越多，表示输入/输出端口数目也越多，由于DFT所需的输入/输出端口并非全般输入/输出端口的主要部分，故输入/输出端口共用电路并无法降低封装成本，反倒因为测试时间增加，进而增加测试成本。

另外，由于数字电路与模拟电路二者工艺的限制，或是良率的考量，会以多芯片组件(Multi-Chip Module)将几个封装尺寸较小整合至单一组件上，获致整合不相同工艺的芯片，可提升工艺良率。然而，多芯片组件所具有的各个芯片，虽各具有扫描输入/输出端口，却因为芯片间互为交连(inter-connection)，未能打线外接出来(bonding out)，使得既有的扫描链无法在组件阶段进行测试，导致测试涵盖率不佳的问题。针对这样的问题，有外加一些功能测试以补偿前述测试涵盖率不佳的情况，但是，却增加了测试成本，也往往无法获致预期的涵盖率。

发明内容

因此，本发明的一目的在于提供一种应用于多芯片组件的具有可规划扫描链的装置及其规划方法，可解决上述现有技术所遭遇的问题。

为达到上述目的，本发明可借助提供一种具有可规划扫描链的装置来完成，此装置包括：一扫描链，具有一扫描输入端口与一扫描输出端口；多个第一输入/输出端口；一输入端口选择器，选择所述第一输入/输出端口其中之一，耦接所述扫描输入端口；多个第二输入/输出端口；以及一输出端口选择器，选择所述第二输入/输出端口其中之一，耦接所述扫描输出端口。

再者，本发明还提供一种具有可规划扫描链的装置，包括：N个扫描链，每一所述扫描链具有一扫描输入端口与一扫描输出端口；M个第一输入/输出端口；一输入端口选择器，选择所述第一输入/输出端口其中的N个，分别耦接N个扫描输入端口；K个第二输入/输出端口；以及，一输出端口选择器，选择所述第二输入/输出端口其中的N个，分别耦接N个扫描输出端口。

附图说明

图1是显示现有具有DFT功能的芯片的方块图；

图2是显示现有具有输入/输出端口共用电路的芯片的方块图；

图3是显示根据本发明一较佳实施例的具有可规划扫描链的装置方块图；

图4是显示根据本发明另一较佳实施例的具有可规划扫描链的装置方块图；

图5为多芯片组件两个芯片的连接示意图；

图6为多芯片组件两个芯片以型式I连接的示意图；

图7为多芯片组件两个芯片以型式II连接的示意图；

图8为多芯片组件两个芯片以型式III连接的示意图；

图9根据本发明装置应用的一实例的示意图；以及

图10是显示根据本发明DFT的规划方法。

具体实施方式

请参照图3，所示为根据本发明一较佳实施例的具有可规划扫描链的装置方块图。其中，标号300代表一芯片，标号302A、302B、…、302N等代表扫描链(scan chains)，标号304A1、304A2、304A3代表对应于扫描链302A的扫描输入端口(scan input ports)，标号304B1、304B2、304B3代表对应于扫描链302B的扫描输入端口(scan input ports)，标号304N1、304N2、304N3代表对应于扫描链302N的扫描输入端口(scan input ports)。另外，标号306A1、306A2、306A3代表对应于扫描链302A的扫描输出端口(scan output ports)，标号306B1、306B2、306B3代表对应于扫描链302B的扫描输出端口(scan outputports)，标号306N1、306N2、306N3代表对应于扫描链302N的扫描输出端口(scan output ports)。简言之，本实施例是以三个扫描输入端口对应一个扫描链，亦以三个扫描输出端口对应一个扫描链，然而仅表示以多个扫描输入端口和多个扫描输出端口对应一个扫描链的一例，并非用以限定本发明。

如图3所示，扫描输入端口304A1、304A2、304A3其中之一，借助输入端口选择器308A选择，经由信号线si1耦接至扫描链302A，再经由信号线so1耦接输出端口选择器310A，选择扫描输出端口306A1、306A2、306A3其中之一输出。另外，扫描输入端口304B1、304B2、304B3其中之一，借助输入端口选择器308B选择，经由信号线si2耦接至扫描链302B，再经由信号线so2耦接输出端口选择器310B，选择扫描输出端口306B1、306B2、306B3其中之一输出。同理，扫描输入端口304N1、304N2、304N3其中之一，借助输入端口选择器308N 选择，经由信号线siN耦接至扫描链302N，再经由信号线soN耦接输出端口选择器310N，选择扫描输出端口306N1、306N2、306N3其中之一输出。

根据图3所示的较佳实施例，若有某些扫描输入端口或某些扫描输出端口在多芯片组件中做为交连接脚(inter-connection pin)而无法打线外接时，可借助输入端口选择器或输出端口选择器，弹性调整扫描输入端口或扫描输出端口，使得芯片300仍能执行DFT，避免多芯片组件工艺测试涵盖率降低的问题。

请参照图4，所示为根据本发明另一较佳实施例的具有可规划扫描链的装置方块图。其中，标号400代表一芯片，标号402A、402B、…、402N等代表扫描链(scan chains)，标号404A、404B、…、404M代表扫描输入端口(scan inputports)，标号406A、406B、…、406K代表扫描输出端口(scan output ports)，其中，M、N、K可以是相同或相异的整数。另外，一输入端口选择器408是以信号线si1、si2、…、siN耦接扫描链402A、402B、…、402N，一输出端口选择器410是以信号线so1、so2、…、soN耦接扫描链402A、402B、…、402N。据此，输入选择器408可以选择扫描输入端口404A、404B、…、404M其中之一，对应耦接至信号线si1、si2、…、siN其中之一；同理，输出端选择器410可以选择信号线so1、so2、…、soN其中之一，对应耦接至扫描输出端口406A、406B、…、406K其中之一。

根据图4所示的较佳实施例，若有某些扫描输入端口或某些扫描输出端口在多芯片组件中做为交连接脚(inter-connection pin)而无法打线外接时，可借助输入端口选择器或输出端口选择器，弹性调整扫描输入端口或扫描输出端口，使得芯片400仍能执行DFT，避免多芯片组件工艺测试涵盖率降低的问题。

请参见图5，所示为具有两个芯片的多芯片组件的示例图。在多芯片组件500中，芯片510和520之间有些输入端口或输入端口会交互连接(inter-connection)在一起，而无需打线拉出，故而可以减少多芯片组件的接脚数(pin-out)，以达到降低成本。假设芯片510已具有扫描链512、514、516等，而芯片520已具有扫描链522、524、526等，当芯片510和520整合成为多芯片组件500时，按两芯片510和520内扫描链对应的关系，可区分为三种型式：(1)型式I：即如图6所示，扫描输入/输出端口并未使用到交互连接端口530；(2)型式II：即如图7所示，某一芯片(如芯片510)的扫描输入端口或扫描输出端口位于交互连接端口530；(3)型式III：即如图8两个芯片510和520的扫描输入/输出端口均有位于交互连接端口530处。

若为型式I的模式时，由于扫描输入端口及扫描输出端口均未位于交互连接端口处，故能可执行DFT；此时不需借助本发明的可规划扫描输入/输出端口的装置来变换扫描输入/输出端口的位置。但若有其中一条扫描链为型式II或型式III时，由于芯片510和520有部分的扫描输入/输出端口位于交互连接端口处，无法打线接出，故不能进行DFT测试。

根据本发明的可规划扫描链的装置方块，即如图3和图4所示，即便可以解决型式II和型式III无法进行DFT测试。

图3中，是以多个扫描输入端口与多个扫描输出端口，对应单一扫描链，诸如，多个扫描输入端口304A1、304A2、304A3与多个扫描输出端口306A1、306A2、306A3，对应单一扫描链302A，以输入端口选择器308A选择多个扫描输入端口304A1、304A2、304A3其中之一，以输出端口选择器310A选择多个扫描输入端口306A1、306A2、306A3其中之一。至于选择扫描输入端口或扫描输出端口可以在电源开启重置(power-on-reset)步骤下，借助芯片某些接脚的重置状态(reset)时的上拉/下拉(pull-up/down)值、或芯片起始过程中以其它模式选择的方式(如熔丝开关或激光切割)而予以完成。

在图4中，在M个输入端口404A、404B、404M中经输入端口选择器408选择出N个扫描输入端口si1、si2、…、siN，作为扫描链的输入，再将扫描链输出so1、so2、…、soN经输出端口选择器410选择成为K个输出端口406A、406B、…、406K等。此选择方式，可以在芯片测试阶段以使用非挥发性存储器(如PROM、EEPROM或Flash等存储器)内储数值或激光切割处理而予以完成。假若M、N、K的数值够小，则可以非DFT端口在重置状态(reset)时的上拉/下拉(pull-up/down)值作为结果值。在个别芯片中，任何选择输入端口或输出端口均能在DFT流程中正常运作；当与其它芯片结合时，有些扫描输入端口或扫描输出端口未能打线拉出，此时，就可以根据本发明装置，选择其它端口作为扫描输入端口或扫描输出端口；图9即利用本发明将型式III(图8)的扫描链转换成型式I的模式以执行多芯片的DFT。

若要执行多芯片的DFT，除了将所有扫描链转换成型式I的模式外，多芯片组件中的交连接脚也需额外在DFT规划流程中设定其接脚状态。若交连接脚的状态为单一的输入端口或输出端口，则不需另外于规划流程中特别去设定；但通常多芯片组件中的交连接脚为双向接脚，其信号组态为三态信号(tri-state signals)，此时必须针对这些三态信号的连接脚于规划流程中设定其接脚状态。图10为根据本发明的DFT规划方法的流程图。首先于步骤1010读入RTL网表(netlist)，然后在步骤1020设定扫描输入端口和扫描输出端口，此步骤1010与1020均现有的相同。在设定扫描输入端口和扫描输出端口之后，在步骤1030设定交互连接端口组态，对于单一芯片而言，双向接脚设定可为输入或输出模式；但对于单一组件整合多芯片时，这些双向接脚的三态信号状态则需要特别设定。为能使双向接脚能在测试演算法中正确操作，多芯片组件其中之一的双向接脚应该是一驱动器(也就是输出模式)，其它应该是接收器(输入模式)。例如：假若芯片A的交互连接端口经组态成为输入模式，则与其交连的芯片B的交互连接端口应组态成为输出模式。假若组件内有超过两个芯片，则其它芯片的交互连接端口均需设定为输入模式。

当扫描输入端口、扫描输出端口、以及交互连接端口完全设定之后，便于步骤1040执行测试编译器处理，再于步骤1050针对每一扫描链选择所需的扫描输入端口与扫描输出端口，使得芯片具有可规划的扫描输入/输出端口。选择端口的方法，可以在电源开启重置(power-on-reset)步骤下借助芯片某些接脚的重置状态(reset)时的上拉/下拉(pull-up/down)值予以完成。然后，在步骤1060产生自动测试模式生成(ATPG)型样，再将所产生的型样馈入量产用的测试机台，而不会有降低测试涵盖率的问题。

本发明具有可规划扫描输入/输出端口的芯片，可与其它芯片结合组成其它系统，此时仅需重新选择扫描输入/输出端口，再产生新的ATPG型样即可。

Claims

1.一种具有可规划扫描链的装置，包括：

一扫描链，具有一扫描输入端口与一扫描输出端口；

多个第一输入/输出端口；

一输入端口选择器，选择所述第一输入/输出端口其中之一，耦接所述扫描输入端口；

多个第二输入/输出端口；以及

一输出端口选择器，选择所述第二输入/输出端口其中之一，耦接所述扫描输出端口。

2.一种具有可规划扫描链的装置，包括：

N个扫描链，每一所述扫描链具有一扫描输入端口与一扫描输出端口；

M个第一输入/输出端口；

一输入端口选择器，选择所述第一输入/输出端口其中之N个，分别耦接N个扫描输入端口；

K个第二输入/输出端口；以及

一输出端口选择器，选择所述第二输入/输出端口其中之N个，分别耦接N个扫描输出端口，

其中，所述N、M、K是相同或相异的整数。