KR20030078007A

KR20030078007A - 데이터 교환 장치

Info

Publication number: KR20030078007A
Application number: KR10-2003-0018735A
Authority: KR
Inventors: 페르너프레데릭에이
Original assignee: 휴렛-팩커드 컴퍼니(델라웨어주법인)
Priority date: 2002-03-27
Filing date: 2003-03-26
Publication date: 2003-10-04
Also published as: JP2003308224A; CN100403446C; KR100944179B1; DE60302821T2; TW200304546A; US6848067B2; DE60302821D1; EP1349171B1; CN1447335A; US20030188240A1; EP1349171A1

Abstract

저항성 교차점 메모리(PXRtM) 셀 유형(그것의 일 예는 자기 랜덤 액세스 메모리(MRAM))임)일 수 있는 메모리 장치는 직렬 I/O 포트에 연결된 데이터 입/출력(I/O) 회로의 필요에 따라 데이터를 교환할 수 있고 병합될 수 있는 다수의 직렬 데이터 경로를 포함한다. 다수의 스캔 경로 레지스터(26)는 다수의 메모리 셀(44)의 정적 랜덤 액세스 메모리(SRAM) 유닛의 어레이에 의해 연결된다. 다수의 스캔 경로 레지스터(26) 간의 병렬 데이터 교환을 이루기 위해 스캔 경로 및 SRAM 메모리 유닛은 스캔 경로 레지스터(26)에서부터의 데이터를 SRAM 메모리 유닛의 임시 레지스터로 그리고 임시 레지스터로부터 병렬 전송을 한다.

Description

데이터 교환 장치{MULTI-PORT SCAN CHAIN REGISTER APPARATUS AND METHOD}

본 발명은 데이터 저장 및 검색용 장치에 관한 것으로, 특히 본 발명은 다수의 직렬 데이터 및 제어 경로를 구비한 저항성 교차점 메모리(PXPtM) 셀 유형(일 예로 자기 랜덤 액세스 메모리(MRAM))일 수 있는 메모리 장치에 관한 것이다. 다중 직렬 데이터 경로는 병합되고 직렬 I/O 포트에 연결된 데이터 입/출력(I/O) 회로의 필요에 따라 데이터를 교환할 수 있다. 다수의 스캔 경로 레지스터들은 정적 랜덤 액세스 메모리(SRAM) 셀의 어레이에 의해 연결되어 다수의 스캔 경로 레지스터들 사이의 데이터 교환을 이루기 위해 스캔 경로 레지스터로부터의 데이터를 SRAM 메모리 어레이의 임시 레지스터로 그리고 임시 레지스터로부터 병렬로 전송한다.

스캔 체인은, 예를 들어, 스캔 체인의 하나의 종단에서 다른 종단까지 데이터를 전송하기 위해 또는 스캔 체인의 레지스터의 상태를 제어하는 기능을 수행하기 위해서, 직렬 레지스터들 사이에 데이터를 이동시키는 설비에 직렬로 연결된 한 세트의 레지스터들이다. 스캔 체인의 사용 예는 설비로서의 칩의 I/O 패드에 연결하여 칩의 입력부에 인가된 제어 데이터 및 어드레스 데이터를 메모리 제어 블록 또는 메모리 어레이 블록에 직렬로 전송하고 또한 메모리 어레이 또는 제어 블록으로부터의 출력 데이터를 칩의 I/O 패드에 직렬로 전송하는 것이다. 디지털 집적 회로에서 공통적으로 발견되는 직렬 스캔 체인의 일 예는 "경계 스캔체인(boundary scan chain)"인데, 칩 또는 회로 블록의 I/O가 스캔 체인에 연결되어 "경계 스캔 체인"을 통해 단일 출력 포트로 I/O를 시프팅함으로써 직렬 또는 병렬로 I/O를 추출하는 옵션을 제공한다.

경계 스캔 체인의 또 다른 형태는 시스템 블록의 병렬 제어 및 I/O 기능을 직렬 데이터 포트의 작은 세트에 연결하는 것이다. 스캔 체인은 스캔 테스트 시스템의 일부로서의 모든 시스템 레지스터들을 함께 연결하는 디지털 로직 시스템에서도 발견될 수 있다. 다수의 제어 및 데이터 스캔 체인을 포함하는 시스템의 일 예는 MRAM 메모리이다. 이러한 MRAM 메모리는 시스템 제어를 포함하는 완전한 장치일 수 있는데, 다수의 로컬 데이터 I/O 스캔 체인은 MRAM 메모리 셀 어레이의 서브-블록들을 함께 결합시키고 하나의 스캔 체인은 시스템 I/O 포트에 연결한다.

다수의 스캔 체인 레지스터들 사이의 데이터 교환의 문제에 대한 종래의 해결은 하나의 스캔 체인에서 다른 스캔 체인으로 데이터를 이동시키는 기능을 수행하는 맞춤 설계된 로직 회로(custom designed logic circuit)를 요구해 왔다. 바람직하게 못하게 이러한 종래의 해결책은 맞춤 로직 회로가 각 응용마다 설계되어야하는 것을 요구한다. 또한, 두 개의 스캔 체인을 결합하는 최소의 구성에 대해서는 종래의 해결이 바람직한 해결이 될 수도 있다. 그러나, 둘 이상의 스캔이 결합되어야 하는 경우에는, 스캔 체인 데이터 교환 회로의 일부로서 보다 많은 임시 저장 장치가 필요하다. 이러한 상황에 있어서, 종래의 해결은 실행하기에 너무 복잡하다.

본 발명에 관련될 수 있는 종래 기술의 예는 1993년 3월 23일에 HideshiMaeno에 허여된 미국 특허 번호 제 5,197,070 호와, 1997년 6월 3일에 Claude Moughanni 등에 허여된 제 5,636,228 호와, 1998년 2월 17일에 Shtaka Yamada에 허여된 제 5,719,504 호 및 특히 1999년 9월 14일에 허여된 미국 특허 번호 제 5,953,285 호에서 확인할 수 있다. 특허 번호 제 5,197,070(Maeno)은 다수의 레지스터들을 가진 스캔 경로를 사용하여 메모리의 테스트 기능을 실행한다고 여겨진다. 미국 특허 번호 제 5,636,228(Moughanni) 호는 회로로부터의 데이터 출력을 제어하는 동안 스캔 체인을 프리 업(free up)하는 데 도움을 주는 3 상태가능 스캔 레지스터(tri-stateable scan register)를 설명한다. 미국 특허 번호 제 5,719,504(Yamada) 호는 레지스터의 상태를 저장하고 레지스터들의 콘텐츠들이 스캔 체인을 이용하여 회로의 안 및 밖으로 시프트되도록 허용하기 위해 스캔 체인 내에서 직렬로 연결될 수 있는 조합 로직(combinational logic)에 근거한 레지스터(플립-플롭)를 설명한다고 여겨진다. 끝으로, 미국 특허 번호 제 5,953,285(Churchill) 호는 메모리 회로에 대한 인터페이스로서의 제어 레지스터를 설명한다고 여겨지고 동작의 동기 또는 비동기 모드를 특징으로 하는데, 이 레지스터는 스캔 레지스터를 포함할 수 있다.

또한, 자기 랜덤 액세스 메모리("MRAM")는 장기 데이터 저장 장치로 간주되는 비휘발성 메모리이다. 전형적인 MRAM 장치는 메모리 셀의 어레이를 포함한다. 워드 라인은 메모리 셀의 행을 따라 연장하고, 비트 라인은 메모리 셀의 열을 따라 연장한다. 메모리 셀은 각각 워드 라인 및 비트 라인의 교차점에 위치하고, 각 메모리 셀은 두 가지 자기 물질의 매스를 포함한다. 그 매스들 중 하나는 자기적으로 고정되고 다른 하나는 자기적으로 가변적이다. 메모리 셀은 고정된 및 가변적인 물질의 상대적 자화의 배향에 따라 일 비트의 정보를 저장한다. 다시 말해, 임의의 주어진 시점에서 각 메모리 셀의 자화는 두 개의 안정적인 배향 중 하나를 취한다. "평행" 및 "반-평행(anti-parallel)"으로 지칭되는 이들 두 개의 안정적인 배향은 예를 들어 '0' 및 '1'의 로직 값을 나타낸다. 메모리 셀의 저항은 "0" 값이 저장되는냐 또는 "1" 값이 저장되느냐에 따라 가변적이다. 즉, 메모리 셀의 저항은 고정된 자기 물질 및 가변적인 자기 물질의 자화의 배향이 평행할 경우, 제 1 값 "R"이고, 자화 배향이 반-평행할 경우 메모리 셀의 저항은 제 2 값 R+DR로 증가된다. 선택된 메모리 셀의 상대적 자화 배향(즉, 메모리 셀의 로직 상태)은 선택된 메모리 셀의 저항 값을 감지함으로써 감지될 수 있다.

그러므로, 본 발명의 구현은 MRAM 메모리를 사용할 수 있으나 본 발명이 이에 제한되지 않는다. 즉, 본 발명의 예는 위에서 언급한 바와 같이, 제어 및 데이터 스캔 체인을 구비하는 MRAM 메모리 장치에서 구현될 수 있다.

또한 상술한 관점에서, 다수의 스캔 체인의 접합부에 SRAM 메모리 어레이를 제공함으로써 스캔 체인들 간의 데이터 교환을 위해 가변 양의 가외 저장 메모리를 부가할 가능성을 가지고 다수의 스캔 체인을 결합시키는 효과적인 충분한 해결이 필요한 것으로 보인다.

종래 기술의 단점을 고려할 때, 본 발명의 목적은 하나 이상의 이들 단점을줄이거나 극복하는 것이다.

본 발명의 일 측면에 따르면, 다수의 스캔 체인 레지스터들 간의 데이터 교환 프로세스에서 다수의 스캔 체인 레지스터들은 SRAM 메모리와 결합하여 스캔 경로 레지스터로부터의 데이터를 SRAM 메모리 내의 임시 저장 장치로 그리고 다른 다수의 스캔 체인 레지스터들로 병렬 전송을 한다.

본 발명의 일 구현에 따르면, MRAM 메모리 서브-어레이는 비교적 긴 데이터 스캔 체인이 메모리 서브-어레이 액세스 간격 동안 병렬로 로딩될 수 있을 만큼 충분히 긴 액세스 시간 간격을 가진다. 다수의 서브-어레이를 병렬로 액세스함으로써, 그러한 메모리 장치에서 보다 높은 레벨의 데이터 전송 성능이 달성될 수 있다.

또한, 본 발명은 몇몇 스캔 체인들 간의 데이터 교환용의 레지스터-기반 회로를 개시하는데, 그 중 적어도 하나는 데이터 출력을 위해 I/O 회로와 인터페이싱할 수 있다.

본 발명은 다수의 스캔 체인들 사이에서 데이터를 교환하는 방법을 제공한다. 이 스캔 체인은 데이터 교환 동안 정적일 수 있지만, 데이터 교환 동안 동적인 것이 보다 바람직하다. 본 발명의 실시예는 데이터가 다중의 스캔 체인들 사이에서 교환되고 공유되면서 스캔 체인의 동적 동작을 제공한다.

본 발명의 다른 측면 및 장점은 본 발명의 원리의 예를 들어 설명하는, 동봉한 도면과 연계된 다음의 자세한 설명으로부터 분명해질 것이다.

도 1은 본 발명을 구현하는 메모리 장치의 매우 일반화된 개략도,

도 2는 도 1에 도시된 메모리 장치의 일부분을 개략적으로 예시하는 도면,

도 3은 도 1 및 도 2에 도시된 메모리 장치 부분을 개략적으로 예시하고 보다 자세히 도시하는 도면,

도 4는 도 3에 도시된 장치 구조의 보다 구체화된 도면,

도 5는 본 발명을 구현하는 프로세스에서의 이벤트 및 행위를 예시하는 그래픽도 또는 흐름도.

도면의 주요 부분에 대한 부호의 설명

10 : MRAM 서브 어레이12 : I/O 패드

18 : 제어기28 : SRAM 레지스터

32 : 병렬 연결부36 : 마스터 레지스터

42 : 슬레이브 클록52 : 비트 라인

본 발명은 다수의 스캔 체인들 사이에서 데이터를 교환하는 방법 및 장치를 제공한다. 본 발명의 구현의 일 예는 MRAM 메모리 어레이 그룹로부터의 I/O 데이터 경로, SRAM 레지스터 세트 및 입/출력(I/O) 제어기를 포함하는 SRAM 메모리 장치이다. 그러나, SRAM 외에 다른 유형의 장치 및 다른 유형의 메모리도 본 발명에 따라 구현될 수 있다.

중요하게, 본 발명은 다수의 직렬 데이터 경로가 직렬 I/O 포트에 연결된 다수의 활성 메모리 블록 또는 유닛을 제어하는 데이터 입/출력(I/O) 회로의 필요에 따라 데이터를 교환하고 병합되도록 허용한다.

도 1을 참조하면, MRAM 장치(10)는 매우 일반적으로 도시되어 있다. 이 장치는 임의의 수(NxM)에 의해 표시된 "크기(size)"를 갖는 것으로 간주되는데, N 및 M은 장치의 행 내의 MRAM 서브-어레이의 수 및 그러한 MRAM 서브-어레이의 행의 수를 각각 나타내며 이하에 보다 자세히 설명될 것이다. 즉, 도 1에 도시된 장치(10)는 불특정 크기이고, 다양한 크기의 장치가 본 발명에 의해 구현될 수 있다. 본 발명은 임의의 특정 크기의 메모리 장치의 구현에만 한정되지 않는다. 또한 본 발명은 메모리 장치의 구현에만 한정되지 않는다. 이 특정 예시적 MRAM 장치(10)는 직렬 데이터 및 제어 정보(14)(도 1에서 범례와 화살표로 표시됨)가 교환되는 I/O 포트로서 전반적으로 도시되며, 콘택트 패드(12)의 어레이를 포함한다.

I/O 포트(12)를 통해 교환되는 데이터 및 제어 정보는 연결부(12')를 통해 MPSR(multi-ported scan register) 블록(16)으로 그리고 MPSR 블록으로부터 라우팅되는데, 나아가 이 제어 정보는 연결부(16')를 통해 제어기(18)로 그리고 제어기(18)로부터 라우팅된다. 제어기(18)는 이하에서 설명되는 바와 같이 다수의 접속부(18')를 가지는데, 이들 각각은 NxM 메모리 어레이로의 제각기의 행 연결을 나타내는 괄호안의 첨자(parenthetical suffix)를 갖으며, 이하에서 보다 자세히 설명될 것이다.

MPSR 블록(16) 및 제어기(18)는 MRAM 메모리 서브-어레이의 NxM 어레이(20)로 그리고 어레이(20)으로부터의 데이터 및 제어 정보 흐름을 제각기 제어하는데, 각 서브-어레이는 숫자(22)(즉, 메모리 서브-어레이의 행을 나타내는 1부터 M까지의 괄호 안의 첨자를(예를 들어, 22(1) 내지 22(M))로 표시된다. MPSR(16) 및 서브-어레이(22)는 도 1에서 숫자(16")으로 지칭된다. 제한적이지 않은 예를 들면, 각 MRAM 서브-어레이(22) 사이의 접속부는 하나의 메모리 액세스로 2 바이트 데이트를 감지하는 능력을 구비할 수 있다. 즉, 단일 메모리 액세스 간격 동안, NxM 서브-어레이(22)는 2 바이트 데이터를 감지할 수 있다.

도 2(일반적으로 도 1과 함께 MPSR(16)의 구조를 예시함) 참조하면, 직렬 I/O 부분(24)(도 1에서 가장 잘 보임) 및 상호 접속부(24')를 갖는 데이터 스캔 체인은 다수의 MRAM 서브-어레이(22)(즉, 행의 "N"개의 서브-어레이)를 통해 직렬 방식으로(상호 접속된 각각의 직렬 I/O 포트(24)와 상호접속부(24')를 통해) 2 바이트의 데이터를 전달하는 데 이용되어 하나의 데이터 스캔 체인(26)을 형성할 수 있다는 것을 알 수 있다. "M" 개의 행의 다수의 스캔 체인은 제각기 숫자 26(1) 내지 26(M)으로 지칭된다. 또한, "M" 개의 스캔 체인은 MPSR 블록(16)을 통해 연결될 수 있고, (예를 들어) 숫자 "M"은 16 또는 32가 될 수 있어, 데이터 스캔 체인이 단일 MRAM 액세스 간격 동안 32 또는 64 바이트의 데이터를 전달할 수 있다.

또한, (도 1에는 대표적인 하나의 스캔 체인만이 도시되어 있지만) 각 MRAM 서브-어레이를 갖는 몇몇 데이터 스캔 체인(26)이 존재할 수 있다. 도 1에 있어서, 숫자 "N"은 (예를 들어) 16 또는 32일 수 있다. 그러므로, MPSR 블록(16)은 "N"개의 데이터 체인, 또한 제어 체인(18(1) 내지 18(M)) 및 연결부(16')(특히 도 2에 보임)에 영향을 미치는 직렬 I/O 체인으로부터 데이터를 관리할 필요가 있을 것이다. MPSR(16)은 이하에서 더 설명되는 특별히 구성된 SRAM 설비(28)를 포함한다는 것을 도 2에서 알 수 있을 것이다. 특별한 구성에 의해서, SRAM 설비(28)는 스캔 체인의 선택된 지점으로부터의 병렬 데이터 판독 및 스캔 체인의 다른 선택된 지점으로의 데이터 기록을 제공하며, 이는 이하에서 보다 자세히 설명된다.

그러므로, 본 발명은 데이터 및 제어 정보에 대한 라우팅 문제를 해결하는 방법 및 장치를 제공하여, MRAM 메모리 장치에 관해 언급되어 있기는 하지만, 본 발명이 이에 제한되지는 않는다.

그러므로, 이제 도 3을 참조하면, MPSR(16)의 구조가 보다 자세히 도시된다. 이 MPSR(16)은 직렬 스캔 체인(26) 부분들을 포함한다는 것을 알 수 있다(이 부분들은 도 1 및 도 2의 첨자에 대응하는 부가된 괄호 안의 첨자를 갖는 숫자(126)로 도 3에 표시된다). MPSR(16)은 특별히 구성된 SRAM 설비(28) 및 이중 포트 스캔 레지스터 제어부(30)를 포함한다. 병렬 연결부(32)(괄호 안의 첨자 참조- 자세히 도시된 것 중 하나)는 레지스터라고도 지칭될 수 있는 SRAM 설비(28)와 선택된 스캔 체인(즉, 26(1) 내지 26(M)) 간의 병렬 데이터 교환을 제공한다.

도 4를 참조하면, 세 개의 예시적(즉, 복수(1 내지 M)) 스캔 체인(26)은 그들이 특별히 구성된 SRAM 레지스터(28)의 대표적 예시된 부분에 의해 연결되는 것으로 도시되어 있다. 스캔 체인(26(1),26(2) 내지 26(n))의 각 스캔 레지스터의 예시된 부분은 두 개의 레지스터 즉, 마스터 레지스터(34) 및 슬레이브 레지스터(36)를 포함한다. 이들 두 개의 레지스터(34 및 36)는 함께 동작하여 스캔 레지스터부(38)의 직렬 스트링(제 1 부분은 도시되어 있고 후속 레지스터 부분은 도 4 상의 우측 지향 화살표 및 참조 번호(38+)에 의해 표시됨)을 통해 데이터를 이동시킨다. 레지스터부를 통한 이 데이터 이동은 마스터 클록(40)으로서 표시된 비중첩 제각기의 클록 및 슬레이브 클록(42)을 펄싱(pulsing)함으로써 이루어진다(이들 클록 신호에 대한 접속점은 표시됨). 그러한 비중첩 클록 연결부의 부가적인 제각기의 쌍들은 어레이의 개수 "N"을 통해 부가적인 스캔 체인으로 표시된다는 것을 도 4로부터 알 수 있다.

각 스캔 레지스터부(34)는 다수의 SRAM 메모리 셀(44)과 연관되는데, SRAM 레지스터부의 메모리 셀(44)의 수는 스캔 레지스터부(34) 사이에서 이동될 데이터 워드의 수에 따라 결정된다. 그러므로, 도 4에 예시된 다수의 메모리 셀(44)의 깊이는 단지 예시적이고, 본 발명을 제한을 하지 않는다. 따라서, 이들 다수의 메모리 셀은 번호(44(1) 내지 44(k))로 표시되는데, 이 경우에서 "k"는 스캔 체인 레지스터(34)의 각 부분과 연관 있는 SRAM 레지스터의 메모리 셀의 수를 나타낸다. 각 메모리 셀(44)은 한 쌍의 선택된 트랜지스터(54, 56)(도 4의 도면의 지면 제약으로인해 도 4에서 다수 중 한 쌍만이 참조됨)를 통해 한 쌍의 비트 라인(50,52)에 제각기 연결된 한 쌍의 교차 결합 인버터(46,48)(도 4의 지면 제약으로 인해 도 4에서 하나의 셀만이 참조됨)를 포함한다. 데이터는 마스터 레지스터(34) 내지 선택 트랜지스터(55 및 56) 및 선택 레지스터(60)를 포함하는 선택된 스캔 체인으로부터 선택된 SRAM 메모리 셀에 기록된다. 또한, 데이터는 SRAM 메모리 셀(44) 내지 선택 트랜지스터(54 및 56) 및 선택 레지스터(60)로부터 선택된 스캔 체인 슬레이브 레지스터(36)에 기록된다. 즉, "판독 1", "판독 2" 내지 "판독 M"으로 표시된 게이트 제어가 트랜지스터(58)의 게이트에 인가된 상태의 판독 동작 트랜지스터는 슬레이브 레지스터의 인버터가 도 4에서 R1_SA, R2_SA 내지 RM_SA로 표시된 신호들을 이용하여 고 임피던스 상태로 클록되는 동안, 선택된 SRAM 메모리 셀(44)로부터 스택된 스캔 체인 슬레이브 레지스터(36)로 데이터를 전달시킨다. 또한 도 4에서 "기록 1", "기록 2" 내지 "기록 M"으로 표시된 게이트 제어를 가진 기록 트랜지스터(60)는 선택된 스캔 체인 마스터 레지스터(34)에서 선택된 SRAM 메모리 셀(44)로 데이터를 전달한다.

도 4의 기본적 SRAM 메모리 회로는 SRAM 메모리 셀 및 디코더를 포함한다. 본 발명에 있어서 이 디코더 회로는 선택된 SRAM 메모리 셀을 선택된 스캔 체인에 연결하도록 구성된다. 데이터는 선택된 스캔 체인의 일부분(즉, 마스터 레지스터(34))으로부터 판독되고 선택된 스캔 체인의 다른 부분(즉, 슬레이브 레지스터(36))에 기록된다. SRAM으로부터 데이터를 판독하는 단계는 슬레이브 레지스터 인버터(즉 인버터는 도 4에서는 개별적으로 참조되어 있지 않지만, 슬레이브 스캔 레지스터(36) 부분으로서 도시되어 있고 그들은 제어 신호(R1_SA, R2_SA 내지 RM_SA)를 이용하여 클록이 주어진 인버터임)를 고 임피던스 상태로 스위칭하도록 클록된 슬레이브 레지스터를 이용한다. SRAM 비트 라인(50 및 52)은 슬레이브 레지스터 상에 저장된 전하가 판독되는 SRAM 메모리 셀(44)에 저장된 데이터에 혼란을 주는 것을 막도록 균등화(즉, 일시적으로 트랜지스터(62)를 도전 상태로 스위칭하고 그런 다음 다시 비-도전 상태로 스위칭함)되고 그런 다음 SRAM 셀의 선택된 행 상의 워드 라인은 어서트(asserted)(즉, 트랜지스터(54 및 56)를 턴온시킴으로써)된다. SRAM 데이터는 트랜지스터(58)를 통해 선택된 슬레이브 레지스터(36)에 연결된 비트 라인 상에 배치된다. 이 지점에서의 이 데이터 신호는 회로 소자의 값에 따라 작은 차동 전압일 수 있다. 그러나, 슬레이브 레지스터 상의 클록은 슬레이브 레지스터 인버터를 턴온(즉, 그들을 낮은 저항 상태로 스위칭함)시킨다. 그러므로, 슬레이브 레지스터 상의 차동 전압은 충분한 로직 값 신호로 증폭되어, 판독 동작을 완료한다.

위의 관점에서, 스캔 체인이 정적으로 유지되는 경우(즉, 데이터 교환동안 어떠한 스캔 시프팅도 허용되지 않음) 두 개의 스캔 체인 사이에서 데이터를 교환하기 위해 하나의 최소한 SRAM 유닛이 요구된다는 것이 이행될 것이다. 즉 다시 말해, 최소한 두 개의 SRAM 메모리 유닛을 가진 회로는 두 개의 SRAM 메모리 유닛을 통해 이루어진 데이터 교환 작용 동안 두 개의 스캔 체인 중 하나만이 데이터를 시프트하도록 허용될지라도, 두 개의 스캔 체인 사이에서 데이터가 교환되게 해 줄 것이다. 이와 유사한 방식으로, 세 개의 독립 스캔 체인 레지스터가 그들 사이에서 데이터를 교환하도록 구성되는 경우, 이들 세 개의 스캔 체인 레지스터들을 연결하는 아홉(9) 개의 SRAM 메모리 유닛을 제공할 필요가 존재할 수 있다. 따라서, 도 4의 예시에 있어서, 동일한 의미에서 스캔 체인(26)의 수가 불특정(또한 선택에 따라 가변적임)하기 때문에, 이들 스캔 체인(26)을 연결하는 SRAM 메모리 유닛(44)의 수도 불특정하며 선택에 따라 가변적임을 이해할 것이다. 이용되는 SRAM 메모리 유닛(44)의 수는 부분적으로 다수의 스캔 체인(26) 사이에서의 데이터 공유(즉, 데이터 교환 작용) 동안 상호연결된 스캔 체인이 데이터를 시프트하도록 달성되고 허용되도록 희망되는 자유도에 따라 결정된다. 또한, SRAM 셀(44)의 깊이는 SRAM 셀이 보다 대량의 데이터 저장을 제공하도록 하기 위해 전송될 데이터 워드의 길이를 초과할 수 있다. SRAM 셀(44)에 저장된 데이터가 스캔 체인(26) 사이에 공유된 프로세스에 존재하는 실제 데이터이다.

그러므로, 이러한 보다 큰 저장 용량(즉, SRAM 셀(44)의 수가 데이터 워드의 길이를 초과하는 경우)은 하나의 스캔 체인의 다중 패스(즉,내부 메모리 I/O)가 메모리 I/O 포트(도 1의 I/O) 포트 회상)를 시프트된 시간에서 전달하여 호스트 장치가 메모리 유닛(10)으로부터 데이터를 수신하도록 준비되게 하기 위해 다중 데이터 액세스로부터 임시 SRAM 저장 장치로 데이터를 로딩하도록 해주는데 사용될 수 있다. 이와는 달리, 스캔 체인(26)을 상호 연결하는 SRAM 유닛 내에서 실행되는 SRAM 셀(44)의 임시 저장의 가외 깊이(데이터 워드 길이보다 긴 깊이)의 또 다른 사용은 메모리 유닛(10)에 빈번히 판독될 수 있는 사전 로딩된 데이터(예를 들어, BIST 데이터)를 홀딩할 수 있다. 스캔 체인 레지스터(26)에 부가된 가외 SRAM 메모리 유닛(44)의 수는 요구되는 메모리 유닛(10)의 성능 및 스캔 레지스터의 데이터 전송 성능에 의해서만 제한된다(즉, MRAM 메모리가 사용되는 경우). MRAM 메모리를 포함해서 다양한 유형의 메모리 장치의 성능은 개선되고 있고 장차 더 개선될 것이라고 기대되기 때문에 본 발명의 제한으로서 간주되어는 아니되지만, SRAM 메모리 유닛(44)의 최대 수는 현재 약 일천(1000)으로 추정된다.

이제 도 5를 참조하면, 이 흐름도는 두 개의 예시적 스캔 체인 레지스터들 사이에서 한 쌍의 데이터 비트를 교환하는 단계를 도시하고 있다. 도 5에 도시된 프로세스의 각 단계 및 하위-단계를 반복하기보다는, 독자가 본 도면을 직접 참조하고, 이하에서 핵심 부분만 보다 자세히 설명된다.

도 5의 단계 일(1)은 스캔 체인(여기서 스캔 체인 A 및 스캔 체인 B로서 식별됨) 각각이 독립적으로 교환될 데이터 비트를 제각기의 포트(즉, SRAM 메모리 유닛과 제각기의 스캔 체인 레지스터의 인터페이스)로 시프트한다는 것을 설명한다.

도 5의 단계 이(2)에 있어서, "A" 스캔 체인은 제각기의 데이터를 연결 SRAM 메모리 유닛의 선택된 행에 병렬로 시프트한다. 도 5의 단계(2)를 고려해 보면, 각 비트에 대한 병렬 방식의 이 데이터 시프팅은 (a),(b),(c)로 표시된 세 개의 단계의 사용을 포함한다는 것을 알 수 있다. 이들 하위-단계는 도 5에서 간략화된 흐름도 및 간략하고 명료한 언어로 명료하게 표현된다. 하위-단계(a)는 비트 라인(도 4의 BL) 및 비트 라인(b)(도 4의 BLb)과 선택된 SRAM 셀의 연결을 포함한다. 하위-단계(b)는 이들 비트 라인에 데이터 비트 값을 기록하게 되어, SRAM 레지스터에 기록하는 단계이다. 하위-단계(c)는 비트 라인(BL 및 BLb)을 해제한다(다시 도 4의 설명을 상기해보면).

이와 유사하게, 도 5의 단계(3)에 있어서, "B" 스캔 체인은 그것의 제각기의 데이터를 연결 SRAM 메모리 유닛의 또 다른 행에 병렬로 시프트한다.

따라서, 도 5의 단계 사(4) 및 오(5)는 연결 SRAM 메모리 유닛을 연결하는 것은 이후에 제각기의 데이터 비트를 수신 스캔 체인에 기록(즉, 스캔 체인 "A"로부터의 데이터 비트를 스캔 체인 "B"에 기록하고, 스캔 체인 "B"로부터의 데이터 비트는 스캔 체인 "A"에 기록함)한다는 것을 설명한다. 도 5의 단계(4), 하위-단계(a)의 함축되고 명료한 문맥에 있어서, "HIZ"라는 용어는 "고 임피던스"를 의미한다(데이터가 선택 트랜지스터(54 및 56) 및 선택 트랜지스터(58)를 통해 어떻게 선택된 SRAM 메모리 셀(44)의 슬레이브 레지스터(36)에 기록되는지, 한편 슬레이브 레지스터의 인버터가 신호(R1_SA, R2_SA 내지 RM_SA)를 가진 고 임피던스 상태로 어떻게 클록이 주어지는지에 대한 상기 설명을 상기해 보라).

당업자라면, 하나의 스캔 체인에서 다른 스캔 체인으로 전송될 디지털 워드의 비트 수에 따라, 연결 SRAM 메모리 유닛의 수가 또한 변경될 것임을 이해할 것이다. 또한, 위에서 설명한 바와 같이, 가외 SRAM 메모리 셀이 제공될 수 있다. 또한, 스캔 체인들 간의 연결부의 SRAM 메모리 유닛의 깊이에 따라, 데이터 비트가 수신 스캔 체인과의 인터페이스에 도달하여 수신 스캔 체인에 기록되기 전에 연결 SRAM 메모리 셀을 따라 여러번 시프트될 수 있다. 양자 스캔 체인(26) 및 연결 SRAM 메모리 유닛(44)의 "팽창력(expansibility)" 또는 복수성(pluralism)는 위에서 설명되었다.

따라서, 당업자라면 본 발명은 설명 및 개시물의 사상 및 범주에 따라 수정 및 변경된다는 것을 이해할 것이다. 비록 본 발명의 특정 바람직한 실시예를 참조하지만, 그러한 참조는 본 발명의 제한을 의미하지는 않고, 그러한 제한은 추측되지 않을 것이다. 또한, 본 발명은 위에서 설명한 특정 실시예에 제한되지 않는다. 대신, 본 발명은 본 발명의 정의를 제공하는 청구항에 따라 해석되어야한다.

본 발명에 따르면, 다중 스캔 체인 레지스터들 간의 데이터 교환 프로세스에서 다수의 스캔 체인 레지스터들은 SRAM 메모리와 결합하여 스캔 경로 레지스터로부터의 데이터를 SRAM 메모리 내의 임시 저장 장치로 그리고 다른 다수의 스캔 체인 레지스터들로 병렬 전송을 할 수 있고, 또한 다수의 서브-어레이를 병렬로 액세스함으로써, 메모리 장치에서 보다 높은 레벨의 데이터 전송 성능이 달성될 수 있다.

Claims

다수의 스캔 체인(26)- 상기 스캔 체인(26) 각각은 데이터 비트를 저장할 수 있는 다수의 레지스터를 포함하고, 상기 다수의 레지스터들은 마스터 레지스터(34) 및 슬레이브 레지스터(36)를 포함함 -과,

상기 다수의 스캔 체인(26)을 상호연결하는 다수의 정적 랜덤 액세스 메모리(SRAM) 셀(44)의 어레이- 상기 다수의 SRAM 메모리 셀(44)의 어레이는 상기 마스터 레지스터들(34) 중 선택된 하나로부터 데이터 비트를 수신하고, 상기 슬레이브 레지스터들(36) 중 선택된 하나에 상기 데이터 비트를 기록함 -를 포함하는

데이터 교환 장치.
제 1 항에 있어서,

상기 다수의 스캔 체인(26)과 상기 SRAM 메모리 셀(44) 사이에 병렬 데이터 상호연결부를 포함하는

데이터 교환 장치.
제 1 항에 있어서,

상기 SRAM 메모리 셀(44) 어레이의 각 SRAM 메모리 셀은 서로 교차 결합하는한 쌍의 인버터(46,48)를 포함하는

데이터 교환 장치.
제 3 항에 있어서,

상기 SRAM 메모리 셀(44)의 각 SRAM 메모리 셀은 한 쌍의 선택 스위치(54,56)를 포함하는데, 상기 선택 스위치(54,56) 중 하나는 상기 교차 결합 인버터(46, 48) 중 한쪽에 연결되고, 상기 선택 스위치(54,56) 쌍들 중 다른 것은 상기 교차 결합 인버터(46,48)의 반대쪽에 연결되는

데이터 교환 장치.
제 4 항에 있어서,

SRAM 메모리 셀의 상기 교차 결합 인버터(46,48) 쌍과 상기 선택 스위치(54,56) 쌍 양단을 연결하는 등화 스위치(equalization switch)(62)를 포함하는

데이터 교환 장치.
제 5 항에 있어서,

상기 등화 스위치(62)는 트랜지스터를 포함하는

데이터 교환 장치.
제 3 항에 있어서,

공통 스위치 폐쇄 제어 연결부(common switch closure control connection)를 갖는 한 쌍의 기록 스위치(60)를 더 포함하고, 상기 기록 스위치(60) 각각은 상기 교차 결합된 인버터(46,48) 쌍의 제각기의 한쪽을 상기 스캔 체인(26) 쌍들 중 하나의 제각기의 레지스터쪽에 연결하는

데이터 교환 장치.
제 7 항에 있어서,

상기 기록 스위치(60) 쌍은 상기 하나의 스캔 체인(26)에 연결되는

데이터 교환 장치.
제 3 항에 있어서,

공통 스위치 폐쇄 제어 연결부를 갖는 한 쌍의 판독 스위치(58)를 더 포함하고, 상기 판독 스위치(58) 각각은 상기 교차 결합된 인버터(46,48) 쌍의 제각기의한쪽을 상기 스캔 체인(26) 쌍들 중 하나의 제각기의 레지스터쪽에 연결하는

데이터 교환 장치.
제 9 항에 있어서,

상기 판독 스위치(58) 쌍은 상기 하나의 스캔 체인(26)의 슬레이브 레지스터에 연결되는

데이터 교환 장치.