KR930000962B1 - 반도체 기억장치 - Google Patents

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미쓰비시뎅끼 가부시끼가이샤
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Abstract

내용 없음.

Description

반도체 기억장치
제1도는 이 발명의 구체적인 블럭도.
제2도는 어드레스 디코더의 보기를 표시하는 전기회로도.
제3도는 이 발명의 또다른 실시예의 블럭도.
제4도는 이 발명의 또다른 실시예의 블럭도.
제5도와 제6도는 제1도,제3도 또는 제4도에서 표시된 멀티포트 메모리에서 사용되는 메모리셀의 배치를 표시하는 약도.
제7도는 이 발명의 한 실시예의 멀티포트에서 사용되는 메모리셀의 전기회로도.
제8도, 제9도, 제10도와 제11도는 이 발명의 또다른 실시예를 표시하는 구체적인 블럭도.
제12도는 이 발명의 기타의 실시예에서의 메모리셀의 배치도.
제13도는 메모리셀의 또다른 보기를 표시하는 전기회로도.
제14도, 제15도, 제16도는 이 발명의 기타의 실시예를 표시하는 구체적인 블럭도.
제17도는 제14도에서 제17도까지에서 표시된 2비트를 위한 메모리셀의 배치도.
제18도, 제19도는 이 발명의 한 실시예에서 메모리셀의 연결도.
제20도는 이 발명의 한 실시예의 멀티포트 메모리가 적용되는 마이크로프로세서의 데이터 패스를 표시하는 블럭도.
제21도는 4비트 데이터 패스의 배치설명도.
제22도는 멀티포트 메모리의 메모리셀의 전기회로도.
제23도, 제24도는 확대방식으로 한 비트폭의 데이터 패스를 표시하는 도면.
제25도는 종래의 멀티포트 메모리를 표시하는 블럭도.
제26도는 제25도에 표시한 메모리셀의 구체적인 전기 회로도.
제27도는 제25도에 표시된 기록회로의 전기회로도.
제28도는 제25도에 표시된 센승엠프의 전기회로도.
제29도는 센스앰프의 또다른 보기를 표시하는 전기 회로도.
* 도면의 주요부분에 대한 부호의 설명
30 : 기록회로 40 : 센스앰프
30∼33 : 기록회로
이 발명은 반도체 기억장치에 관한 것으로서, 특히 멀티포트(즉, 멀티플포토 multiple ports)에서 메모리셀의 배열에 동시에 데이터를 기록할 수 있는 멀티포트 메모리로서 반도체 기억장치에 관한 것이다.
제25도는 거기의 주변회로와 동시에 4워드×4비트 구성의 종래의 멀티포트 메모리의 메모리셀을 표시하는 블럭도이다. 제25도를 참조하여 메모리셀(1) 기억 데이터와 그들의 메모리셀은 메모리셀 어레이(memory cell array)를 구성하기 위해 4행(ro w)과 4열(column)로 배열되어 있다.
어드레스 디코더(address decoder)(2a)(2b)는 각 메모리셀(1) 어드레스에 제공된다.
어드레스 디코더(2a)는 기록 어드레스 신호(WA0) (WA1)를 받고 그리고 어드레스 디코더(2a)의 출력단자는 기록워드선(WW0∼WW3)과 연결된다.
기록워드선(WW0∼WW3)은 행방향으로 배열된 대응 메모리셀(1)에 연결된다 어드레스 디코더(2b)는 판독 어드레스 신호(RA0)(RA1)를 받고 그리고 그것은 판독워드선(RW0∼RW3)에 연결되는 출력단자를 가지고 있다.
그러한 탄독워드선(RW0∼RW3)은 행방향으로 배열된 대응 메모리셀(1)에 연결된다.
열방향으로 배열된 메모리셀(1)은 기록 비트선(WB0∼WB3)과 판독비트선(R B0∼RB3)에 연결된다.
기록 비트선(WB0∼WB3)은 기록회로(30∼33)의 출력단자에 연결되고 그리고 기록회로(30∼33)의 입력단자는 데이터(DI0-DI3)를 받는다.
판독비트선(RB0∼RB3)은 센스앰프(40∼43)의 입력단자에 연결되고 그리고 판독데이터(DO0∼DO3)를 출력 한다.
기록어드레스신호(WA0) (WA1), 기록워드선(WW0∼WW3), 기록 비트선(W BO∼WB3), 어드레스 디코더(2a) 그리고 기록회로(30∼33)는 기록포트를 구성하고 반면에 판독 어드레스신호(RA0)(RA1), 판톡 워드선(RW0∼RB3), 판독 비트선(RB0∼RB3), 어드레스 디코더(2b) 그리고 센스앰프(40∼43)가 판독포트를 구성한다.
제26도는 제25도에 표시된 메모리셀의 전기회로도이다. 제26도를 참조하여 인버터(5a)(5b)는 N채널 MOS트랜지스터에 의해 구성된 액세스 게이트(6)를 통하여 기록비트선(WB)에 연결되는 단자(A), 플립플롭을 구성하기 위해 입·출력단자(A)(B)의 교호연결을 하고 있다.
액세스 게이트(6)는 기록워드선(WW)에 연결되는 게이트를 가진다.
단자(B)는 전송인버틴(7)에 연결되고 N채널 MOS트랜지스터에 의해 형성되는 액세스 게이트(8)를 통하여 판독비트선(RB)에 연결되는 출력단자(C)를 가진다. 액세스 게이트(8)는 판독워드선(RW)에 연결되는 게이트를 가진다.
제26도에서 표시된 것과같이 오로지 하나의 기록 비트선(WB)만이 각 메모리셀(1)의 한 포트에 연결된다.
제27도는 기록 회로의 한 보기를 표시하는 전기회로도이다.
제27도에서는 기록회로(30)는 직렬로 연결되는 두개의 인버터(30a)(30b)로 구성한다. 다른 기록회로(31-33)는 기록회로(30)에서와 같이 같은 방법으로 형성한다.
제28도는 센스앰프의 한 보기를 표시하는 전기회로도이다.
제28도에 있어서 센스앰프(40)는 직렬로 연결된 두개의 인버터(40b) (40c)로 구성하고 그것은 인버터(40b)의 입력측에 연결되는 입력 풀업게이트(input pull-up gate)(40a)를 가진다.
다른 센스앰프(41∼43)는 센스앰프(40)에 있어서와 같은 방법으로 형성한다.
제29도는 센스앰프의 또다른 보기를 표시라고 그것은 전류센스형(current sense type)이다.
제25도에서 제29도까지를 참조하여 종래의 멀티포트메모리의 기록작동이 설명된다.
기록될 데이터(DI0∼DI3)는 기록회로(39∼33)에 공급된다. 기록회로(30∼33 )는 기록 비트선(WB0~WB3)을 데이터(DI0∼DI3)에 따라 ″1″ 또는 ″0″에 설정한다.
메모리셀 어레이의 4개 워드중의 기록된 워드는 기록 어드레스신호(WA0) (WA1)에 의해 어드레스 된다.
특히 어드페스 디코더(2a)는 기록 어드레스 신호(WA0)(WA1)를 디코드하고 기록어드레스 신호(WA0)(WA1)에 응답으로 기록 워드선(WW0∼WW3)중의 어느 하나는 ″1″에 그리고 다른 3개선은 ″0″에 설정한다.
″1″에서 기록워드선(WW)에 연결되는 메모리셀(1)의 엑세스 게이트(6)는 도통되고 그것으로 기록비트선(WB)과 단자(A)는 전기적으로 연결된다.
액세스 게이트(6)의 온(ON)저항과 기록회로(30)의 출력 저항의 합은 인버터( 5b)의 출력저항보다 더 낮게 설정 된다.
이리하여 액세스 게이트(6)가 도통될때 단자(B)의 값은 단자(A)(B)의 초기값에 관계없는 데이터(DI)에 의해 지정되는 기록비트선(WB)의 그것에 동일하게 된다.
그 결과 데이터는 기록된다.
기록워드선(WW)이 ″0″에 설정될 때 기록비트선(WB)과 단자(A)는 전기적으로 단선되고 단자(A)(B)의 값은 ″1″에서 ″0″까지 기록워드선(WW)의 변화전 즉시 인버터 (5a) (5b)를 포함하는 플립플롭에 의해 유지된다.
따라서 어드레스 디코더(2a)의 동작으로 인하여 정확한 데이터는 ″0″에 설정되는 기록워드선(WW)에 연결되는 메모리셀(1)에 기록되지 않는다.
다음은 데이터 판독작동이 설명된다.
멀티포트 메모리에 있어서 데이터의 판독은 판독포트에 의해 행하여진다.
즉, 4워드 중 판독워드는 판독 어드레스 신호(RA0)(RA1)에 의해 지정된다. 어드레스 디코더(2b)는 판독 어드레스 신호(RA0)(RA1)를 디코드하고 이들의 판독 어드레스 신호(RA0)(RA1)의 조합에 응하여 판독워드선(RW0∼RW3)중의 어느것 1개만을 ″1″로 하고 다른 3개를 ″0″으로 한다.
″1″이된 판독워드선(RW)에 접속된 메모리셀(1)의 액세스 게이트(8)가 도통하고 판독비트선(RB)은 전달인버터(7)와 액세스 게이트(8)에 의해 한 단자(B)의 값이 반전되어 단자(A)의 값에 구동된다.
판독비트선(RB0∼RB3)의 값은 센스앰프(40∼43)에 의해 검지되어 증폭되고 데이터(DO0∼DO3)로서 출력된다. 전달인버터(7)의 단자(B)측에서 본 입력임피던스는 매우 높기 때문에 판독비트선(RB)의 초기치가 단자(C)를 경유하여 단자(B)에 전달하는 일은 없다.
따라서 판독작동에 의해 인버터(5a)(5b)로 되는 플립플롭에 유지되는 단자(A) (B)의 값이 반전하는 일은 없다.
종래의 멀티포트 메모리는 상술한 것과 같이 구성되어 있기 때문에 기록워드선 (WW)이 ″1″이 되면 메모리셀 어레이 내의 대응하는 행의 모든 열의 메모리셀(1)에 데이터가 기록된다. 이 때문에 1행을 워드에 대응케하여 1열을 1비트게 대응하게 할 필요가 있었다.
이 결과 메모리셀 어레의 행 열비에 자유도가 없고 1비트에 대웅하여 배치되는 기록회로와 센스앰프의 폭이 좁고 레이아웃이 곤란하고 따라서 높이도 높게되어 면적이 증대한다. 더욱 워드가 많은 멀티포트 메모리에서는 비트선의 길이가 길게되어 지연시간 및 충방전 전류가 증대한다고 하는 여러가지의 문제점이 있었다.
그래서 이 발명의 주요목적은 1개의 메모리셀 어레이의 1행을 n워드에 대응케하여 n열을 1비트에 대응할수가 있는 반도체 기억장치를 제공하는 것이다.
이 발명의 다른 목적은 멀티포트 메모리를 사용하여 비교적 간단하게 구성할 수 있는 반도체 기억장치를 제공하는 것 이다.
본 발명의 또 다른 목적은 멀티포트 메모리를 가지는 반도체 기억장치를 사용하여 비교적 쉽게 구성될 수가 있는 데이터 패스를 구비한 반도체 기억장치를 제공하는 것이다. 간략하게 설명하면 본 발명의 제1의 특징에 따라 메모리셀 어레이는 복수의 행과 복수의 열의 방향으로 정렬된 데이터 기억 노드를 포함하는 복수의 메모리셀로 구성된다. 기록워드선과 판독워드선은 메모리셀 어레이의 각 행의 메모리셀에 연결되고 그리고 기록워드선과 판독 비트선은 메모리셀 어레이의 각 열의 메모리셀에 연결된다. 기록 비트선을 인에이블하는 데이터는 입력단자에서 입력되고 그리고 메모리셀에서 판독되는 데이터는 출력단자을 통하여 출력된다.
기록비트선에 연결되는 메모리셀의 데이터 기억노드와 기록 비트선 사이의 전기 연결은 기록워드선에 출력되는 신호에 응답으로 제어되고 그것에 의하여 첫째 포트가 기록비트선 기록 워드선 그리고 입력단자에 의해서 형성된다. 반면에 판독 워드선은 대응하는 비트선이 대응하는 메모리 셀의 데이터 기억 노드의 간에 대응하는 데이터에 의해 인에이블 되도록 인에이볼 되고 그리고 기록 비트선의 신호에 대응하는 데이터는 출력단자에 출력되고 그것에 의해서 둘째 포트는 판독비트선, 판독워드선 그리고 출력단자에 의해 형성된다.
제공되는 기록워드선의 수는 적어도 메모리셀 어레이의 각 행의 메모리셀에 대응하는 2개이다. 두개의 기록워드선은 한 메모리셀과 같은 행의 각 인접한 2개의 메모리셀의 다른 메모리셀에 연결된다.
따라서 본 발명의 제1의 특징에 따라 메모리셀 어레이의 레이아웃의 2디멘션(di mension)의 비율은 자유로히 설정될 수 있고 행의 수도 축소할 수가 있다.
그 위에 1비트를 위한 열의 수는 증가될 수가 있고 그리고 기록 회로 또는 센스앰프와 같은 주변회로는 용이하게 정렬될 수가 있다.
더욱 기록비트선과 판독비트선은 전력소비를 축소하고 그러한 비트선의 충방전을 위한 요망되는 지연시간의 축소를 가능하게 하며 짧게할 수가 있다.
이 발명의 제2의 특징에 따라 반도체 기억장치는 제1의 특징에 따른 장치와 같은 방법으로 메모리셀 어레이, 기록 워드선, 판독워드선, 기록비트선, 판독비트선 입력단자와 출력 단자로 구성된다.
첫째 포트는 기록비트선, 기록워드선 그리고 입력단자애 의해 형성되고 둘째 포트는 판독비트선, 판독워드선 그리고 출력단자에 의해 형성된다.
복수쌍의 기록워드선은 메모리셀 어레이의 각 행의 메보리셀 위에 제공되고 각 쌍의 기록워드선은 서로가 교차되게 제공되고 각 메모리셀은 대응쌍의 기록워드선 중의 하나에만 연결된다.
따라서 제1특징의 이 발명에 있어서와 같은 효과가 제2특징의 발명에서도 역시 얻을 수가 있다. 이 발명의 제3특징에 따라 반도체 기억장치는 데이터 기억 노드를 가지고 그리고 이 장치의 메모리셀 어레이는 어레이의 각 열의 메모리셀에 연결되는 비트선, 메모리셀 어레이의 각 행의 메모리셀에 연결되는 워드선, 그리고 1비트의 데이터를 기억하는 각 메모리셀의 복수열과 복수행에 의해 형성된다.
비트선과 메모리셀의 데이터 기억 노드 사이의 전기 연결은 워드선에 적용되는 신호에 응답으로 제어된다. 복수의 워드선쌍은 각 메모리셀을 위해 제공되고 그리고 각 메모리셀의 전기 연결은 대응쌍의 한 워드선의 신호에 응답으로 제어된다.
같은 행의 각 인접2개의 메모리셀은 같은 쌍의 다른 워드선에 의해 제어되고 그리고 비트선은 그러한 인접 메모리셀과 공동으로 연결된다.
따라서 이 발명의 제3특징에 따라 복수의 워드선은 1행의 메모리셀에 대응하여 제공되고 그리고 비트선은 공동으로 사용된다. 따라서 비트선의 수는 축소될 수가 있고 따라서 장치의 면적을 축소할 수가 있다.
이리하여 반도체 기억장치는 높은 수율을 얻을 수가 있다. 제4특징에 따른 이 발명은 1비트 n워드형의 반도체 기억 장치를 사용하고 첫째 포트와 둘째 포트를 포함하는 데이터 패스로 구성된다.
데이터 기억 노드를 포함하는 n워드의 메모리셀이 메모리 어레이를 형성하기 위해 복수의 행과 복수의 열로 배열된다.
기록워드선과 판독워드선은 메모리셀 어레이의 각 행의 메모리셀에 연결된다. 기록 비트선과 판독비트선은 메모리셀 어레이의 각 열의 메모리셀에 연결된다.
입력된 데이터는 기록수단에 의해 복수의 메모리셀 중의 어느 것인가에 기록된다. 기록수단인 대응워드선과 대응 비트선이 첫째 포트를 구성한다.
메모리셀의 어떤 것에서 판독되는 데이터는 증폭수단에 의해 증폭된다. 증폭수단과 대응 판독워드선 그리고 대응판독 비트선은 둘째 포트를 구성한다.
증폭 수단에서 출력된 데이터는 1비트 구성의 연산과 논리 수단에 공급되고 그리고 거기에서 연산처리가 실행된다. 따라서 이 발명의 제4특징에 따라 데이터 패스는 멀티포트를 가지는 반도체 기억장치를 사용함으로서 용이하게 배열될 수가 있고 그리고 데이타 패스를 위해 요구되는 면적을 축소할 수가 있다.
이 발명의 상기 목적, 특징, 양상 그리고 이점은 첨부 도면과 함께 하는 이 발명의 다음의 상세한 설명으로 더욱 명백하게 될 것이다.
[실시예]
제1도는 이 발명의 1실시예의 구체적인 블럭도이다.
제1도에 표시한 실시예는 n=2인 경우 4워드선×4비트로 구성되어 기록포트와 판독포트의 두개 포트를 포함하고 1비트에 대응하는 2개를 허용하고 그리고 2개 워드에 대응하는 메모리셀의 1행을 허용한다. 메모리셀(1)은 2행 8열로 배열되어 메모리셀 어레이를 구성하고 있다.
우선 기록 포트의 구성에 대해 설명한다.
기록워드선(WW00), (WW01)은 조(組)를 띠어 제1의 행에 대응하고 열방향으로 늘어나도록 설정되어 있다.
기록워드선(WW10), (WW11)도 동일하게 조를 지어 제 2의 행에 대응하고 열방향에 늘어나 있다. 이들의 기록워드선(WW00), (WW11)은 기록 어드레스 신호(W A0), (WA1)를 입력으로 하는 어드레스 디코더(2c)에 접속되어 있다.
각 메모리셀(1)은 대응조의 기록워드선 중의 1개에 접속되어 있다. 즉. 상측열의 각 메모리셀(1)은 기록 워드선(WW00), (WW01)에 교호로 접속되어 하측열의 각 메모리셀(1)은 기록워드선(WW10)(WW11)에 교호로 접속되어 있다.
다른 기록워드선의 WW00과 WW01,WW10과 WW11의 각각에 대응하는 기록 비트선의 조 WB00와 WB01,WB10과 WB11,WB20과 WB21,WB30과 WB31은 복수의 N채널 MOS트랜지스터로 되는 셀렉터(10)를 통하여 공통의 기록회로(30),(31), (32) 및 (33)의 출력단자에 접속된다.
데이터 (DI0∼DI3)는 각가 그러한 기록회로(30∼33)에 공급된다.
셀렉터(10)는 어드레스 디코더(26)의 제어신호(WTG0,WTG1)에 의해 제어된다. 이 어드레스 디코더(2d)에는 기록 어드레스 신호(WA1)가 공급되어 있다.
다음은 판독포트에 대해 설명한다.
판독워드선(RW0X), (RW1X)은 메모리셀 어레이의 가 행에 한줄씩 대응하여 설정되어 있고 각 판독워드선(RW0X), (RW1X)은 어드레스 디코더 (2e)에 접속되어 있다 이 어드레스 디코더(2e)에는 판독 어드레스신호(RA0)가 입력되어 있다.
판독 워드선(RW0X)은 상측의 행의 8개의 메모리셀(1)의 모든 것에 접속되어 관독워드선(RW1X)은 하측의 행의 8개의 메모리셀(1)의 모두에 접속되어 있다.
판독 비트선 RB00-RB01,RB10-RB11,RB20-RB2l 그리고 RB30-RB31은 4개조로 구성되고 복수의 N채널 MOS트랜지스터에 의해 구성되는 셀렉터(11)를 통하여 각각, 센스앰프(40),(41),(42),(43)의 입력단자에 연결된다.
셀렉터(1)는 어드레스 디코더(2f)의 출력인 제어신호(RTG0), (RTG1)에 접속되어 있다.
판독 어드레스 신호(RAI)는 어드레스 디코더(21)에 공급된다. 상기와 같이 구성된 멀티포트 메모리에 있어서 1조의 기록 워드선(WW00-WW11,WW10-WW11)은 각각 서로 교차하지 않기 때문에 메모리셀(1)의 순서는 교체되는 일은 없다. 따라서 메모리셀(1)과 기록워드선(WW00-WW11)의 레이아웃은 토포로지(toPology)가 다른 2종류의 것을 요한다. 지금 제1도에표시한 멀티포트 메모리의 작동에 대해 설명한다.
종래예와 동일하게 기록될 데이터(DI0∼DI3)는 기록회로(30∼33)에 공급된다. 한편 4워드 중 데이터를 기록해야 할 워드는 기록 어드레스신호(WA0,WA1)에 의해 지정된다.
그리고 어드레스 디코더(24)에서 출력되는 제어신호(WTG0)가 ″1″이면 기록워드언(WW00,WW10)의 ″1″이 되어 제어신호(WTG1)가 ″1″이면 기록워드선 (WW01,WW11)이 ″1″이 되도록 기록 어드레스가 제어된다.
기록회로(30∼33)에 공급된 데이터(DI0∼DI3)에 따라 셀렉터(10)에 의해 기록 비트선 WB00 또는 WB01,WB10 또는 WB11,WB20 또는 WB2l,WB3O 또는 WB31이 선택된다. 따라서 기록 비트선의 길이는 종래예의 1/2이 되기 때문에 데이터를 기록할때의 지연시간이 단축된다.
더욱 셀렉터(10)에 의해 선택되지 않은 기곡 비트선 WB00 또는 WB01,WB10 또는 WB11,WB20 또는 WB2l,WB3O 또는 WB31은 인에이블되지 않아 기록 비트선의 충·방전에 의한 소비전력은 선행 기술의 그것에 반(1/2)으로 감소한다.
상기와 같이 인에이블된 기록 비트선의 값은 기록 워드선(WW00-WW11)중의 유일의 ″1″로 된 기록워드선에 접속된 상기의 제26도에 표시한 메모리셀(1)의 액세스 게이트(6)를 통하여 단자(A)에 전달된다.
기록회로(30∼33)와 셀렉터(10)의 대응하는 MOS트랜지스터의 온(on)저항을 합성한 출력저항과 액세스 게이트(6)의 온 저항의 합은 인버터(5b)의 출력저항의 값보다 작게 설정되어 있기 때문에 노드(A,B)의 초기치에 관계없이 노드(A)의 값은 데이터로 지정된 기록 비트선의 값과 동일하게 된다.
그것에 의해 데이터의 기록이 행하여진다.
기록워드선(WW00-WW11)이 ″0″의 메모리셀(1)에서는 기록이 행하여지지 않고 데이터를 보유하는 것은 종래예와 동일하다. 따라서 기록 어드레스 신호(WA 0)로 선택된 행에서도 기록 어드레스 신호(WA1)로 선택되어 있지 않은 전 열수의 1/2에 해당하는 4개의 메모리셀(1)은 데이터를 보유한다. 더욱 어드레스 디코더(2c)가 제2도에 표시한 것과 같은 기록워드선 인에이블 신호(WWE)를 설정한 것을 사용하면 기록워드선 인에이블신호(WWE)가 ″1″이면 통상의 디코더로서 작동하고 기록워드선 인에이블 신호(WWE)가 ″0″이면 모든 기록워드선(WW00-WW11)이 ″0″으로 되어 모든 메모리셀(1)의 데이터가 유지된다.
다음은 판독작동에 대해 설명한다.
판독 어드레스 신호(RA0)가 어드레스 디코더(2e)에 공급되면 어드레스 디코더 (2e)는 판독 워드선(RW0X), (RW1X)을 ″1″에 설정한다.
그것에 의해 4워드 중 판독워드선(RW0X), (RW1X)에 대응하는 행이 지정되어 2워드가 선택되어 종래예와 동일하게 하고 메모리셀(1)의 액세스 게이트(8)와 인버터 (8)에 의해 8줄의 판독 워드선(RB00-RB31)이 각각의 메모리셀(1)의 단자(A)의 값에 구동된다.
어드레스 디코더(21)는 판독 어드레스 신호(RA1)가 공급되면 제어신호 RTG0 또는 RTG1의 어느것인가를 ″1″에 설정한다. 결과적으로 셀렉터(11)중 대응의 N채널 MOS트랜지스터가 구동되어 판독 비트선 RB00 또는 RB01,RB10 또는 RB11, RB20 또는 RB2l,RB30 또는 RB31이 선택되어 센스앰프(40∼43)의 입력에 공급된다. 이 경우 판독 비트선의 길이는 종래예에 비해서 1/2이 되어 이때의 지연시간을 단축할 수가 있다.
상기 언급한 바와 같이 판독 어드레스 신호(RA0),(RA)로 지정된 워드의 메모리셀(1)의 데이터는 센스앰프(40-43)로 증폭되어 데이터(DO0∼DO3)로서 출력된다. 판독 워드선(RW)을 기록웠드선(WW)과 같이 1행에 2줄을 설정하지 않아도 좋은 것은 종래예로 설정한 것과 같이 판독워드선(RW)이 ″1″이 되어도 메모리셀(1)내의 단자(A),(B)의 값이 반전하지 않기 때문이다.
위에서 설명한 바와 같이 이 실시예에 따라 기록워드선(WW00-WW11)의 복수가 메보리셀의 각 행의 메모리셀에 대응하여 제공되고 그리고 각 메모리셀(1)은 기록워드선(WW00,WW11)쌍 중의 하나에만 연결된다. 따라서 메모리셀 어레이의 레이아웃의 두디멘션의 비를 자유롭게 설정하고 행의 수를 축소하는 것은 가능하게 된다.
더욱 1비트 열의 수를 증가하고 그리고 기록회로(30∼33)와 센스앰프(40∼ 453)와 같은 주변회로의 레지아웃을 용이하게 설계하는 것이 기능하게 된다.
그 위에 판독비트선(RB00-RB31)과 기록비트선(WB00-WB31)의 길이는 짧게 할 수가 있고 그리고 그러한 비트선의 충·방전에 필요한 전원소비와 지연시간을 축소할 수가 있다.
제3도는 이 발명의 다의 실시예를 표시하는 블록도이다. 이 제3도에 표시한 실시예는 제1도에 표시한 어드레스 디코더(26)와 셀렉터(10)를 생략하고 기록회로(30 -33)의 출력을 직접 기록비트선 WB00과
WB01, WB10과 WB11, WB20과 WB2l, WB30과 WB31로서 출력하도록 하고 동시에 어드레스 디코더(2e)에서 각 행에 두줄의 판독워드선 RW00과 RW01, RW02와 RW03을 출력하도록 구성된 것이다. 이 실시예에 있어서는 기록비트선(WBOO-WB31)에 의한 소비 전력은 종래예와 동일하나 판독비트선(RB00-RB31)의 충방전에 의한 소비전력이 1/2로 감소하는 이점이 있다.
제4도는 이 발명의 기타의 실시예를 표시하는 블록도이다. 이 제4도에 표시한 실시예는 제3도에 표시한 어드레스 디코더(2f)와 세렉터(11)를 생략하여 구성한 것이다. 이 실시예에 있어서는 기록비트선 WB00 과 WB01, WB10과 WB11, WB20과 WB2l, WB30과 WB31이 각각 기록회로(30-33)에 직접 접속되어 판독비트선 RB00과 RB01, RB10과 RBl1, RB20과 RB2l, RB30과 RB31은 각각 센스앰프(40-43)에 각각 집적 접속된다.
제5도는 제1도에 표시한 기록워드선(WW00)에 접속되는 메모리셀(la)의 레이아웃도이고 제 6도는 제1도에 표시한 기록워드선(WW01)에 접속되는 메모리셀(1b)의 레이아웃도이다. 제5도 및 제6도에 있어서 메모리셀(1b)의 레이아웃도이다. 제5도 잊 제6도에 있어서 메모리셀(1a,1b)은 각각 Yl,Y2 그리고 Y3,Y4가 서로 인접하여 열방향에 반복하는 것과 같이 배치되어 Xl-X2 또는 X3-X4선에 대한 경상반전(鏡像反戰)을 하여 행방향에 반복하는 것과 같이 배치된다. 더욱 제5도 및 제6도에 표시한 메모리셀 (1a,1b)은 상기 제26도의 회로에 의해 구성되어 있고, N채널 MOS트랜지스터(6)(8)을 포함함과 동시에 인버터(5a)를 구성하는 N채널 MOS트랜지스터(5an), P채널 MOS트랜지스터(5aP)와 인버터(5b)를 구성하는 N채널 MOS트랜지스터(5bn)와 P채널 MOS트랜지스터(5bp)를 포함한다.
바이어홀(via hole)(Hl)은 제1금속배선과 게이트 폴리실리콘 또는 활성영역에 접속하고 바이어흘(H2)은 제2금속배선과 제1금속배선을 접속하고 있다.
활설영역과 제이트 폴리실리콘의 중복이 MOS트랜지스터와 채널이 되고 N웰 (N well)내에 채널이 형성되어서 P채널 MOS트랜지스터(5ap)(5bP)로 되어 N웰이외에 채널이 형성되면 N채널 MOS트랜지스터(5an)(5bn)가 된다.
제7도는 이 발명에 사용되는 메모리셀의 다른 예를 표시하는 전기회로도이다.
상기 제26도에 표시한 메포리셀(1)은 2개의 인버터(5a)(5b)로 이루어지는 플립플롭을 사용하여 구성하고 있었으나 이 제7도에 표시한 메모리셀은 플립플롭대신 전하축적 용량에 축적된 전하의 유무로 데이터의 값을 판별하는 다이너믹형으로 구성한 것이다.
제7도에 표시한 메모리셀에 있어서는 판독비트선(RB)에 출력되는 데이터는 기록비트선(WB)에서 이전에 기록된 값의 발전이 되기 때문에 제1도에 표시한 기록회로 (30-13) 또는 센스앰프(40-43)로 데이터를 제반전해둘 필요가 있다.
제8도는 이 발명의 다른 실시예를 표시하는 구체적인 블럭도이다. 이 제8도에 표시한 멀티포트메모리는 제1도에 표시한 멀티포트메모리의 기록워드선(WW00, WW01)을 트위스트(twist) 영역(9)에 있어 교차하게 하고 기록워드선(WW01)(W W11)도 동일하게 하여 트위스트영역(9)에 있어 교차되도록 구성한 것이고 그 이외의 구성은 제1도와 동일하다.
이와 같이 트위스트영역(9)에서 기록워드선(WW00-WW11)을 교차하도록 구성한 것이고 메모리셀(1)과 기록워드선(WW00-WW11)의 레이아웃은 접속하는 기록워드선에 관계없이 동일한 것 또는 동일의 토포로지를 가지는 것을 사용할 수 있다. 더욱 제8도에 표시한 멀티포트메모리에 있어서의 기록동작 및 판독작동은 제1도에 표시한 예와 동일하다.
제9도는 이 발명의 또 다를 실시예를 표시하는 블럭도이다. 상기의 제8도에 표시한 실시예에서는 기록 워드선(WW00-WW11)을 1워드마다 교차하게 하였으나 제9도에 표시한 실시예는 기록워드선(WW00-WW11)을 2워드마다 교차하게 함과 동시에 기록회로(30-33) 및 센스앰프(40-43)의 사이에서 트위스트하게 하도록 한 것이다.
이와 같이 기록워드선(WW00-WW11)을 2워드마다 교차하도륵 한것에 의해 메모리셀 배치를 위한 면적을 더욱 감소 할 수 있다.
제10도는 이 발명의 또 다른 실시예를 표시하는 블럭도이다.
제10도에 표시한 실시예는 상기 제3도에 표시한 실시예의 기록워드선(WW 00-WW11)을 1워드마다 트위스트영역(9)에서 교차되도록 한 것이고 그 이외의 구성은 제3도에 표시한 예와 같다.
제11도는 이 발명의 또 다른 실시예를 표시하는 블럭도이다. 이 제11도에 표시한 실시예는 제4도에 표시한 실시예의 기록워드선(WW00-WW11)을 1워드마다 트위스트영역(9)에서 교차하도록 한 것이다.
제12도는 이 발명의 기타의 실시예에 있어서 메모리셀의 레이아웃을 표시하는 도면이고, 제13도는 메모리셀의 전기 회로도이다.
제12도 및 제13도에 표시한 메모셀은 1줄의 기록워드선(WW00)과 2줄의 판독워드선(RWa) (RWb)이 접속된 메모리셀이고 제13도에 표시하는 것과 같이 N채널 MOS트랜지스터로 되는 인버터(7)의 출력에 2개의 N채널 트랜지스터(8a)(8b)가 접속 되어 구성된다. 즉 N채널 MOS트랜지스터(8a) (8b)는 인버터(7)의 출력에 접속되어 각각의 게이트는 판독워드선(RW) (RWb)에 접속되어 각각의 소스는 판독비트선 (RBb)(RBb)에 접속된다.
이와 같은 메모리셀의 레이아웃배치는 제12도에 표시한 것같이 된다.
즉 제12도에 표시한 레이아웃 배치도에는 2줄의 판독워드선(RWa)(RWb)이 각각 N채널 MOS트랜지스터(8a)(8b)의 게이트에 접속되도록 배치되어 있다.
제14도는 이 발명의 또 다른 실시예를 표시하는 블록도이다.
제14도에 표시한 실시예는 다른 기록워드선에 대응하는 인접 메모리셀(1)에는 공통의 기록비트선(WB0-WB3)이 접속되어 있다. 즉 기록워드선(WW00)에 접속된 메도리셀(1)과 그 메모리셀(1)에 인접하는 기록
워드선(WW01)에 접속된 메모리셀(1)에는 공통의 기록비트선(WB0-WB3)이 접속되어 있다. 각 기록워드선(WB0-WB3)은 각각 기록회로(30-33)에 접속되어 있다.
그 이외의 구성은 상기 제1도에 표시한 실시예와 같다. 이 제14도에 표시한 실시예에 있어서는 기록어드레스신호(WA0, WA1)에 응하여 어드레스디코더(2c)가 기록워드번(WW00-WW11)의 어느것인가를 구동하고 데이터 (DI0-DI3)가 기록회로(30 -33)에 공급되며 기록회로(30-33)는 기록비트선(WB0-WB3)에 데이터를 출력하고 대응의 메모리셀(1)에 데이터가 기록된다. 판독동작은 상기의 제1도에 표시한 멀티포트메모리의 동작과 동일하다.
상기와 같이 기록비트선(WB0-WB3)을 공통화한 것에 의해 비트선수가 작게되고 면적을 작게할 수가 있다.
제15도는 이 발명의 또 다른 실시예를 표시하는 블럭도이다. 이 제15도에 표시한 실시예는 상기 제14도의 실시예와 동일하고 다른 기록워드선 WW00과 WW01, WW10과 WW11에 대응하는 인접메모리셀(1)에 공통의 기록비트선(WB0-WB3)을 접속하고 기록비트선(WB0-WB3)을 기록회로(30-33)에 접속한 것이고 그 이외의 구성은 상기의 제 3도에 표시한 실시예와 동일하다. 제16도는 이 발명의 다른 기타의 실시예를 표시하는 블럭도이다.
이 제16도에 표시한 실시예에는 다른 기록워드선 WW00과 WW01, WW10과 WW11에 대응하는 인접한 메모리셀(1)에 공통의 판독 비트선(RB0-RB3)을 접속하고 각 관독비트선(RB0-RB3)을 센스앰프(40-43)에 접속한 것이고 그 이외의 구성은 상기 제4도에 표시한 실시예와 동일하다.
제17도는 제14도-제16도에 표시한 2비트분의 메모리셀의 배치도이다. 이 제17도에 표시한 메모리셀은 사익 제26도에 표시한 메모리셀(1)을 2비트분 좌,우대칭으로 배치한 것이고 중앙에 공통의 기록비트선(WB0)이 배치되어 좌우의 메모리셀(1)에 접속되어 있다.
이 제17도에서 명백한 것과 같이 상기 제15도, 제16도에 표시한 실시예에 있어서는 기록비트선(WB0)을 공통으로 한 것에 의해 면직을 작게할 수 있는 것은 명백하다. 더욱 상기의 각 실시예에서는 4워드×4비트 구성이고 기록포트와 판독포트의 2포트를 가지고 있고 메모리셀 어레이의 1행의 1포트에 2줄의 워드선을 가지고 있는 것을 사용하여 설명했으나 이제부터의 숫자는 자연수(i,j,k,m)을 사용하여 일반화가 가능하다.
즉 i워드×j비트 기록포트를 적어도 1개 포함하는 k포트×n워드선으로서 표시할 수가 있다.
제18도와 제19도는 이 발명의 더욱 다른 실시예를 표시하는 블록도이다.
제18도에 표시한 실시예는 상기의 n의 값이 4, 즉 1조의 워드선이 4워드선의 경우의 메모리셀에러의 일부분을 표시한 것이다.
제18도 및 제19도에 표시한 4개의 메모리셀(1)이 메모리셀 어레이의 되풀이단위가 된다.
제18도에 표시한 예는 2개의 메모리셀(1)이고 1줄의 기록비트선 WB0 또는 WB1을 공유하고 제19도에 표시한 예에는 4개의 메모리셀(1)이 1줄의 기록비트선 (WBO)을 공유하고 있다.
제20도는 이 발명의 1실시예인 멀티포트메모리의 응용예로서의 마이크로 프로세스의 데이터패스를 표시하는 개략블럭도이다.
제20도에 있어서 에이터페스는 멀티포트메모리(101)과 ALU(102) 그리고 쉬프터(shifter)(103)로 구성되고 멀티포트 메모리(101)의 출력과 ALU(102)의 입력은 4비트폭의 쌍방향 버스에 의해 접속되는 것과 동시에 4비트폭의 X버스(104)와 Y버스(105)가 접속되어 있다.
ALU(102)의 출력은 4비트폭의 버스(106)에 의해 쉬프터(103)의 입력에 접속되어 쉬프터(103)의 입력에 접속되어 쉬프터(103)의 출력은 멀티포트메모리(101)의 입력에 접속됨과 동시에 Z버스(107)으로 출력된다.
일반적으로 ALU(102)나 쉬프터(103)는 1비트에 제조웨이퍼 프로세스 디자인룰의 50-100배의 폭을 요하는데 대해 메모리셀 어레이의 1열의 폭은 디지안룰의 15 -30배로 해결된다. 따라서 후자의 경우 1비트의 메모리셀어레이의 열수를 2-4으로 하면 멀티포트메모리(101)와 ALU(102)나 쉬프터 (103) 사이에서 비트이 곡을 여분의 간격을 만드는 일없이 동일하게 할 수가 있다.
제21도는 4비트 데이터패스의 개략 레이아웃도이다. 제21도에 있어서 데이터페스는 어드레스 디코더(115), 제어 디코더(113)(114), 데이터부로 나누어져서 구성되어 있다. 데이터부는 각 비트에 대응하여 종방에 4분할된 부분(111)을 포함한다. 그리고 이 부분(111)에 의해 멀티포트메모리(101)와 ALU(102) 그리고 쉬프터(103)로 구성되어 있다. 상측에는 X버스(104)와 Y버스(105)가 접속되어 하측에 Z버스(107)가 접속되어 있다.
제22도는 제21도에 표시한 데이터패스에 사용되는 메모리셀의 전기회로도이고 이 제22도에 표시된 메모리셀은 상기 제13도와 동일하게 구성되어 1개의 기록포트와 2개의 판독포트를 포함하여 구성되어 있다.
제23도는 제21도에 표시한 1비트의 데이터패스를 확대하여 표시하는 도면이다. 제23도에 있어서 데이터패스(100)는 1비트폭의 ALU(102)와 1비트폭의 쉬프터 (103) 그리고 1비트×8워드로 구성된 멀티포트메모리(112)를 포함한다. 멀티포트메모리(112)는 레모리셀(la)(1b)을 포함하고 메모리셀(la)(1b)은 상기 제22도에 표시된 것이 사용되다. 그리고 메모리셀(la)에는 기록워드선(WW0), 판독워츠섰(RWa0, RWb0)과 기록비트선(WB) 그리고 판독비트선(RBa,RBb)이 접속되어 메모리셀(1b)에는 기록워드선(WWI), 판독워드 선(RWa1, RWb1), 기록비트선(WB) 그리고 판독비트선(RBa,RBb)이 접속된다. 기록비트선(WB)은 기록회로(3)를 통하여 Z버스(107)에 접속된다. 관독비트선(RBa)는 센스앰프(40a)를 통하여 X버스(104)에 접속되며 판독비트선(RBb)은 센스앰프(40b)를 통핀여 Y버스(105)에 접속된다.
제24도는 1비트쪽의 데이터패스의 타의 예를 표시하는 볼럭도이다. 이 제24도에 표시한 예는 제23도에 표시한 센스앰프(40a,40b)와 기록회로(3)를 생략하고 기록비트선(WB)을 Z버스(107)에 직접 접속하고 판독비트선(RBa)를 X버스(104)에 접속하고 관독비트선(RBb)을 Y버스(105)에 직접 접속하도록 구성한 것이다.
비록 이 발명이 상세하게 기술되고 설명되었어도 설명과 보기의 방법으로는 같고 제한되어 있지 않으며 이 발명의 정신과 범위는 첨부된 청구범위에 의해서만 제한되지 않는다는 것이 명백히 이해된다.

Claims (20)

  1. 데이터노드를 포함하는 복수의 메모리셀이 행과 열방향으로 배열되는 메모리셀어레이(1)와, 상기 메모리셀어레이의 각 행의 메모리셀에 연결되는 기록워드선(WW 00-WW11)과 판독워드선(RW0X,RW1X)과, 상기 메모리셀어레이(1)의 각 열의 메모리셀에 연결되는 기록비트선(WB00-WB31)과 판독비트선(RB00-RB31)과, 상기 기록비트선(WB00-WB31)을 인에이블신키는 데이터가 입력되는 입력단자(DI0-DI3)와 그리고 상기 메모리셀에서 판독되는 데이터를 출력하는 출력단자(DO0-DO3)를 구비하되, 상기 기록비트선(WB00-WB31)중의 소정의 기록비트선이 대응하는 입력단자(DI0-DI3)에 공급되는 데이터에 따라 인에이블이되고, 연결된 메모리셀의 데이터기억노드와 상기 기록비트선(WB00-WB31)사이의 전기적 연결이 대응하는 기록워드선(WW 00-WW11)에 출력되는 신호에 응답하여 제어되므로서 상기 기록비트선, 상기 기록워드선 및 상기 입력단자에 의해 제1포트를 형성하고, 상기 판독워드선(RW0X,RW1X)중의 소정의 판독워드선이 상기 대응하는 메모리셀의 데이터기억노드의 값에 대응하는 데이터에 의해 상기 대응하는 판독비트선(RB00-RB31)이 인에이블되도록 인에이블되며, 상기 판독비트선(RB00-RB31)의 신호에 따른 데이터가 상기 대응하는 출력단자 (DO0-DO3)로 출력되어서 상기 판독비트선, 상기 판독워드선 및 상기 출력단자에 의해 제2포트를 형성하고, 제공된 상기 기록워드선(WW00-WW11)의 수는 상기 메모리셀어레이의 각 행의 메모리셀을 위해 적어도 2개 제공되어 있고, 상기 기록워드선 (WW00-WW11)중 하나는 같은 행의 2개의 인접한 메모리셀중의 한 메모리셀과 다른 메모리셀 각각에 연결되며, 상기 기록워드선(WW00-WW11)중의 나머지는 같은 행의 상기 2개의 인접하는 메모리셀중의 다른 메모리셀과 다른 메모리셀 각각에 연결되는 것을 특징으로 하는 복수의 포트를 구비한 반도체 기억장치.
  2. 제1항에 있어서, 상기 메모리셀어레이(1)의 상기 각 메모리셀은 대응하는 상기 판독워드선(RW0X, RW1X)에 공급되는 신호에 응답으로 대응하는 상기 판독비트선 (RB00-RB31)에 공급된 데이터를 기록하고 그리고 대응하는 상기 판독워드선(RWOX, RWIX)에 공급되는 신호에 응답으로 대응하는 상기 판독비트선(RB00-RB31)에 기록된 상기 데이터를 판독하는 소자(6,7,8,13)로 구성되는 반도체 기억장치.
  3. 제1항에 있어서, 기록어드레스신호를 받아서 상기 기록어드레스신호에 의거한 상기 기록워드선에 신호를 제공하는 제1기록어드레스 디코더(2c)와, 판독어드레스신호를 받아서 상기 판독어드레스제 의거한 상기 판독워드선에 판독워드신호를 제공하는 제1판독 어드레스 디코더(2e), 대응하는 입력단자에 입력되는 데이터에 의거한 상기 메모리셀의 인접하는 2개의 메모리셀에 연결되는 대응하는 상기 기록비트선을 인에이블하는 기록수단(30-33)과, 그리고 대응하는 출력단자에 상기 판독비트선에서 판독된 데이터를 제공하는 센스앰프(40-43)를 부가하는 반도체 기억장치.
  4. 제3항에 있어서, 상기 판독워드선은 상기 메모리셀어레이에서 같은 행의 메모리셀에 공동으로 연결되고, 상기 반도체 기억장치는 각 인접한 2개의 메모리셀에 연결되는 상기 기록비트선과 상기 기록수단사이에 연결되는 제1스위칭소자(10)와, 상기 센스앰프와 상기 딘접한 2개의 메모리셀에 연결되는 상기 판독비트선사이에 연결되는 제2스위칭소자(11)와, 상기 기록어드레스신호를 받아서, 상기 기록어드레스신호에 응답으로 상기 제1스위칭소자(10)를 스위칭하는 제2기록어드레스 디코더(26)와, 그리고 상기 판독어드레스 신호를 받아서, 상기 판독어드레스신호에 응답으로 상기 제 2스위칭소자를 스위칭하는 제2판독어드레스 디코더(2f)를 부가하는 반도체 기억장치.
  5. 제3항에 있어서, 상기 판독워드선은 같은 행에서 상기 각기 인접한 2개의 메모리셀의 하나에 연결되는 제1판독워드선(RW00,RW02)과 상기 각기 인접한 2개의메모리셀중의 다른하나에 각기연결되는 제2판독워드선(RW01,RW03)을 포함하고, 상기 제1판독어드레스 디코더는 상기 제1 및 제2판독워드선에 상기 판독워드선신호를 출력하는 수단과, 상기 인접한 2새의 메모리셀에 연결되는 상기 판독 비트선과 상기 센스앰프사이에 연결되는 스위칭소자(11) 및, 상기 판독어드레스를 받아서, 상기 판독어드레스신호에 응답으로 상기 스위칭소자를 스위칭하는 제2판독어드레스 디코더(2f)로 구성되는 반도체 기억장치.
  6. 제3항에 있어서, 상기 판독워드선은 상기 메모리셀어레이의 같은 행의 각기 인접한 2개의 메모리셀중의 하나에 각기 연결되는 제1판독워드선(RW00,RW02)과, 상기 각 인접한 2개의 메모리셀의 다른 하나에 각기 연결되는 제2판독워드선(RW01, RW03)을 포함하고 있는 반도체 기억장치.
  7. 데이터 기억노드를 포함하는 복수의 메모리셀이 행과 열방향으로 배열되는 메모리셀어레이(1)와, 상기 메모리셀어레이(1)의 각 행의 메모리셀에 연결되는 판독워드선 및 기록워드선(WW00-WW11)과, 상기메모리셀어레이의 각열의 메모리셀에 연결되는 판독 비트선(RB00-RB30) 및 기록비트선(WB00-WB31)과, 상기 판독비트선은 인에이블하기 위한 데이터가 입력되는 입력단자(DI0-DI3)와, 그리고 상기 메모리셀어레이에서 판독되는 데이터를 출력하는 출력단자(DO0-DO3)를 구비하되, 대응하는 판독비트선(RB00-RB3O)이 상기 입력단자(DI0-DI3)중 소정의 입력단자로 공급되는 데이터에 따락 인에이블되고, 상기 기록비트선에 연결되는 메모리셀의 상기 데이터 기억노드와 대응하는 상기 기록비트선사이의 전기적 연결이 대응하는 상기 기록워드선(WW 00-WW11)에 출력되는 기록워드신호에 응답으로 제어되어서 제 1포트가 상기 기록비트선, 상기 기록워드선 및 상기 입력단자에 의해 형성되며, 대응하는 상기 판독워드선은 상기 메모리셀의 상기 데이터 기억노드의 값에 대응하는 데이터에 따라 대응하는 상기 판독비트선을 인에이블되게하기 위해 인에이블되고, 상기 판독비트선의 신호에 따른 데이터는 대응하는 출력단자로 출력되어서 제1포트가 상기 판독비트선, 상기 판독워드선 및 상기 출력단자에 의해 형성되며, 상기 기록워드선은 상기 메모리셀어레이(1)의 각 행의 메모리셀에 대응하는 복수의 쌍으로서 제공되어서, 각 쌍의 판독워드선은 서로 교차되고 아울러 각 메모리셀은 상기 대응하는 쌍의 기록워드선중 하나에만 연결되게 한 것을 특징으로 하는 복수의 포트를 가지는 반도체 기억장치.
  8. 제7항에 있어서, 상기 메모리셀어레이의 상기 메모리셀의 각각은 대응하는 상기 기록워드선에 공급되는 기록워드신호의 응답으로 대응하는 상기 기록비트선에 데이터를 기록하고 아울러 대응하는 상기 판독워드선에 공급되는 판독워드신호의 응답으로 대응하는 상기 판독비트선에 공급되는 데이터를 판독하는 소자(6,7,8,13)로 구성되는 반도체 기억장치.
  9. 제7항에 있어서, 기록 어드레스 신호를 받아서 상기 기록어드레스신호의 응답으로 대응하는 상기 기록워드선에 기록워드신호를 제공하는 제1기록 어드레스디코더(2 c)와, 판독 어드레스신호를 받아서 상기 판독어드레스신호에 응답으로 대응하는 판독워드선에 판독워드신호를 제공하는 제1판독어드레스 디코더(2e)와, 상기 입력단자에 입력되는 데이터에 의거하는 상기 메모리셀 어레이의 각 인접한 2개의 메모리셀에 연결되는 기록비트선을 인에이블하는 기록수단(30-33)과, 대응하는 출력단자에 상기 판독비트선으로 판독된 데이터를 출력하는 쎈스앰프(40-43)를 부가한 반도체 기억장치.
  10. 제9항에 있어서, 상기 판독워드선은 상기 메모리셀어레이에서 같은 행의 메모리셀에 공동으로 연결되고, 상기 반도체 기억장치는 상기 각 인접한 2개의 메모리셀에 연결되는 상기 기록 비트선과 상기 기록수단 사이에 연결되는 제1스위칭소자(10)와, 상기 각 인접한 2개의 메모리셀에 연결되는 상기 판독 비트선과 상기 센스앰프 사이에 연결되는 제2스위칭소자(11)와, 상기 기록어드레스 신호를 받아서 상기 기록어드레스신호의 응답으로 상기 제 1스위칭소자(10)를 스위칭하는 제2기록 어드레스 디코더(26) 및 상기 판독어드레스 신호를 받아서 상기 판독 어드레스 신호의 응답으로 상기 제2스위칭소자를 스위칭하는 제2판독어드레스 디코더(2f)를 포함하는 반도체 기억장치.
  11. 제10항에 있어서, 상기 기록비트선과 상기 판독비트선은 메모리셀의 소정수를 각각 교차되게 제공하는 반도체 기억장치.
  12. 제9항에 있어서, 상기 판독워드선은 메모리셀의 소정수를 각각 교차되게 제공되는 제1판독 워드선(RW00,RW02)과 제2판독워드선(RW01,RW03)을 구비하고, 상기 제 1판독 어드레스 디코더(2e)는 상기 제1 및 판독워드선에 상기 판독 워드신호를 출력하는 수단을 구비하며, 상기 반도체 기억장치는 상기 각 인접한 2개의 메모리셀에 연결되는 상기 비트선과 상기 센스앰프 사이에 연결되는 스위칭소자(11) 및, 상기 판독 어드레스 신호를 받아서 상기 판독어드레스신호의 응답으로 상기 스위칭소자(11)를 스위칭하는 제2판독 어드레스 디코더(2f)를 구비한 반도체 기억장치.
  13. 제9항에 있어서, 상기 판독 워드선은 메모리셀의 소정수를 각각 교차되게 제공된 제1판독 워드선(RW00,RW02)과 둘째 판독 워드선(RW01,RW02)을 포함하여 구성되는 반도체 기억장치.
  14. 1비트의 각 기억데이터와 데이터 기억노드를 가지는 복수의 메모리셀이 행과 열방향으로 배열되는 메모리셀 어레이(1)와, 상기 메모리셀 어레이(1)의 각 행의 메모리셀에 연결되는 워드선(WW00-WW11,RW0X-RW1X)과 상기 메모리셀 어레이의 각 열의 메모리셀에 연결되는 비트선(WB0-WB3,RB00-RB30)를 구비하되, 상기 워드선에 공급되는 신호의 응답으로 제어되는 상기 비트선과 상기 메모리셀의 데이터 기억노드 사이를 전기적으로 연결하고, 상기 워드선이 각 메모리셀을 위해 복수쌍으로서 제공되며, 각, 메모리셀의 연결은 대응하는 쌍의 워드선중의 하나의 신호에 의해 제어되고, 같은 행의 대응하는 인접 메모리셀은 대응하는 쌍의 다른 워드선에 의해 제어되며, 상기 비트선은 각 쌍을 위해 공동으로 사용되게 구성된 것을 특징으로 하는 반도체 기억장치.
  15. 제14항에 있어서, 상기 워드선은 상기 메모리셀 어레이의 같은 행의 각 인접한 2개의 메모리셀 중의 하나에 각기 연결되는 제1워드선(WW00,WW10)과 상기 각 인접한 2개의 메모리셀중의 다른 하나에 각기 연결되는 제2기록워드선(WW01,WW11)을 구비하고, 상기 비트선은 상기 메모리셀 어레이의 같은 열의 메모리셀에 공동으로 연결되는 기록비트선(WM0-WM3)과 판독비트선(RB00-RB30)을 구비하며, 상기 반도체 기억장치는 기록어드레스 신호를 받아서 상기 기록어드레스 신호에 의거한 상기 제1 및 제2기록워드선에 신호를 제공하는 기록어드레스 디코더(2c)와, 입력되는 데이터에 의거한 상기 기록비트선을 인에이블하는 기록수단(30-33)과, 상기 판독 비트선에 판독된 데이터를 출력하는 센스앰프(40-43)를 구비한 반도체 기억 장치.
  16. 제15항에 있어서, 상기 워드선은 상기 메모리셀 어레이의 같은 행의 메모리셀에 공동으로 연결되는 판독워드선(RW0X,RW1X)을 구비하고, 상기 반도체 기억장치는 판독 어드레스 신호를 받아서 상기 판독 어드레스 신호에 의거한 대응하는 판독워드선에 판독워드 신호를 제공하는 제1판독 어드레스 디코더(2e)와, 상기 각 인접한 2개의 메모리셀에 연결되는 상기 판독 비트선과 상기 센스앰프 사이에 연결되는 스위칭소자(11)와, 스위칭을 수행하는 상기 스위칭 소자(11)에 신호를 공급하고 상기 판독 어드레스 신호를 받는 제2판독어드레스 디코더(21)로 구성되는 반도체 기억장치.
  17. 제15항에 있어서, 상기 워드선은 상기 메모리셀 어레이(1)의 같은 행의 각 인접한 2개의 메모리셀 중의 하나에 각기 연결되는 제1판독워드선(RW00,RW10)과 상기 각 인접한 2개의 메모리셀 중 다른 하나에 각기 연결되는 제2판독 워드선(RW01, RW10)을 구비하고, 상지 반도체 기억장치는 상기 제1 및 제2판독워드선에 판독워드신호를 공급하고 아울러 판독 어드레스 신호를 받는 제1판독 어드레스 디코더(2e)와, 상기 각 인접한 2개의 메모리셀에 연결되는 상기 판독 비트선과 상기 센스앰프 사이에 연결되는 스위칭소자(11)와, 스위칭을 수행하는 상기 스위칭소자(11)에 신호를 공급하고 상기 판독어드레스 신호를 받는 제2판독 어드레스 디코더(2f)구비하는 반도체 기억장치.
  18. 제15항에 있어서. 상기 워드선은 상기 메모리셀 어레이(1)의 같은 행의 각 인접한 2개의 메모리셀 중의 하나에 각기 연결되는 제1판독 워드선(RW00,RW10)과 상기 각 인접한 2개의 메모리셀 중의 다른 하나에 각기 연결되는 제2판독 워드선(RW01, RW11)을 구비하고, 상기 반도체 기억장치는 판독 어드레스신호를 받아서 이 판독 어드레스 신호에 의거한 상기 제1 및 제 2판독 워드전에 판독 워드신호를 제공하는 판독 어드레스 디코더(2e)를 부가하는 반도체 기억장치.
  19. 제14항에 있어서, 상기 메모리셀 어레이(1)의 상기 메모리셀의 각각은 대응하는 판독 워드선에 공급되는 신호에 응답으로 대응하는 판독 비트선에 상기 기록데이터를 판독하고 아울러 대응하는 기록워드선에 공급되는 신호에 응답므로 대응하는 기록비트선에 공급되는 데이터를 기록하는 소자(6,7,8,13)를 구비한 반도체기억장치.
  20. 제1포트와 제2포트를 포함하는 1비트 n워드형의 반도체 기억장치에 있어서, 데이터 기억노드를 포함하는 n워드의 메모리셀이 행과 열방향으로 배열되는 메모리셀 어레이 (la, Ib)과, 상기 메모리셀 어레이(1)의 각 행의 메모리셀에 연결되는 각 기록워드선(WW0,WW1) 및 판독선(RWa0,RW,a1,RW0,RW1)과, 상기 메모리셀 어레이(1)의 각 열의 메모리셀에 연결되는 기록비트선(WB) 및 관독비트선(RBa,RBb)과, 상기 복수의 메모리셀 중 소정의 메모리셀에 입력되는 데이터를 기록하기 위해 상기 기록비트선과 상기 기록워드선과 함께 상기 제1포트를 구성하는 기록수단(3)과, 상기 복수의 메모리셀 중 소정의 메모리셀에서 판독되는 데이터를 증폭하기 위해 상기 판독 비트선 및 상기 판독워드선과 함께 상기 제2포트를 구성하는 증폭수단(40a,40b)과, 그리고 상기 증폭수단(40a,40b)에서 출력하는 데이터가 공급되는 1비트 구성의 연산 논리장치(AL U)를 구비하는 것을 특징으로 하는 반도체 기억장치.
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