DE3906895A1 - Halbleiterspeichereinrichtung und diese verwendender datenpfad - Google Patents

Description

Die vorliegende Erfindung betrifft Halbleiterspeichereinrichtungen und Datenpfade, die diese verwenden. Insbesondere betrifft die vorliegende Erfindung eine Halbleiterspeichereinrichtung, wie etwa einen Multiport-Speicher, der dazu ausgelegt ist, Daten gleichzeitig von einem Multiport (einem Mehrfacheingang, d. h. mehreren Eingängen) in eine Anordnung von Speicherzellen einzulesen oder die Daten daraus auszulesen, und einen Datenpfad, der solch einen Multiport-Speicher verwendet.

Fig. 25 ist ein Blockschaltbild, das Speicherzellen eines Multiport-Speichers in einer 4-Wort-4-Bit-Konfiguration und periphere Schaltungen dazu zeigt.

Gemäß Fig. 25 speichern die Speicherzellen 1 Daten, und diese Speicherzellen sind in vier Zeilen und vier Spalten angeordnet und stellen ein Speicherzellenfeld dar. Zum Adressieren jeder Speicherzelle 1 sind Adressendecodierer 2 a und 2 b vorgesehen. Der Adressendecodierer 2 a erhält Schreibadressensignale WA 0 und WA 1, und Ausgangsanschlüsse des Adressendecodierers 2 a sind mit Schreibwortleitungen WW 0 bis WW 3 verbunden. Die Schreibwortleitungen WW 0 bis WW 3 sind mit den entsprechenden Speicherzellen 1, die in Zeilenrichtung angeordnet sind, verbunden.

Der Adressendecodierer 2 b empfängt Bitadressensignale RA 0 und RA 1 und ist mit seinen Ausgangsanschlüssen mit Lesewortleitungen RW 0 bis RW 3 verbunden. Diese Lesewortleitungen RW 0 bis RW 3 sind mit den entsprechenden Speicherzellen 1, die in Zeilenrichtung angeordnet sind, verbunden. Die in Spaltenrichtung angeordneten Speicherzellen 1 sind mit Schreibbitleitungen WB 0 bis WB 3 und Lesebitleitungen RB 0 bis RB 3 verbunden. Die Schreibbitleitungen WB 0 bis WB 3 sind mit Ausgangsanschlüssen von Schreibschaltungen 30 bis 33 verbunden, und Eingangsanschlüsse der Schreibschaltungen 30 bis 33 empfangen Daten DI₀ bis DI₃. Die Lesebitleitungen RB 0 bis RB 3 sind mit Eingangsanschlüssen von Leseverstärkern 40 bis 43 verbunden, die Lesedaten DO₀ bis DO₃ ausgeben.

Die Schreibadressensignale WA 0 und WA 1, die Schreibwortleitungen WW 0 bis WW 3, die Schreibbitleitungen WB 0 bis WB 3, der Adressendecodierer 2 a und die Schreibschaltungen 30 bis 33 stellen Schreibeingänge (Schreibports) dar, während die Leseadressensignale RA 0 und RA 1, die Lesewortleitungen RW 0 bis RW 3, die Lesebitleitungen RB 0 bis RB 3, der Adressendecodierer 2 b und die Leseverstärker 40 bis 43 Leseausgänge (Leseports) darstellen.

Fig. 26 ist ein elektrisches Schaltbild einer in Fig. 25 gezeigten Speicherzelle.

Gemäß Fig. 26 weisen die Inverter 5 a und 5 b eine Kreuzverbindung der Eingangs- und Ausgangsanschlüsse A und B auf, um einen Flip-Flop darzustellen, wobei der Anschluß A über ein von einem N-Kanal-MOS-Transistor gebildetes Zugriffsgatter 6 mit einer Schreibbitleitung WB verbunden ist. Das Zugriffsgatter 6 ist mit einem Gate mit einer Schreibwortleitung WW verbunden. Der Anschluß B ist mit einem Übertragungsinverter 7 verbunden, dessen Ausgangsanschluß C über ein von einem N-Kanal-MOS-Transistor gebildetes Zugriffsgatter 8 mit einer Lesebitleitung RB verbunden ist. Das Zugriffsgatter 8 ist mit einem Gate mit einer Lesewortleitung RW verbunden. Wie aus Fig. 26 zu ersehen ist, ist nur eine Schreibbitleitung WB für einen Eingang jeder Speicherzelle 1 verbunden.

Fig. 27 ist ein elektrisches Schaltbild, das ein Beispiel einer Schreibschaltung zeigt. Gemäß Fig. 27 weist die Schreibschaltung 30 zwei in Reihe verbundene Inverter 30 a und 30 b auf. Die anderen Schreibschaltungen 31 bis 33 sind in gleicher Weise wie die Schreibschaltung 30 gebildet.

Fig. 28 ist ein elektrisches Schaltbild, das ein Beispiel eines Leseverstärkers zeigt. Gemäß Fig. 28 weist der Leseverstärker 40 zwei in Reihe verbundene Inverter 40 b und 40 c auf und ist mit einem Eingangshochziehgatter 40 a mit der Eingangsseite des Inverters 40 b verbunden. Die anderen Leseverstärker 41 bis 43 sind in der gleichen Weise wie der Leseverstärker 40 gebildet.

Fig. 29 zeigt ein weiteres Beispiel eines Leseverstärkers, der vom Stromerfassungstyp ist.

Nun wird anhand der Fig. 25 bis 29 der Schreibbetrieb des Multiport-Speichers beschrieben. Die einzuschreibenden Daten DI₀ bis DI₃ werden den Schreibschaltungen 30 bis 33 zugeführt. Die Schreibschaltungen 30 bis 33 setzen die Schreibbitleitungen WB 0 bis WB 3 entsprechend den Daten DI₀ bis DI₃ auf "1" oder "0". Zu schreibende Worte von den vier Worten des Speicherzellenfelds werden durch die Schreibadressensignale WA 0 und WA 1 adressiert. Genauer gesagt decodiert der Adressendecodierer 2 a die Schreibadressensignale WA 0 und WA 1 und setzt als Antwort auf die Schreibadressensignale WA 0 und WA 1 eine der Schreibwortleitungen WW 0 bis WW 3 auf "1" und die anderen drei Leitungen auf "0". Das mit der Schreibwortleitung WW bei "1" verbundene Zugriffsgatter 6 der Speicherzelle 1 ist leitend, wodurch die Schreibbitleitung WB und der Anschluß A elektrisch verbunden sind. Eine Summe aus einem Ausgangswiderstand der Schreibschaltung 30 und eines Durchgangswiderstands des Zugriffsgatters 6 wird niedriger gemacht als ein Ausgangswiderstand des Inverters 5 b. Damit wird, wenn das Zugriffsgatter 6 leitend ist, der Wert des Anschlusses B gleich dem der Schreibbitleitung WB, die von den Daten DI bezeichnet ist, und zwar unabhängig von den Anfangswerten der Anschlüsse A und B. Folglich werden die Daten eingeschrieben.

Wenn die Schreibwortleitung WW auf "0" gesetzt ist, sind die Schreibbitleitung WB und der Anschluß A elektrisch getrennt, und die Werte der Anschlüsse A und B unmittelbar vor dem Übergang der Schreibwortleitung WW von "1" auf "0" werden von einem die Inverter 5 a und 5 b aufweisenden Flip-Flop aufrechterhalten. Dementsprechend werden aufgrund des Wirkens des Adressendecodierers 2 a korrekte Daten nicht in die mit der auf "0" gesetzten Schreibwortleitung WW verbundene Speicherzelle 1 eingeschrieben.

Als nächstes wird der Lesebetrieb beschrieben. Das Auslesen von Daten im Multiport-Speicher wird mittels der Leseausgänge durchgeführt. Genauer gesagt werden die auszulesenden Worte der vier Worte durch die Leseadressensignale RA 0 und RA 1 bezeichnet. Der Adressendecodierer 2 b decodiert die Leseadressensignale RA 0 und RA 1 und setzt entsprechend der Kombination dieser Leseadressensignale RA 0 und RA 1 nur eine der Lesewortleitungen RW 0 bis RW 3 auf "1" und die anderen drei Leitungen auf "0". Das mit der auf "1" gesetzten Lesewortleitung RW verbundene Zugriffsgatter 8 der Speicherzelle 1 ist leitend, wodurch der Wert des Anschlusses B durch den Übertragungsinverter 7 und das Zugriffsgatter 8 invertiert wird, um die Lesebitleitung RB auf den Wert des Anschlusses A zu setzen.

Die Werte der Lesebitleitungen RB 0 bis RB 3 werden von den Leseverstärkern 40 bis 43 erfaßt und verstärkt, und die verstärkten Werte werden als Daten DO₀ bis DO₃ ausgegeben. Da eine Eingangsimpedanz, von der Seite des Anschlusses B des Übertragungsinverters 7 gesehen, extrem hoch ist, wird der Anfangswert jeder Lesebitleitung RB niemals über den entsprechenden Anschluß C zum entsprechenden Anschluß B übertragen. Dementsprechend werden die in dem die Inverter 5 a und 5 b aufweisenden Flip-Flop aufrechterhaltenen Werte der Anschlüsse A und B niemals durch einen Lesevorgang invertiert.

Da der Multiport-Speicher so aufgebaut ist, werden Daten in alle Speicherzellen 1 der entsprechenden Zeile im Speicherzellenfeld eingeschrieben, wenn eine Schreibwortleitung WW auf "1" gesetzt ist. Daher ist es erforderlich, ein Eins-zu-Eins-Verhältnis zwischen einer Zeile und einem Wort und zwischen einer Spalte und einem Bit herzustellen. Folglich kann eine Größe des Speicherzellenfeldes nicht frei gewählt werden, und ein Abstand zwischen einer Schreibschaltung und einem entsprechend zu einem Bit angeordneten Leseverstärker ist klein, was Schwierigkeiten in der Anordnung mit sich bringt und eine Erhöhung der Fläche der Einrichtung wegen einer Vergrößerung der Höhe der Einrichtung bewirkt. Weiterhin wird in einem Multiport-Speicher mit einer großen Zahl von Worten eine Bitleitungslänge erhöht, was Nachteile, wie etwa Erhöhungen der Verzögerungszeit und der Lade- und Entladeströme mit sich bringt.

Aufgabe der Erfindung ist es daher, eine Halbleiterspeichereinrichtung zu schaffen, die es ermöglicht, daß eine Zeile eines Speicherzellenfelds n Worten entspricht und daß n Spalten einem Bit entsprechen.

Insbesondere soll eine Halbleiterspeichereinrichtung mit einem Multiport, das einen Schreibeingang und einen Leseausgang aufweist, geschaffen werden, die es ermöglicht, daß eine Zeile eines Speicherzellenfeldes n Worten entspricht und daß n Spalten einem Bit entsprechen.

Weiterhin soll ein Datenpfad geschaffen werden, der unter Verwendung einer Halbleiterspeichereinrichtung mit einem Multiport relativ einfach aufgebaut werden kann.

Diese Aufgabe wird zunächst gelöst durch ein Speicherzellenfeld, das eine Mehrzahl von Speicherzellen einschließlich Datenspeicherknoten aufweist, die in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind. Schreibwortleitungen und Lesewortleitungen sind mit den Speicherzellen der jeweiligen Zellen des Speicherzellenfeldes verbunden, und Schreibbitleitungen und Lesebitleitungen sind mit den Speicherzellen der entsprechenden Spalten des Speicherzellenfelds verbunden. Daten zum Freigeben der Schreibbitleitungen werden an Eingangsanschlüssen eingegeben, und die aus den Speicherzellen ausgelesenen Daten werden über Ausgangsanschlüsse ausgegeben. Eine elektrische Verbindung zwischen einer Schreibbitleitung und einem Datenspeicherknoten einer Speicherzelle, der mit der Schreibbitleitung verbunden ist, wird in Abhängigkeit von einem an eine Schreibwortleitung abgegebenen Signal gesteuert, wodurch ein erstes Port durch die Schreibbitleitung, die Schreibwortleitung und den Eingangsanschluß gebildet wird. Andererseits wird eine Lesewortleitung freigegeben, so daß die entsprechende Bitleitung durch Daten freigegeben wird, die einem Wert des Datenspeicherknotens der entsprechenden Speicherzelle entspricht, und Daten, die einem Signal der Schreibbitleitung entsprechen, werden an einem Ausgangsanschluß ausgegeben, wodurch ein zweites Port durch die Lesebitleitung, die Lesewortleitung und den Ausgangsanschluß gebildet wird. Die Zahl der zur Verfügung gestellten Schreibwortleitungen beträgt mindestens Zwei, entsprechend den Speicherzellen jeder Zeile des Speicherzellenfelds. Die beiden Schreibwortleitungen sind mit der einen und mit der anderen der beiden angrenzenden Speicherzellen derselben Zeile verbunden.

Dementsprechend kann gemäß der ersten Lösung ein Verhältnis zweier Abmessungen eines Speicherzellenfelds frei gewählt werden, und die Zahl der Zeilen kann reduziert werden. Außerdem kann die Zahl der Spalten für ein Bit erhöht werden, und die peripheren Schaltungen, wie etwa Schreibschaltungen oder Leseverstärker, können einfach angeordnet werden. Außerdem können die Schreibbitleitungen und die Lesebitleitungen verkürzt werden, was ermöglicht, die für das Laden und Entladen dieser Bitleitungen erforderliche Zeitverzögerung zu reduzieren und die Leistungsaufnahme zu reduzieren.

Die Aufgabe wird weiterhin gelöst durch eine Halbleiterspeichereinrichtung, die ein Speicherzellenfeld, Schreibwortleitungen, Lesewortleitungen, Schreibbitleitungen, Lesebitleitungen, Eingangsanschlüsse und Ausgangsanschlüsse in gleicher Weise wie in der Einrichtung gemäß der ersten Lösung aufweist. Ein erstes Port wird von einer Schreibbitleitung, einer Schreibwortleitung und einem Eingangsanschluß gebildet, und ein zweites Port wird von einer Lesebitleitung, einer Lesewortleitung und einem Ausgangsanschluß gebildet. Eine Mehrzahl von Schreibwortleitungspaaren ist für die Speicherzellen der jeweiligen Zeilen des Speicherzellenfelds vorgesehen, wobei die Schreibwortleitungen jedes Paares zueinander über Kreuz vorgesehen sind und wobei jede Speicherzelle nur mit einer der Schreibwortleitungen des entsprechenden Paares verbunden ist.

Folglich kann mit der zweiten Lösung die gleiche Wirkung erzielt werden wie mit der ersten Lösung.

Die Aufgabe wird in einer dritten Lösung durch eine Halbleiterspeichereinrichtung gelöst, die Datenspeicherknoten aufweist und bei der ein Speicherzellenfeld aus einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten von Speicherzellen gebildet ist, von denen jede Daten mit einem Bit speichert, wobei Wortleitungen mit den Speicherzellen der entsprechenden Zeilen des Speicherzellenfelds verbunden sind und Bitleitungen mit den Speicherzellen der entsprechenden Spalten des Felds verbunden sind. Eine elektrische Verbindung zwischen einem Datenspeicherknoten einer Speicherzelle und einer Bitleitung wird in Abhängigkeit von einem an eine Wortleitung angelegten Signal gesteuert. Eine Mehrzahl von Wortleitungspaaren ist für die entsprechenden Speicherzellen vorgesehen, und die elektrische Verbindung jeder Speicherzelle wird in Abhängigkeit von einem Signal einer Wortleitung des entsprechenden Paares gesteuert. Die entsprechenden angrenzenden beiden Speicherzellen derselben Zeile werden von verschiedenen Wortleitungen des Paares gesteuert, und die Bitleitungen sind gemeinsam mit diesen angrenzenden Speicherzellen verbunden.

Folglich ist gemäß dieser dritten Lösung eine Mehrzahl von Wortleitungen entsprechend den Speicherzellen einer Zeile vorgesehen, und eine Bitleitung wird gemeinsam verwendet. Folglich kann die Zahl von Bitleitungen reduziert werden, und als Ergebnis kann die Fläche der Einrichtung reduziert werden. Damit kann eine Halbleiterspeichereinrichtung mit einer hohen Dichte erhalten werden.

Die Aufgabe der Erfindung wird in einer vierten Lösung durch einen Datenpfad gelöst, der ein erstes und ein zweites Port aufweist und eine Halbleiterspeichereinrichtung vom 1-Bit-n-Wort-Typ aufweist. Speicherzellen von n Worten einschließlich Datenspeicherknoten sind in einer Mehrzahl von Zeilen und in einer Mehrzahl von Spalten angeordnet und bilden ein Speicherzellenfeld. Schreibwortleitungen und Lesewortleitungen sind mit den Speicherzellen der entsprechenden Zeilen des Speicherzellenfelds verbunden. Schreibbitleitungen und Lesebitleitungen sind mit den Speicherzellen der entsprechenden Spalten des Speicherzellenfelds verbunden. Eingegebene Daten werden in eine beliebige der Mehrzahl von Speicherzellen mittels einer Schreibeinrichtung eingeschrieben. Die Schreibeinrichtung, die entsprechende Wortleitung und die entsprechende Bitleitung stellen ein erstes Port dar. Die aus einer beliebigen der Speicherzellen ausgelesenen Daten werden durch eine Verstärkereinrichtung verstärkt. Die Verstärkereinrichtung und die entsprechende Lesewortleitung und die entsprechende Lesebitleitung stellen ein zweites Port dar. Die von der Verstärkereinrichtung ausgegebenen Daten werden einer Arithmetik- und Logikeinrichtung mit 1-Bit-Konfiguration, in der eine arithmetische Verarbeitung ausgeführt wird, zugeführt.

Folglich kann gemäß der vierten Lösung ein Datenpfad leicht eingerichtet werden, indem eine Halbleiterspeichereinrichtung mit mehrfachen Ports verwendet wird, und die für den Datenpfad erforderliche Fläche kann reduziert werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt

Fig. 1 ein konkretes Blockschaltbild eines ersten Ausführungsbeispiels der vorliegenden Erfindung;

Fig. 2 ein elektrisches Schaltbild, das ein Beispiel eines Adressendecodierers zeigt;

Fig. 3 ein Blockschaltbild eines zweiten Ausführungsbeispiels der vorliegenden Erfindung;

Fig. 4 ein Blockschaltbild eines dritten Ausführungsbeispiels der vorliegenden Erfindung;

Fig. 5 und 6 schematische Ansichten, die den Aufbau von Speicherzellen, die in einem in den Fig. 1, 3 oder 4 gezeigten Multiport-Speicher verwendet werden, zeigen;

Fig. 7 ein elektrisches Schaltbild einer Speicherzelle, die in einem Multiport-Speicher einer der Ausführungsformen der vorliegenden Erfindung verwendet wird;

Fig. 8, 9, 10 und 11 konkrete Blockdiagramme weiterer Ausführungsbeispiele der vorliegenden Erfindung;

Fig. 12 eine Darstellung eines Aufbaus von Speicherzellen in einer weiteren Ausführungsform der Erfindung;

Fig. 13 ein elektrisches Schaltbild, das ein weiteres Beispiel einer Speicherzelle darstellt;

Fig. 14, 15 und 16 konkrete Blockdiagramme wiederum weiterer Ausführungsformen der vorliegenden Erfindung;

Fig. 17 eine Darstellung des Aufbaus von Speicherzellen für zwei Bits, wie sie in einer der Fig. 14 bis 16 gezeigt sind;

Fig. 18 und 19 Verdrahtungsdiagramme von Speicherzellen in weiteren Ausführungsformen der vorliegenden Erfindung;

Fig. 20 ein schematisches Blockdiagramm eines Datenpfades eines Mikroprozessors, in dem ein Multiport-Speicher in einer erfindungsgemäßen Ausführungsform angewendet wird;

Fig. 21 eine schematische Darstellung des Aufbaus eines 4-Bit-Datenpfades;

Fig. 22 ein elektrisches Schaltbild einer Speicherzelle eines Multiport-Speichers;

Fig. 23 und 24 Diagramme, die Daten mit Ein-Bit-Breite in vergrößerter Form darstellen;

Fig. 25 ein Blockschaltbild eines Multiport-Speichers;

Fig. 26 ein konkretes elektrisches Schaltbild einer in Fig. 25 gezeigten Speicherzelle;

Fig. 27 ein Schaltbild einer in Fig. 25 gezeigten Schreibschaltung;

Fig. 28 ein elektrisches Schaltbild eines in Fig. 25 gezeigten Leseverstärkers;

Fig. 29 ein elektrisches Schaltbild eines weiteren Beispiels eines Leseverstärkers.

Fig. 1 ist ein Blockdiagramm eines Ausführungsbeispiels der vorliegenden Erfindung.

Das in Fig. 1 gezeigte Ausführungsbeispiel ist ein Multiport-Speicher mit einer 4-Wort-4-Bit-Konfiguration, im Fall von n = 2, der erlaubt, daß eine Zeile Speicherzellen zwei Worten entspricht und daß zwei Spalten einem Bit entsprechen, und der zwei Ports bzw. Tore, d. h. ein Schreibport und ein Leseport aufweist. Speicherzellen 1 sind in zwei Zeilen und acht Spalten angeordnet und bilden ein Speicherzellenfeld. Zuerst wird der Aufbau des Schreibports beschrieben. Die Schreibwortleitungen WW 00 und WW 01 bilden ein Paar, das einer ersten Zeile entspricht und das sich entlang der Zeile erstreckt. Die Schreibwortleitungen WW 10 und WW 11 bilden ebenfalls ein Paar, das einer zweiten Zeile entspricht und sich entlang dieser Zeile erstreckt. Diese Schreibwortleitungen WW 00 bis WW 11 sind mit einem Adressendecodierer 2 c verbunden, in den Schreibadressensignale WA 0 und WA 1 eingegeben werden. Jede Speicherzelle 1 ist mit einer der Schreibwortleitungen des entsprechenden Paares verbunden. Genauer gesagt sind die jeweiligen Speicherzellen 1 der oberen Zeile abwechselnd mit den Schreibwortleitungen WW 00 und WW 01 verbunden, und die jeweiligen Speicherzellen 1 der unteren Zeile sind abwechselnd mit den Schreibwortleitungen WW 10 und WW 11 verbunden.

Paare von Schreibbitleitungen WW 00-WB 01, WB 10-WB 11, WB 20-WB 21 und WB 30-WB 31, die den entsprechenden Schreibwortleitungen WW 00-WW 01 und WW 10-WW 11 entsprechen, sind mit Ausgangsanschlüssen von Schreibschaltungen 30, 31, 32 und 33, die den entsprechenden Paaren gemeinsam sind, über eine Wähleinrichtung 10, die aus einer Mehrzahl von N-Kanal-MOS-Transistoren gebildet ist, verbunden. Daten DI₀ bis DI₃ werden diesen Schreibschaltungen 30 bis 33 jeweils zugeführt. Die Wähleinrichtung 10 wird durch Steuersignale WTG 0 und WTG 1 eines Adressendecodierers 2 d gesteuert. Ein Schreibadressensignal WA 1 wird dem Adressendecodierer 2 d zugeführt.

Als nächstes wird das Leseport beschrieben. Lesewortleitungen RW 0 X und RW 1 X sind entsprechend den jeweiligen Zeilen des Speicherzellenfelds vorgesehen, und die Lesewortleitungen RW 0 X und RW 1 X sind mit einem Adressendecodierer 2 e verbunden. Ein Leseadressensignal RA 0 wird in den Adressendecodierer 2 e eingegeben. Die Lesewortleitung RW 0 X ist mit allen acht Speicherzellen 1 der oberen Zeile verbunden, und die Lesewortleitung RW 1 X ist mit allen acht Speicherzellen 1 der unteren Zeile verbunden. Lesebitleitungen RB 00-RB 01, RB 10-RB 11, RB 20-RB 21 und RB 30-RB 31 stellen vier Paare dar, die mit Eingangsanschlüssen von Leseverstärkern 40, 41, 42 und 43 jeweils über eine Wähleinrichtung 11, die von einer Mehrzahl von N-Kanal-MOS-Transistoren gebildet wird, verbunden sind. Die Wähleinrichtung 11 ist vorgesehen, um die von einem Adressendecodierer 2 f ausgegebenen Signale RTG 0 und RTG 1 zu steuern. Ein Leseadressensignal RA 1 wird dem Adressendecodierer 2 f zugeführt.

Bei dem wie oben beschrieben aufgebauten Multiport-Speicher überschneiden sich die Schreibwortleitungen WW 00-WW 01 und WW 10-WW 11 nicht miteinander, und dementsprechend ist die Ordnung der Speicherzellen 1 nicht verändert. Daher sind zwei Arten von Anordnungen mit unterschiedlichen Topologien für die Speicherzellen 1 und die Schreibwortleitungen WW 00 bis WW 11 erforderlich.

Nun wird der Betrieb des in Fig. 1 gezeigten Multiport-Speichers beschrieben. Die einzuschreibenden Daten DI₀ bis DI₃ werden den Schreibschaltungen 30 bis 33 in der gleichen Weise zugeführt wie bei den bisher verwendeten Speichern. Unterdessen werden einzuschreibende Worte aus vier Worten durch die Schreibadressensignale WA 0 und WA 1 bezeichnet. Schreibadressen werden so gesteuert, daß sie die Schreibwortleitung WW 00 oder WW 01 auf "1" setzen, wenn das Steuersignal WTG 0 vom Adressendecodierer 2 d "1" ist, und daß sie die Schreibwortleitung WW 01 oder WW 11 auf "1" setzen, wenn das Steuersignal WTG 1 "1" ist. Entsprechend der den Schreibschaltungen 30 bis 33 zugeführten Daten DI₀ bis DI₃ wählt die Wähleinrichtung 10 die Schreibbitleitungen WB 00 oder WB 01, WB 10 oder WB 11, WB 20 oder WB 21 und WB 30 oder WB 31 aus. Als Folge beträgt eine Länge der Schreibbitleitungen die Hälfte jener in den bisher verwendeten Speichern enthaltenen, und damit ist eine Verzögerungszeit zum Einschreiben der Daten verkürzt. Weiterhin werden die von der Wähleinrichtung 10 nicht ausgewählten Schreibbitleitungen WW 00 oder WB 01, WB 10 oder WB 11, WB 20 oder WB 21, WB 30 oder WB 31 nicht freigegeben, und entsprechend ist der Verbrauch elektrischer Energie durch Aufladen und Entladen von Schreibbitleitungen auf die Hälfte des Verbrauchs bei bisher verwendeten Speichern reduziert.

Die Werte der wie oben beschrieben freigegebenen Schreibbitleitungen werden an die Anschlüsse A über Zugriffsgatter 6 der Speicherzellen 1 übermittelt, die, wie in Fig. 26 gezeigt ist, mit nur einer auf "1" gesetzten Schreibwortleitung der Schreibwortleitungen WW 00 bis WW 11 verbunden sind. Da die Summe eines Ausgangswiderstandes, der durch Addition der Durchgangswiderstände der entsprechenden MOS-Transistoren der Schreibschaltungen 30 bis 33 und der Wähleinrichtung 10 und des Durchgangswiderstands des entsprechenden Zugriffsgatters 6 erhalten wird, kleiner gesetzt ist als der Wert des Ausgangswiderstandes des entsprechenden Inverters 5 b, wird der Wert des Knotens A gleich dem Wert der durch die Daten gekennzeichneten Schreibbitleitung, unabhängig von den Anfangswerten der Knoten A und B, wodurch die Daten eingeschrieben werden.

In den Speicherzellen 1, die mit den auf "0" gesetzten Schreibwortleitungen WW 00 bis WW 11 verbunden sind, werden Daten gehalten, und ein Schreibvorgang wird wie bei bisher verwendeten Speichern nicht ausgeführt. Folglich werden Daten in vier Speicherzellen 1, was der Hälfte der Gesamtzahl von Spalten, die nicht durch das Schreibadressensignal WA 1 ausgewählt sind, entspricht, gehalten, obwohl sie mit der durch das Schreibadressensignal WA 0 ausgewählten Zeile verbunden sind.

Wenn der Adressendecodierer 2 c der in Fig. 2 gezeigte, mit einem Schreibwortleitungsfreigabesignal WWE versehen ist, funktioniert er als ein normaler Decodierer, wenn das Schreibwortleitungsfreigabesignal WWE "1" ist. Ist das Schreibwortleitungsfreigabesignal WWE "0", sind alle Schreibwortleitungen WW 00 bis WW 11 "0", und die Daten in allen Speicherzellen 1 werden gehalten.

Nun wird der Lesevorgang beschrieben. Wenn dem Adressendecodierer 2 e ein Leseadressensignal RA 0 zugeführt wird, setzt der Adressendecodierer 2 e die Lesewortleitung RW 0 X oder RW 1 X auf "1". Als Ergebnis wird eine der Lesewortleitung RW 0 X oder RW 1 X entsprechende Zeile bestimmt, und zwei Worte aus vier Worten werden ausgewählt, und in der gleichen Weise wie bei den bisher verwendeten Speichern werden acht Lesebitleitungen RB 00 bis RB 31 auf die Werte der Anschlüsse A der entsprechenden Speicherzellen 1 mittels der entsprechenden Zugriffsgatter 8 und Inverter 7 der entsprechenden Speicherzellen 1 gesetzt.

Wenn ein Leseadressensignal RA 1 dem Adressendecodierer 2 f zugeführt wird, setzt der Adressendecodierer 2 f das Steuersignal RTG 0 oder RTG 1 auf "1". Als Ergebnis werden die entsprechenden N-Kanal-MOS-Transistoren der Auswähleinrichtung 11 freigegeben, um Lesebitleitungen RB 00 oder RB 01, RB 10 oder RB 11, RB 20 oder RB 21, RB 30 oder RB 31 auszuwählen, wodurch die Daten Eingängen der Leseverstärker 40 bis 43 zugeführt werden. In diesem Fall beträgt die Länge der Lesebitleitungen eine Hälfte jener Länge in den bisher verwendeten Speichern, was eine Reduzierung der Verzögerungszeit beim Lesen ermöglicht.

Wie oben beschrieben ist, werden die Daten der Speicherzellen 1 der Worte, die durch die Leseadressensignale RA 0 und RA 1 bezeichnet sind, von den Leseverstärkern 40 bis 43 verstärkt, so daß sie als Daten DO₀ bis DO₃ ausgegeben werden.

Es ist nicht erforderlich, für jede Zeile zwei Lesewortleitungen RW vorzusehen, wie im Fall der Schreibwortleitungen WW, da die Werte der Anschlüsse A und B jeder Speicherzelle 1 nicht invertiert werden, selbst wenn die Lesewortleitung RW auf "1" gesetzt wird, wie dies weiter oben in Zusammenhang mit der in Fig. 25 beschriebenen Speichereinrichtung beschrieben worden ist.

Wie oben beschrieben ist, ist bei diesem Ausführungsbeispiel eine Mehrzahl von Schreibwortleitungen WW 00 bis WW 11 entsprechend der Speicherzellen 1 der jeweiligen Zeilen des Speicherzellenfelds vorgesehen, und jede Speicherzelle 1 ist nur mit einer der Schreibwortleitungen WW 00 und WW 01 des Paares verbunden. Folglich wird es möglich, ein Verhältnis der beiden Abmessungen des Speicherzellenfelds frei festzusetzen und die Zahl der Zeilen zu reduzieren. Außerdem wird es möglich, die Zahl der Spalten für ein Bit zu erhöhen und einen Aufbau peripherer Schaltungen, wie etwa der Schreibschaltungen 30 bis 33 und der Leseverstärker 40 bis 43, einfach zu gestalten. Außerdem können die Längen der Schreibbitleitungen WB 00 bis WB 31 und der Lesebitleitungen RB 00 bis RB 31 verkürzt werden, und die Verzögerungszeit und die Leistungsaufnahme, die zum Laden und Entladen dieser Bitleitungen erforderlich sind, können reduziert werden.

Fig. 3 ist ein Blockdiagramm, das ein weiteres Ausführungsbeispiel der vorliegenden Erfindung zeigt. Bei diesem Ausführungsbeispiel sind der Adressendecodierer 2 d und die Wähleinrichtung 10, die beide in Fig. 1 gezeigt sind, nicht vorgesehen, und die Ausgänge der Schreibschaltungen 30 bis 33 sind direkt mit den Schreibbitleitungen WB 00-WB 01, WB 10-WB 11, WB 20-WB 21 und WB 30-WB 31 verbunden, und der Adressendecodierer 2 e liefert Ausgangssignale an zwei Lesewortleitungen für jede Zeile, d. h. RW 00 und RW 01, RW 02 und RW 03. Bei diesem Ausführungsbeispiel ist der Verbrauch elektrischer Leistung auf Grund des Ladens und Entladens der Lesebitleitungen RB 00 bis RB 31 auf die Hälfte des entsprechenden Wertes bei bisher verwendeten Halbleiterspeichereinrichtungen reduziert, obwohl der Verbrauch elektrischer Energie in den Schreibbitleitungen WB 00 bis WB 31 im Vergleich zu den bisher verwendeten Halbleiterspeichereinrichtungen der gleiche ist.

Fig. 4 ist ein Blockdiagramm, das noch ein weiteres Ausführungsbeispiel der vorliegenden Erfindung zeigt. Das in Fig. 4 gezeigte Ausführungsbeispiel ist unter Weglassen des Adressendecodierers 2 f und der Wähleinrichtung 11, die beide in Fig. 3 gezeigt sind, aufgebaut. Bei dem Ausführungsbeispiel von Fig. 4 sind die Schreibbitleitungen WB 00-WB 01, WB 10-WB 11, WB 20-WB 21 und WB 30-WB 31 direkt mit den Schreibschaltungen 30 bis 33 verbunden, und die Lesebitleitungen RB 00-RB 01, RB 10-RB 11, RB 20-RB 21 und RB 30-RB 31 sind jeweils direkt mit den Leseverstärkern 40 bis 43 verbunden.

Fig. 5 ist eine Darstellung des Aufbaus einer Speicherzelle 1 a, die mit der in Fig. 1 gezeigten Schreibwortleitung WW 00 verbunden ist, und Fig. 6 ist eine Darstellung des Aufbaus einer Speicherzelle 1 b, die mit der in Fig. 1 gezeigten Schreibwortleitung WW 01 verbunden ist.

Gemäß den Fig. 5 und 6 sind die Speicherzellen 1 a und 1 b in Zeilenrichtung aneinander angrenzend in wiederholter Weise vorgesehen, wobei die Linien Y 1-Y 2 und Y 3-Y 4 miteinander überlappen, während sie in Spaltenrichtung in wiederholter Weise durch Umkehren der Figur in bezug auf die Linie X 1-X 2 oder X 3-X 4 vorgesehen sind. Jede der in den Fig. 5 und 6 gezeigten Speicherzellen 1 a und 1 b ist durch die oben beschriebene, in Fig. 26 gezeigte Schaltung gebildet. Genauer gesagt weist sie N-Kanal-MOS-Transistoren 6 und 8, einen N-Kanal-MOS-Transistor 5 a und einen P-Kanal-MOS-Transistor 5 ap, die einen Inverter 5 a darstellen, und einen N-Kanal-MOS-Transistor 5 b und einen P-Kanal-MOS-Transistor 5 bp, die einen Inverter 5 b darstellen, auf. Ein Durchgangsloch H 1 verbindet eine erste Metallverbindung mit einem Gate-Polysiliziumgebiet oder einem aktiven Gebiet, und ein Durchgangsloch H 2 verbindet eine zweite Metallverbindung mit der ersten Metallverbindung. Ein Überlappungsbereich des aktiven Gebiets und des Gate-Polysiliziumgebiets ist ein Kanal des MOS-Transistors. In den N-Senken gebildete Kanäle werden zu P-Kanal-MOS-Transistoren 5 ap und 5 bp, und in anderen Gebieten als den N-Senken gebildete Kanäle werden zu N-Kanal-MOS-Transistoren 5 an und 5 bn.

Fig. 7 ist ein elektrisches Schaltbild eines weiteren Beispiels einer Speicherzelle gemäß der vorliegenden Erfindung.

Die in Fig. 26 gezeigte, oben beschriebene Speicherzelle 1 weist einen Flip-Flop mit zwei Invertern 5 a und 5 b auf, während die in Fig. 7 gezeigte Speicherzelle von einem dynamischen Typ ist, die einen Datenwert in Abhängigkeit vom Vorhandensein oder Nichtvorhandensein von Ladung in einer Ladungsspeicherkapazität bestimmt, anstatt den Flip-Flop zu verwenden. Bei der in Fig. 7 gezeigten Speicherzelle sind die an die Lesebitleitung RB abgegebenen Daten eine Inversion von Werten, die zuvor durch die Schreibbitleitung WB eingeschrieben worden sind, und dementsprechend ist es erforderlich, die Daten durch die entsprechende der Schreibschaltungen 30 bis 33 oder den entsprechenden der Leseverstärker 40 bis 43, die in Fig. 1 gezeigt sind, wieder zu invertieren.

Fig. 8 ist ein Blockschaltbild, das ein weiteres Ausführungsbeispiel der vorliegenden Erfindung zeigt.

Bei dem in Fig. 8 gezeigten Multiport-Speicher kreuzen sich die in Fig. 1 gezeigten Schreibwortleitungen WW 00 und WW 01 in einem Verdrehbereich 9, und die Schreibwortleitungen WW 10 und WW 11 kreuzen sich ebenfalls im Verdrehbereich 9. Der übrige Aufbau dieses Multiport-Speichers ist der gleiche wie der in Fig. 1 gezeigte. Da die Schreibwortleitungen WW 00 bis WW 11 im Verdrehbereich 9 gekreuzt sind, kann die Anordnung jeder Speicherzelle 1 und der Schreibwortleitungen WW 00 bis WW 11 die gleiche sein wie oben beschrieben, oder eine Anordnung mit gleicher Topologie, und zwar unabhängig von den verbundenen Schreibwortleitungen.

Der Schreibbetrieb und der Lesebetrieb in dem in Fig. 8 gezeigten Multiport-Speicher sind die gleichen wie die des in Fig. 1 gezeigten Beispiels.

Fig. 9 ist ein Blockschaltbild eines wiederum anderen Ausführungsbeispiels der vorliegenden Erfindung.

Bei dem in Fig. 8 gezeigten und oben beschriebenen Ausführungsbeispiel sind die Schreibwortleitungen WW 00 bis WW 11 für ein Wort gekreuzt. Bei dem in Fig. 9 gezeigten Ausführungsbeispiel sind die Schreibwortleitungen WW 00 bis WW 11 für jeweils zwei Worte gekreuzt, und die Leitungen sind zwischen den Schreibschaltungen 30 bis 33 und den Leseverstärkern 40 bis 43 verdreht. Damit sind die Schreibwortleitungen WW 00 bis WW 11 für zwei Worte gekreuzt, wodurch die Fläche für die Anordnung der Speicherzellen weiter reduziert werden kann.

Fig. 10 ist ein Blockschaltbild noch eines Ausführungsbeispiels der vorliegenden Erfindung.

Bei dem in Fig. 10 gezeigten Ausführungsbeispiel sind die Schreibwortleitungen WW 00 bis WW 11 der Ausführungsform von Fig. 3 für jedes Wort im Verdrehbereich 9 gekreuzt, und der übrige Aufbau ist der gleiche wie der in Fig. 3 gezeigte.

Fig. 11 ist ein Blockschaltbild eines abermals weiteren Ausführungsbeispiels der vorliegenden Erfindung.

Bei dem in Fig. 11 gezeigten Ausführungsbeispiel sind die Schreibwortleitungen WW 00 bis WW 11 des in Fig. 4 gezeigten Ausführungsbeispiels für jedes Wort im Verdrehbereich 9 gekreuzt.

Fig. 12 ist eine Darstellung, die eine Anordnung von Speicherzellen eines weiteren Ausführungsbeispiels der vorliegenden Erfindung zeigt, und Fig. 13 ist ein elektrisches Schaltbild der Speicherzellen.

Jede der in den Fig. 12 und 13 gezeigten Speicherzellen ist mit einer Schreibwortleitung WW 00 und zwei Lesewortleitungen RWa und RWb verbunden und ist in der gleichen Weise wie in der in Fig. 13 gezeigten aufgebaut, bei der zwei N-Kanal-MOS-Transistoren 8 a und 8 b mit einem Ausgang eines Inverters 7, der von einem N-Kanal-MOS-Transistor gebildet ist, verbunden sind. Genauer gesagt sind die N-Kanal-MOS-Transistoren 8 a und 8 b mit ihrem jeweiligen Drain mit dem Ausgang des Inverters 7 verbunden, während die entsprechenden Gates mit den Lesewortleitungen RWa und RWb und die entsprechenden Sources mit den Lesebitleitungen RBa und RBb verbunden sind. Der Aufbau dieser Speicherzellen ist der in Fig. 12 gezeigte. Genauer gesagt sind bei dem in Fig. 12 gezeigten Aufbau die beiden Lesewortleitungen RWa und RWb mit den entsprechenden Gates der N-Kanal-MOS-Transistoren 8 a und 8 b verbunden.

Fig. 14 ist ein Blockdiagramm, das ein weiteres Ausführungsbeispiel der vorliegenden Erfindung zeigt.

Bei dem in Fig. 14 gezeigten Ausführungsbeispiel sind angrenzende und verschiedenen Schreibwortleitungen entsprechende Speicherzellen 1 mit gemeinsamen Schreibbitleitungen WB 0 bis WB 3 verbunden. Genauer gesagt sind eine mit der Schreibwortleitung WW 00 verbundene Speicherzelle und eine an diese angrenzende und mit der Schreibwortleitung WW 01 verbundene Speicherzelle 1 mit der gemeinsamen Schreibbitleitung WW 0 verbunden. Die Schreibbitleitungen WB 0 bis WB 3 sind mit den entsprechenden Schreibschaltungen 30 bis 33 verbunden. Der übrige Aufbau ist der gleiche wie der des in Fig. 1 gezeigten Ausführungsbeispiels.

Bei dem in Fig. 14 gezeigten Ausführungsbeispiel gibt der Adressendecodierer 2 c eine beliebige der Schreibwortleitungen WW 00 bis WW 11 als Antwort auf das Schreibadressensignal WA 0 oder WA 1 frei, und wenn die Daten DI₀ bis DI₃ den Schreibschaltungen 30 bis 33 zugeführt werden, geben die Schreibschaltungen 30 bis 33 die Daten an die Schreibbitleitungen WB 0 bis WB 3 ab, wodurch die Daten in die entsprechenden Speicherzellen 1 eingeschrieben werden. Der bitbezogene Betrieb ist bei diesem Ausführungsbeispiel der gleiche wie bei dem in Fig. 1 gezeigten Multiport-Speicher.

Wie oben beschrieben ist, werden die Schreibbitleitungen WB 0 bis WB 3 gemeinsam verwendet, was ermöglicht, die Zahl der Bitleitungen zu verringern und die Fläche der Halbleitereinrichtung zu reduzieren.

Fig. 15 ist ein Blockschaltbild, das ein anderes Ausführungsbeispiel der vorliegenden Erfindung zeigt. Beim Ausführungsbeispiel nach Fig. 15 sind nebeneinanderliegende Speicherzellen 1, die verschiedenen Schreibwortleitungen WW 00 und WW 01, WW 10 und WW 11 entsprechen, mit den gemeinsamen Schreibbitleitungen WB 0 bis WB 3 verbunden, die ihrerseits mit den jeweiligen Schreibschaltungen 30 bis 33 verbunden sind. Der übrige Aufbau ist der gleiche wie bei dem in Fig. 3 dargestellten Ausführungsbeispiel.

Fig. 16 ist ein Blockschaltbild, das noch ein anderes Ausführungsbeispiel der vorliegenden Erfindung zeigt. Bei dem in Fig. 16 gezeigten Ausführungsbeispiel sind die verschiedenen Schreibwortleitungen WW 00 und WW 01, WW 10 und WW 11 entsprechenden nebeneinanderliegenden Speicherzellen mit gemeinsamen Lesebitleitungen RB 0 bis RB 3 verbunden, die ihrerseits mit den jeweiligen Leseverstärkern 40 bis 43 verbunden sind. Der übrige Aufbau ist der gleiche wie bei dem in Fig. 4 gezeigten Ausführungsbeispiel.

Fig. 17 ist eine Darstellung des Aufbaus der in den Fig. 14 bis 16 gezeigten Speicherzellen für zwei Bits.

In Fig. 17 sind die Speicherzellen in bezug auf eine in ihrer Mitte liegende gemeinsame Schreibbitleitung WB 0 symmetrisch angeordnet, wobei entsprechende Speicherzellen 1 für zwei Bits nach Fig. 26 jeweils rechts und links davon vorgesehen und mit der gemeinsamen Schreibbitleitung WB 0 verbunden sind. Wie aus Fig. 17 ersichtlich ist, kann bei den in Fig. 15 und 16 gezeigten Ausführungsbeispielen die Fläche der Halbleitereinrichtung reduziert werden, da die Schreibbitleitung WB 0 gemeinsam verwendet wird.

Die oben beschriebenen jeweiligen Ausführungsbeispiele weisen eine 4-Wort-4-Bit-Konfiguration auf, bei der zwei Ports als ein Schreibport und ein Leseport vorgesehen sind und bei der zwei Wortleitungen für ein Port einer Zeile des Speicherzellenfelds vorgesehen sind. Diese Zahlen können verallgemeinert werden, indem natürliche Zahlen i, j, k und n verwendet werden. Insbesondere ist es möglich, Ausdrücke wie i Worte×j Bits und n Wortleitungen für k Ports einschließlich wenigstens eines Schreibports zu verwenden.

Fig. 18 und 19 sind Blockdiagramme, die weitere Ausführungsbeispiele der vorliegenden Erfindung zeigen.

Fig. 18 zeigt einen Teil eines Speicherzellenfeldes, bei dem der Fall gegeben ist, daß die obengenannte Zahl n gleich 4 ist, das heißt, 4 Wortleitungen sind als ein Satz vorgesehen. Die in den Fig. 18 und 19 gezeigten vier Speicherzellen 1 sind wiederholt vorgesehen, um ein Speicherzellenfeld zu bilden. Bei dem Ausführungsbeispiel von Fig. 18 verwenden zwei Speicherzellen 1 eine Schreibbitleitung WB 0 oder WB 1 gemeinsam, und bei dem Ausführungsbeispiel von Fig. 19 verwenden vier Speicherzellen 1 eine Schreibbitleitung WB 0 gemeinsam.

Fig. 20 ist ein schematisches Blockschaltbild, das einen Datenpfad eines Mikroprozessors als ein Beispiel einer Anwendung eines Multiport-Speichers gemäß eines Ausführungsbeispieles der vorliegenden Erfindung zeigt.

Gemäß Fig. 20 weist der Datenpfad einen Multiport-Speicher 101, eine Arithmetik- und Logikeinheit (arithmetic and logic unit, ALU) 102 und eine Schiebeeinrichtung 103 auf. Ausgänge des Multiport-Speichers 101 und Eingänge der ALU 102 sind mit 4-Bit-2-Wege-Bussen verbunden, und sie sind auch mit einem 4-Bit-X-Bus 104 und einem 4-Bit-Y-Bus 105 verbunden. Ein Ausgang der ALU 102 ist über einen 4-Bit-Bus 106 mit einem Eingang der Schiebeeinrichtung 103 verbunden, und ein Ausgang der Schiebeeinrichtung 103 ist mit einem Eingang des Multiport-Speichers 101 und mit einem Z-Bus 107 verbunden.

Im allgemeinen erfordert die ALU 102 und die Schiebeeinrichtung 103 um etwa 50-100mal größere Abmessungen, als dies einer Waferprozeßherstellungsregel für ein Bit entspricht, während eine Breite einer Spalte eines Speicherzellenfelds nur etwa 15 bis 30mal größere Abmessungen als nach der genannten Regel erfordert. Dementsprechend können die jeweiligen Breiten des Multiport-Speichers 101, der ALU 102 und der Schiebeeinrichtung 103, die einem Bit entsprechen, gleichgemacht werden, wenn die Zahl der Spalten für ein Bit im Speicherzellenfeld im letztgenannten Fall 2 bis 4 ist, ohne unnötige Lücken übrigzulassen.

Fig. 21 ist eine schematische Darstellung der Anordnung eines 4-Bit-Datenpfads. Nach Fig. 21 weist der Datenpfad einen Adressendecodierer 115, Steuerdecodierer 113 und 114 und einen Datenabschnitt auf. Der Datenabschnitt weist vier Abschnitte 111 auf, die entsprechend der jeweiligen Bits senkrecht unterteilt sind. Jeder Abschnitt 111 weist einen Multiport-Speicher 101, eine ALU 102 und eine Schiebeeinrichtung 103 auf. Ein X-Bus 104 und ein Y-Bus 105 sind mit einer oberen Seite jedes Abschnitts 111 verbunden, und ein Z-Bus 107 ist mit einer unteren Seite davon verbunden.

Fig. 22 ist ein elektrisches Schaltbild einer Speicherzelle, die in dem in Fig. 21 gezeigten Datenpfad verwendet wird. Die Speicherzelle von Fig. 22 ist in der gleichen Weise aufgebaut wie die in Fig. 13 gezeigte und weist ein Schreibeport und zwei Leseports auf.

Fig. 23 ist eine vergrößerte Darstellung eines in Fig. 21 gezeigten Datenpfads mit einem Bit. Gemäß Fig. 23 weist der Datenpfad 100 eine ALU 102 mit 1-Bit-Breite, eine Schiebeeinrichtung 103 mit 1-Bit-Breite und einen für 1 Bit×8 Worte gebildeten Multiport-Speicher 112 auf. Der Multiport-Speicher 112 weist Speicherzellen 1 a und 1 b auf, die die in Fig. 22 gezeigten Speicherzellen sind. Die Speicherzelle 1 a ist mit einer Schreibwortleitung WW 0 und Lesewortleitungen RWa 0 und RWb 0, einer Schreibbitleitung WB und Lesebitleitungen RBa und RBb verbunden. Die Speicherzelle 1 b ist mit einer Schreibwortleitung WW 1, Lesewortleitungen RWa 1 und RWb 1, einer Schreibbitleitung WB und Lesebitleitungen RBa und RBb verbunden. Die Schreibbitleitung WB ist mit dem Z-Bus 107 über eine Schreibschaltung 3 verbunden. Die Lesebitleitung RBa ist mit dem X-Bus 104 über den Leseverstärker 40 a verbunden. Die Lesebitleitung RBb ist mit dem Y-Bus 105 über den Leseverstärker 40 b verbunden.

Fig. 24 ist ein Blockschaltbild, das ein anderes Beispiel eines Datenpfads mit einer 1-Bit-Breite zeigt.

Der Datenpfad von Fig. 24 ist in der Weise aufgebaut, daß die Leseverstärker 40 a und 40 b und die Schreibschaltung 3, die in Fig. 23 gezeigt sind, beim Aufbau nach Fig. 24 weggelassen sind. Damit sind die Schreibbitleitungen WB direkt mit dem Z-Bus 107 verbunden, die Lesebitleitung RBa ist mit dem X-Bus 104 verbunden, und die Lesebitleitung RBb ist direkt mit dem Y-Bus 105 verbunden.

Claims (17)

1. Halbleiterspeichereinrichtung mit einer Mehrzahl von Ports mit
einem Speicherzellenfeld (1), bei dem eine Mehrzahl von Speicherzellen einschließlich Datenspeicherknoten in Zeilen und Spalten angeordnet ist,
Schreibwortleitungen (WW 00 bis WW 11) und Lesewortleitungen (RW 0 X bis RW 1 X), die mit den Speicherzellen der entsprechenden Zeilen des Speicherzellenfelds (1) verbunden sind,
Schreibbitleitungen (WB 00 bis WB 31) und Lesebitleitungen (RB 00 bis RB 31), die mit den Speicherzellen der entsprechenden Spalten des Speicherzellenfelds (1) verbunden sind,
Eingangsanschlüssen (DI 0 bis DI 3), an denen Daten zum Freigeben der Schreibbitleitungen (WB 00 bis WB 31) eingegeben werden, und
Ausgangsanschlüssen (DO 0 bis DO 3) zum Ausgeben von aus den Speicherzellen ausgelesenen Daten,
wobei eine beliebige der Schreibbitleitungen (WB 00 bis WB 31) entsprechend der dem zugehörigen Eingangsanschluß (DI 0 bis DI 3) zugeführten Daten freigegeben wird und die elektrische Verbindung zwischen der Schreibbitleitung (WB 00 bis WB 31) und dem Datenspeicherknoten der damit verbundenen Speicherzelle in Abhängigkeit von einem an die entsprechende Schreibwortleitung (WW 00 bis WW 11) abgegebenen Signal gesteuert wird und ein erstes Port durch die Schreibbitleitung (WB 00 bis WB 31), die Schreibwortleitung (WW 00 bis WW 11) und den Eingangsanschluß (DI 0 bis DI 3) gebildet wird,
wobei eine beliebige der Lesewortleitungen (RW 0 X, RW 1 X) freigegeben wird, um die entsprechende Lesebitleitung (RB 00 bis RB 31) durch Daten freizugeben, die einem Wert des Datenspeicherknotens der zugehörigen Speicherzelle entsprechen, und die einem Signal der Schreibbitleitung (WB 00 bis WB 31) entsprechenden Daten an den zugehörigen Ausgangsanschluß (DO 0 bis DO 3) ausgegeben werden und ein zweites Port durch die Lesebitleitung (RB 00 bis RB 31), die Lesewortleitung (RW 0 X, RW 1 X) und den Ausgangsanschluß (DO 0 bis DO 3) gebildet wird, und
wobei die Zahl der vorgesehenen Schreibwortleitungen (WW 00 bis WW 11) für die Speicherzellen jeder Zeile des Speicherzellenfelds (1) wenigstens Zwei beträgt und die Schreibwortleitungen (WW 00 bis WW 11) mit der einen und mit der anderen Speicherzelle zweier benachbarter Speicherzellen derselben Zeile verbunden sind.

2. Halbleiterspeichereinrichtung mit einer Mehrzahl von Ports mit
einem Speicherzellenfeld (1), bei dem eine Mehrzahl von Speicherzellen einschließlich Datenspeicherknoten in Zeilen und Spalten angeordnet ist,
Schreibwortleitungen (WW 00 bis WW 11) und Lesewortleitungen (RW 0 X bis RW 1 X), die mit den Speicherzellen der entsprechenden Zeilen des Speicherzellenfelds (1) verbunden sind,
Schreibbitleitungen (WB 00 bis WB 31) und Lesebitleitungen (RB 00 bis RB 31), die mit den Speicherzellen der entsprechenden Spalten des Speicherzellenfelds (1) verbunden sind,
Eingangsanschlüssen (DI 0 bis DI 3), an denen Daten zum Freigeben der Lesebitleitungen (RB 00 bis RB 31) eingegeben werden, und
Ausgangsanschlüssen (DO 0 bis DO 3) zum Ausgeben von aus dem Speicherzellenfeld (1) ausgelesenen Daten,
wobei die entsprechende Lesebitleitung (RB 00 bis RB 31) entsprechend der dem zugehörigen Eingangsanschluß (DI 0 bis DI 3) zugeführten Daten freigegeben wird und die elektrische Verbindung zwischen der entsprechenden Schreibbitleitung (WB 00 bis WB 31) und dem Datenspeicherknoten der mit dieser Schreibbitleitung (WB 00 bis WB 31) verbundenen Speicherzelle in Abhängigkeit von einem an die entsprechende Schreibwortleitung (WW 00 bis WW 11) abgegebenen Signal gesteuert wird und ein erstes Port durch die Schreibbitleitung (WB 00 bis WB 31), die Schreibwortleitung (WW 00 bis WW 11) und den Eingangsanschluß (DI 0 bis DI 3) gebildet wird,
wobei die entsprechende Lesewortleitung (RW 0 X, RW 1 X) freigegeben wird, um die entsprechende Lesebitleitung (RB 00 bis RB 31) in Abhängigkeit von Daten freizugeben, die einem Wert des Datenspeicherknotens der zugehörigen Speicherzelle entsprechen, und die einem Signal der Lesebitleitung (RB 00 bis RB 31) entsprechenden Daten an den entsprechenden Ausgangsanschluß (DO 0 bis DO 3) ausgegeben werden und ein zweites Port durch die Lesebitleitung (RB 00 bis RB 31), die Lesewortleitung (RW 0 X, RW 1 X) und den Ausgangsanschluß (DO 0 bis DO 3) gebildet wird, und
wobei die Schreibwortleitungen (WW 00 bis WW 11) als eine Mehrzahl von Paaren entsprechend den Speicherzellen der jeweiligen Zeile des Speicherzellenfelds (1) vorgesehen sind, die Lesewortleitungen (RW 0 X, RW 1 X) jedes Paares einander kreuzend vorgesehen sind und jede Speicherzelle nur mit einer der Schreibwortleitungen (WW 00 bis WW 11) des entsprechenden Paares verbunden ist.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, gekennzeichnet durch einen Schreibadressendecodierer (2 c) zum Empfangen eines Schreibadressensignals und Abgeben eines Signals an die entsprechende Schreibwortleitung (WW 00 bis WW 11) in Abhängigkeit von dem Schreibadressensignal,
einen Leseadressendecodierer (2 e) zum Empfangen eines Leseadressensignals und Abgeben eines Lesewortsignals an die entsprechende Lesewortleitung (RW 0 X, RW 1 X) in Abhängigkeit vom Leseadressensignal,
eine Schreibeinrichtung (30 bis 33) zum Freigeben einer Schreibbitleitung (WB 00 bis WB 31), die mit den entsprechenden nebeneinanderliegenden zwei Speicherzellen des Speicherzellenfelds (1) verbunden ist, auf der Grundlage der am Eingangsanschluß (DI 0 bis DI 3) eingegebenen Daten und
Leseverstärker (40 bis 43) zum Abgeben der an die Lesewortleitung (RB 00 bis RB 31) ausgelesenen Daten an den entsprechenden Ausgangsanschluß (DO 0 bis DO 3).

4. Halbleiterspeichereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Lesewortleitungen (RW 0 X, RW 1 X) gemeinsam mit den Speicherzellen derselben Zeile des Speicherzellenfelds (1) verbunden sind und
daß die Halbleiterspeichereinrichtung
ein erstes Schaltelement (10), das zwischen der Schreibeinrichtung (30 bis 33) und den Schreibbitleitungen (WB 00 bis WB 31), die mit den entsprechenden nebeneinanderliegenden zwei Speicherzellen verbunden sind, verbunden ist,
ein zweites Schaltelement (11), das zwischen den Leseverstärkern (40 bis 43) und den Lesebitleitungen (RB 00 bis RB 31), die mit den entsprechenden nebeneinanderliegenden zwei Speicherzellen verbunden sind, verbunden ist,
einen zweiten Schreibadressendecodierer (2 d) zum Empfangen der Schreibadressensignale und zum Schalten des ersten Schaltelements (10) in Abhängigkeit vom Schreibadressensignal und
einen zweiten Leseadressendecodierer (2 f) zum Empfangen des Leseadressensignals und Schalten des zweiten Schaltelements (11) in Abhängigkeit vom Leseadressensignal aufweist.

5. Halbleiterspeichereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Lesewortleitungen (RW 0 X, RW 1 X) erste Lesewortleitungen (RW 00, RW 02), von denen jede mit einer von zwei entsprechend nebeneinanderliegenden Speicherzellen derselben Zeile des Speicherzellenfelds (1) verbunden ist, und zweite Lesewortleitungen (RW 01, RW 03), von denen jede mit der anderen der beiden nebeneinanderliegenden Speicherzellen verbunden ist, aufweisen.

6. Halbleiterspeichereinrichtung nach Anspruch 5, gekennzeichnet durch einen ersten Leseadressendecodierer (2 e), der eine Einrichtung zum Ausgeben eines Lesewortsignals an die ersten und zweiten Lesewortleitungen (RW 00 bis RW 03) aufweist,
ein Schaltelement (11), das zwischen den Leseverstärkern (40 bis 43) und den Lesebitleitungen (RB 00 bis RB 31), die mit den nebeneinanderliegenden beiden Speicherzellen verbunden sind, verbunden ist, und
einen zweiten Leseadressendecodierer (2 f) zum Empfangen der Leseadressensignale und Schalten des Schaltelements (11) als Antwort auf das Leseadressensignal.

7. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Schreibbitleitungen (WB 00 bis WB 31) und die Lesebitleitungen (RB 00 bis RB 31) für eine vorbestimmte Zahl Speicherzellen jeweils einander kreuzend vorgesehen sind.

8. Halbleiterspeichereinrichtung nach Anspruch 3,
dadurch gekennzeichnet, daß die Lesewortleitungen (RW 0 X, RW 1 X) erste Lesewortleitungen (RW 00, RW 02) und zweite Lesewortleitungen (RW 01, RW 03) aufweisen, die für eine vorbestimmte Zahl Speicherzellen jeweils sich einander kreuzend vorgesehen sind,
daß der erste Leseadressendecodierer (2 e) eine Einrichtung zum Abgeben des Lesewortsignals an die ersten und die zweiten Lesewortleitungen (RW 00 bis RW 03) aufweist und
daß die Halbleiterspeichereinrichtung
ein Schaltelement (11), das zwischen den Leseverstärkern (40 bis 43) und den Lesebitleitungen (RB 00 bis RB 31), die mit den entsprechend nebeneinanderliegenden zwei Speicherzellen verbunden sind, und
einen zweiten Leseadressendecodierer (2 f) zum Empfangen des Leseadressensignals und Schalten des Schaltelements (11) in Abhängigkeit vom Leseadressensignal aufweist.

9. Halbleiterspeichereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Lesewortleitungen (RW 0 X, RW 1 X) erste Lesewortleitungen (RW 00, RW 02) und zweite Lesewortleitungen (RW 01, RW 03) aufweisen, die für eine vorbestimmte Zahl Speicherzellen einander kreuzend vorgesehen sind.

10. Halbleiterspeichereinrichtung mit
einem Speicherzellenfeld (1), bei dem eine Mehrzahl von Speicherzellen, die Datenspeicherknoten aufweisen und von denen jede Daten von einem Bit speichert, in Zeilen und in Spalten angeordnet ist,
Wortleitungen (WW 00 bis WW 11, RW 0 X, RW 1 X), die mit den Speicherzellen der jeweiligen Zeilen des Speicherzellenfelds (1) verbunden sind,
Bitleitungen (WB 0 bis WB 3, RB 00 bis RB 31), die mit den Speicherzellen der jeweiligen Spalten des Speicherzellenfelds (1) verbunden sind, und
einer elektrischen Verbindung zwischen den Datenspeicherknoten der Speicherzellen und den Bitleitungen (WB 0 bis WB 3, RB 00 bis RB 31), die in Abhängigkeit von einem Signal, das den Wortleitungen (WW 00 bis WW 11, RW 0 X, RW 1 X) zugeführt wird, gesteuert wird,
wobei die Wortleitungen (WW 00 bis WW 11, RW 0 X, RW 1 X) als eine Mehrzahl von Paaren für jede Speicherzelle vorgesehen sind, die elektrische Verbindung in jeder Speicherzelle durch ein Signal einer der Wortleitungen (WW 00 bis WW 11, RW 0 X, RW 1 X) des entsprechenden Paares gesteuert wird und die entsprechende angrenzende Speicherzelle derselben Zeile von einer anderen Wortleitung (WW 00 bis WW 11, RW 0 X, RW 1 X) des entsprechenden Paares gesteuert wird und
wobei die Bitleitungen (WB 0 bis WB 3, RB 00 bis RB 31) für die jeweiligen Paare gemeinsam verwendet werden.

11. Halbleiterspeichereinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Wortleitungen (WW 00 bis WW 11, RW 0 X, RW 1 X) erste Schreibwortleitungen (WW 00, WW 10), von denen jede mit einer entsprechenden zweier nebeneinanderliegender Speicherzellen derselben Zeile des Speicherzellenfelds (1) verbunden ist, und zweite Schreibwortleitungen (WW 01, WW 11), von denen jede mit der anderen der jeweiligen nebeneinanderliegenden zwei Speicherzellen verbunden ist, aufweisen und
daß die Bitleitungen (WB 0 bis WB 3, RB 00 bis RB 31) Schreibbitleitungen (WB 0 bis WB 3) und Lesebitleitungen (RB 00 bis RB 31), die gemeinsam mit den Speicherzellen derselben Spalte des Speicherzellenfelds (1) verbunden sind, aufweisen und daß die Halbleiterspeichereinrichtung
einen Schreibadressendecodierer (2 c) zum Empfangen eines Schreibadressensignals und Liefern eines Signals an die ersten und zweiten Schreibwortleitungen (WW 00, WW 10) auf der Grundlage des Schreibadressensignals,
Schreibeinrichtungen (30 bis 33) zum Freigeben der Schreibbitleitungen (WB 0 bis WB 3) auf der Grundlage, von in diese eingegebenen Daten und
Leseverstärker (40 bis 43) zum Ausgeben von auf die Lesebitleitungen (RB 00 bis RB 31) ausgelesenen Daten aufweist.

12. Halbleiterspeichereinrichtung nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß die Wortleitungen Lesewortleitungen (RW 0 X, RW 1 X) aufweisen, die mit den Speicherzellen derselben Zeile des Speicherzellenfelds (1) gemeinsam verbunden sind, und
daß die Halbleiterspeichereinrichtung
einen ersten Leseadressendecodierer (2 e) zum Empfangen eines Leseadressensignals und Liefern eines Lesewortsignals an die entsprechende Lesewortleitung (RW 0 X, RW 1 X) auf der Grundlage des Leseadressensignals,
ein Schaltelement (11), das zwischen den Leseverstärkern (40 bis 43) und den Lesebitleitungen (RB 00 bis RB 31), die mit den entsprechenden nebeneinanderliegenden beiden Speicherzellen verbunden sind, verbunden ist, und
einen zweiten Leseadressendecodierer (2 f) zum Empfangen des Leseadressensignals und Liefern eines Signals an das Schaltelement (11) zum Ausführen des Schaltens aufweist.

13. Halbleiterspeichereinrichtung nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß die Wortleitungen (WW 00 bis WW 11, RW 0 X, RW 1 X) erste Lesewortleitungen (RW 00, RW 10), von denen jede mit einer der entsprechenden nebeneinanderliegenden zwei Speicherzellen derselben Zeile des Speicherzellenfelds (1) verbunden ist, und zweite Lesewortleitungen (RW 01, RW 11), von denen jede mit der anderen der entsprechenden nebeneinanderliegenden zwei Speicherzellen verbunden ist, aufweisen und
daß die Halbleiterspeichereinrichtung
einen ersten Leseadressendecodierer (2 e) zum Empfangen eines Leseadressensignals und Liefern eines Lesewortsignals an die ersten und die zweiten Lesewortleitungen (RW 00 bis RW 11), ein Schaltelement (11), das zwischen den Leseverstärkern (40 bis 43) und den Lesebitleitungen (RW 00 bis RW 31), die mit den entsprechenden nebeneinanderliegenden zwei Speicherzellen verbunden sind, verbunden ist, und
einen zweiten Leseadressendecodierer (2 f) zum Empfangen des Leseadressensignals und Liefern eines Signals an das Schaltelement (11) zum Ausführen des Schaltens aufweist.

14. Halbleiterspeichereinrichtung nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß die Wortleitungen (WW 00 bis WW 11, RW 0 X, RW 1 X) erste Lesewortleitungen (RW 00, RW 10), von denen jede mit einer der entsprechenden nebeneinanderliegenden zwei Speicherzellen derselben Zeile des Speicherzellenfelds (1) verbunden ist, und zweite Lesewortleitungen (RW 01, RW 11), von denen jede mit der anderen der entsprechenden nebeneinanderliegenden zwei Speicherzellen verbunden ist, aufweisen und daß die Halbleiterspeichereinrichtung einen Leseadressendecodierer (2 e) zum Empfangen eines Leseadressensignals und Liefern eines Lesewortsignals an die ersten und die zweiten Lesewortleitungen (RW 00 bis RW 11) auf der Grundlage des Leseadressensignals aufweist.

15. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß jede der Speicherzellen des Speicherzellenfelds (1) Elemente (6, 7, 8, 13) zum Einschreiben von Daten, die der entsprechenden Schreibbitleitung (WW 00 bis WB 31) in Abhängigkeit von einem der entsprechenden Schreibwortleitung (WW 00 bis WW 11) zugeführten Signal und zum Auslesen der eingeschriebenen Daten an die entsprechende Lesebitleitung (RB 00 bis RB 31) in Abhängigkeit von einem der entsprechenden Lesewortleitung (RW 0 X, RW 1 X) zugeführten Signal aufweist.

16. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, daß das der entsprechenden Schreibwortleitung zugeführte Signal ein Schreibwortsignal ist.

17. Datenpfad, der eine Halbleiterspeichereinrichtung vom 1-Bit-n-Wort-Typ mit einem ersten und einem zweiten Port mit
einem Speicherzellenfeld (1 a, 1 b), bei dem Speicherzellen mit n Worten einschließlich Datenspeicherknoten in Zeilen und in Spalten angeordnet sind,
Schreibwortleitungen (WW 0, WW 1) und Lesewortleitungen RWa 0, RWa 1, RW 0, RW 1), von denen jede mit den Speicherzellen der entsprechenden Zeilen des Speicherzellenfelds (1 a, 1 b) verbunden ist,
Schreibbitleitungen (WB) und Lesebitleitungen (RBa, RBb), die mit den Speicherzellen der jeweiligen Spalten des Speicherzellenfelds (1 a, 1 b) verbunden sind,
einer Schreibeinrichtung (3), die zusammen mit den Schreibwortleitungen (WW 00, WW 1) und den Schreibbitleitungen (WB) das erste Port darstellt, zum Einschreiben von in diese eingegebenen Daten in eine beliebige der Mehrzahl von Speicherzellen,
einer Verstärkereinrichtung (40 a, 40 b), die zusammen mit den Lesewortleitungen (RWa 0, RWa 1, RW 0, RW 1) und den Lesebitleitungen (RBa, RBb) das zweite Port darstellt, zum Verstärken von auf einer beliebigen der Mehrzahl von Speicherzellen ausgelesenen Speicherzelle und
einer Arithmetik- und Logik-Einheit (ALU) mit 1-Bit-Konfiguration, der die von der Verstärkereinrichtung (40 a, 40 b) ausgegebenen Daten zugeführt werden.