JP2000030475A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JP2000030475A
JP2000030475A JP16438599A JP16438599A JP2000030475A JP 2000030475 A JP2000030475 A JP 2000030475A JP 16438599 A JP16438599 A JP 16438599A JP 16438599 A JP16438599 A JP 16438599A JP 2000030475 A JP2000030475 A JP 2000030475A
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cell
block
memory device
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semiconductor memory
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Jukan Sai
寿 煥 崔
Lim Young-Ho
瀛 湖 林
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Abstract

(57)【要約】 【課題】 複数のセンスアンプを有するにもかかわらず
チップサイズの面積が増加せず、かつ複数の基準セルを
有し信頼性のある読み出し動作を行う半導体メモリ装置
を提供する。 【解決手段】 複数のメモリセルを有する複数のメモリ
セルブロック１００と、これら複数のメモリセルブロッ
ク１００に連結される複数のセンスアンプ３００と、基
準値を生成し、生成した基準値をセンスアンプ３００に
供給するための基準ブロック５００とを有し、各々のセ
ンスアンプ３００は、各々のメモリセルブロック１００
に結合され、基準ブロック５００は所定の基準値を保持
するための基準セル５２０と、この基準セルの状態に反
応する電流回路５１０とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、より詳しくは、１つの基準メモリセルブロック
と複数のセンスアンプとを連結させた半導体メモリ装置
に関する。
【０００２】
【従来の技術】パーソナルコンピュータ、飛行機自動調
節システム、携帯電話、ディジタルカメラ、そして携帯
通信装置のような多くのコンピューティングシステム
は、データとコードのいずれか、あるいはデータとコー
ドの両方を記憶するため不揮発性書き込み専用メモリを
利用する。不揮発性書き込み専用メモリ装置は、フラッ
シュＥＥＰＲＯＭｓ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒ
ｏｇｒａｍｍａｂｌｅ ａｎｄ Ｅｒａｓａｂｌｅ Ｒ
ｅａｄ−Ｏｎｌｙ−Ｍｅｍｏｒｉｅｓ；以下‘フラッシ
ュメモリ' と称する）を含む。不揮発性メモリは、コン
ピューティングシステムの電源が切られた後も、それら
コード及びデータをコンピューティングシステムに保存
または維持するという利点がある。このように、システ
ムが遮断されたり、電源が切られてもコード及びデータ
は失われない。
【０００３】フラッシュメモリは、読み出し及び書き込
み（又はプログラミング）用のＥＥＰＲＯＭのような他
の不揮発性メモリと比べ、データアクセス処理の遂行速
度が速い。フラッシュメモリの高速動作の長所は、上述
のような分野で非常に有用である。一般に２種類のフラ
ッシュメモリがあり、１つはメモリセルがビット線から
直列に連結されるナンド（ＮＡＮＤ）タイプであり、も
う１つはメモリセルがビット線に並列に連結されるノア
（ＮＯＲ）タイプである。よく知られているように、ノ
アタイプのフラッシュメモリは、データ処理速度が速
く、ノアタイプの方がナンドタイプより高周波メモリシ
ステムで用いる場合には利点が多い。ノアタイプフラッ
シュメモリにおいて、メモリセルのデータ状態は、所定
の基準セルと比較することによりセンスアンプによって
検証される。検証動作の安定化は、ノアタイプフラッシ
ュメモリで一番重要な要素となる。
【０００４】図３に示すフラッシュメモリは、フラッシ
ュメモリ装置のメモリセルアレイを構成している複数の
メモリブロックと、周辺回路ブロックとから形成されて
おり、メモリブロック１００、第１制御回路１１０、基
準セルブロック２００、第２制御回路２１０、センスア
ンプ３００及び、高電圧発生回路４００を備えている。
第１制御回路１１０は、メモリブロック１００に対して
消去、書き込み、あるいは検証を行ったり、プログラム
・オペレーションの駆動及び制御を行うための回路で構
成される。基準セルブロック２００は、セル電流（基準
電流ともいう）を生成し、センスアンプ３００に送り込
み、メモリブロック１００より選択されたメモリセルか
らの電流と比較検証する。第２制御回路２１０は、基準
セルブロック２００から選択された基準セルに対して、
消去、書き込み、検証を行ったり、プログラム・オペレ
ーションを行ったりする。センスアンプ３００は、メモ
リブロック１００から検出されたセル電流と、基準セル
ブロック２００から検出されたセル電流とを受け取り、
それらの差を比較してセル状態を示すロジックレベルを
判定する。
【０００５】各々のセンスアンプ３００は、１つのメモ
リセルブロック１００と１つの基準セルブロック２００
とに連結される。フラッシュメモリは、複数のメモリブ
ロック１００と基準セルブロック２００とを含み、それ
によって複数のセンスアンプ３００は、メモリブロック
１００からデータをアクセスするように配置されなけれ
ばならない。一般に、センスアンプ３００の数は、読み
取り１サイクル時間におけるデータ出力伝達容量によっ
て決定され、基準セルブロック２００と第２制御回路２
１０の数も同一である。たとえば、フラッシュメモリ装
置において、１６個のセンスアンプ３００に対して、１
６個の基準セルブロック２００と第２制御回路２１０と
を必要とする。基準セル数の増加に比例して、その装置
のセルサイズも増加する。
【０００６】
【発明が解決しようとする課題】しかしながら、各セン
スアンプに対応する基準ブロックは、別々の基準ブロッ
クの基準セルの差が原因で、メモリセルのデータを読み
出すための一定基準値から外れる場合がある。そのた
め、基準値を一定な値に維持することはセルデータを検
証する上で重要なことである。
【０００７】また、メモリセルは、プログラミングまた
は消去後、オフ−セルまたはオン−セルの状態で保持さ
れており、基準セルブロックの基準セルから供給される
電位と選択されたメモリセルの電位とを比較することに
よって、選択されたメモリセルがオフ−セルであるかオ
ン−セルであるか区別する。それゆえ、基準セルブロッ
クの基準値が他の基準値と違うと、読み取り動作のとき
に誤りが発生する。
【０００８】本発明は上記問題点を解決するため、下記
のことを目的とする。
【０００９】まず、第一の目的は、複数のセンスアンプ
を有するにもかかわらずチップサイズの面積が増加しな
い半導体メモリ装置を提供することである。
【００１０】第二の目的は、複数の基準セルを有し信頼
性のある読み出し動作を行う半導体メモリ装置を提供す
ることである。
【００１１】第三の目的は、複数のセンスアンプを有す
るにもかかわらずチップサイズの面積が増加しない不揮
発性半導体メモリ装置を提供することである。
【００１２】第四の目的は、複数の基準セルを有し信頼
性のある読み出し動作を行う不揮発性半導体メモリ装置
を提供することである。
【００１３】
【課題を解決するための手段】本発明は上記目的を達成
するために、複数のメモリセルを有する複数のメモリセ
ルブロックと、メモリセルブロックに個々に連結される
複数のセンスアンプと、基準値を生成し、生成した基準
値をセンスアンプへ供給する基準ブロックとを具備し、
基準ブロックは所定の基準値を保持するための基準セル
と、基準セルの状態に反応する電流回路とを有すること
を特徴とする半導体メモリ装置を提供する。
【００１４】本発明によるこの半導体メモリ装置の電流
回路は、入力端で基準セルと接続している電流ミラー回
路である。さらに、基準セルはメモリセルブロックのメ
モリセルに対応する。
【００１５】また本発明によれば、複数のメモリセルを
有する複数のメモリセルブロックと、メモリセルブロッ
クに個々に連結される複数のセンスアンプと、基準値を
生成し、生成した基準値をセンスアンプへ供給する基準
ブロックと、センスアンプに基準値を伝達するための複
数の基準駆動回路とを具備し、基準ブロックは、所定の
基準値を保持するための基準セルと、基準セルの状態に
反応する電流回路とを有し、基準駆動回路は、複数のセ
ンスアンプの入力端に個々に接続されることを特徴とす
る半導体メモリ装置を提供する。本発明によるこの半導
体メモリ装置の電流回路は、入力端が基準セルに連結さ
れる電流ミラー回路である。また、基準セルは、メモリ
セルブロックのメモリセルに対応し、フローティングゲ
ートを有する。また、基準駆動回路は、ソース・ドレイ
ンがセンスアンプの入力端と電源電圧にそれぞれ接続さ
れ、ゲートが基準ブロックの出力端に接続されるＮＭＯ
Ｓトランジスタからなる。
【００１６】また本発明によれば、複数のメモリセルを
有するＮ個のメモリセルブロックと、メモリセルブロッ
クに個々に連結されるＮ個のセンスアンプと、基準値を
生成し、生成した基準値をＮ個のセンスアンプに共通に
供給する基準ブロックとを具備し、基準ブロックは所定
の基準値を保持するための基準セルと、基準セルの状態
に反応する電流回路とを有することを特徴とする半導体
メモリ装置を提供する。本発明によるこの半導体メモリ
装置の電流回路は、入力端が基準セルと接続している電
流ミラー回路である。また、本発明によるこの半導体メ
モリ装置の基準セルは、メモリセルブロックのメモリセ
ルに対応する。
【００１７】また本発明によれば、複数のメモリセルを
有するＮ個のメモリセルブロックと、メモリセルブロッ
クに個々に連結されるＮ個のセンスアンプと、基準値を
生成し、生成した基準値をセンスアンプに供給する少な
くとも１つの基準ブロックと、センスアンプに基準値を
伝達するためのＮ個の基準駆動回路とを具備し、基準駆
動回路はＮ個のセンスアンプの入力端に個々に接続さ
れ、Ｎ個のセンスアンプは、１つの基準ブロックから供
給される基準値を共有することを特徴とする半導体メモ
リ装置を提供する。
【００１８】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。
【００１９】図１は、本発明によるフラッシュメモリ装
置を示しており、複数あるメモリセルブロックのうちの
１つと、それに連結されたセンスアンプとを示してい
る。図２には、図１のメモリブロック１００、センスア
ンプ３００、基準駆動回路２５０及び基準ブロック５０
０と同一のものが示されている。図１の基準駆動回路２
５０は、センスアンプ３００の入力端に接続され、基準
セルブロック５２０から供給された電位を転送してい
る。基準駆動回路２５０は、例えば、センスアンプ３０
０の入力端と接地との間に接続されるＮＭＯＳトランジ
スタＮＭ２で形成され、そのゲートは、基準ブロック５
００に配置されている電流ミラー回路５１０の出力ノー
ド５１４に接続されている。
【００２０】基準ブロック５００は、電流ミラー回路５
１０、基準セルブロック５２０及び基準制御回路５３０
を有している。１つのメモリブロックが、複数のセンス
アンプ３００に対応し、一方、個々のセンスアンプには
基準駆動回路２５０がそれぞれ１つずつ提供されてい
る。
【００２１】電流ミラー回路５１０は、基準セルブロッ
ク５２０の基準セルの状態と、メモリブロック１００の
中から選択されたメモリセルに対応する基準セルの状態
とを、基準駆動回路２５０のＮＭＯＳトランジスタＮＭ
２のゲートに伝送する。電流ミラー回路５１０の出力ノ
ード５１４は、ソースが接地（又は基板）に連結される
ＮＭＯＳトランジスタＮＭ１のゲートとドレインとに接
続され、ゲートが入力ノードに接続されるＰＭＯＳトラ
ンジスタＰＭ２を介して電源電圧と結合される。また、
入力ノード５１２は、ソースが電源電圧に結合されるＰ
ＭＯＳトランジスタＰＭ１のゲートとドレインとに接続
される。
【００２２】電流ミラー回路５１０の入力ノード５１２
は、実際にはフローティングゲートを有する基準セルに
連結しているビット線（未図示）に接続している。フロ
ーティングゲート型の基準セルは、一定な電位を維持し
ており、電流ミラー回路５１０の入力ノード５１２は、
基準セルブロック５２０の基準セル状態に応じて、電流
ミラー回路５１０の入力ノード５１２から基準セルブロ
ック５２０の基準セルを通し、基準セル電流を接地に流
す。基準セル電流は基準セルブロック５２０の基準セル
のフローティングゲートに充電されている電気の量に依
存する。さらに、ＰＭＯＳトランジスタＰＭ１は、入力
ノード５１２から流れる電流量に比例してチャンネル電
流が流れるようになる。入力ノード５１２におけるプル
ダウン率（ｒａｔｅ ｏｆ ｐｕｌｌｉｎｇ−ｄｏｗ
ｎ）は、ＰＭＯＳトランジスタの電流駆動力を決定す
る。ＰＭＯＳトランジスタＰＭ２が入力ノード５１２の
プルダウン率に応じて出力ノード５１４に一定電流を供
給することによってゲートが電流ミラー回路５１０の出
力ノード５１４に連結されているＮＭＯＳトランジスタ
ＮＭ２もそれに応じる。その結果、基準駆動回路２５０
にあるＮＭＯＳトランジスタＮＭ２は基準セルによって
設定された基準値をセンスアンプ３００に伝達する。そ
れゆえ、センスアンプ３００は、メモリブロック１００
の中から選択されたメモリセルから検証された値と、基
準セルから得られた基準値とを、駆動回路２５０のＮＭ
ＯＳトランジスタＮＭ２を介して受け取り、メモリブロ
ック１００から選択されたメモリセルの状態、即ちオン
−セルであるかオフ−セルであるかを示すためのセンス
データ信号を発生する。
【００２３】図２は、複数のメモリセルブロックＢＬＫ
０−ＢＬＫｉとセンスアンプＳＡ０−ＳＡｉとを有する
メモリ装置の構成を概略的に示している。メモリセルブ
ロックは、図１のメモリセルブロック１００と同一であ
り、センスアンプも図１のセンスアンプと同一である。
そして図１の基準駆動回路２５０と同じく、ＮＭＯＳト
ランジスタで構成された複数の基準駆動回路ＲＤ０−Ｒ
Ｄｉは、センスアンプＳＡ０−ＳＡｉにそれぞれ結合さ
れている。メモリセルブロックＢＬＫ０−ＢＬＫｉ各々
に対応するセンスアンプＳＡ０−ＳＡｉ、そして基準駆
動回路ＲＤ０−ＲＤｉは、１つの基準ブロック５００に
共通に連結される。また、図２の基準ブロック５００
は、図１に示すように電流ミラー回路５１０、基準セル
ブロック５２０、そして基準制御回路５３０を含む（い
ずれも図示せず）。図２と図３の構造を比較すると、従
来の装置は複数の基準セルブロックと基準制御ブロック
を必要とするのに対し、本発明におけるメモリ装置は、
電流ミラー回路、基準セルブロック及び基準制御回路を
それぞれ１つずつ含む、基準ブロックを１つだけ必要と
する。
【００２４】したがって、複数ある全てのセンスアンプ
が同一の基準値を受け取り、メモリセルからくる様々な
データ値と比較することになる。よって少なくとも、従
来のように、基準セル間の差が原因でセルの状態を検証
するときに誤った結果を発生することがなくなる。
【００２５】以上、本発明による不揮発性半導体メモリ
装置の実施の形態を詳細に説明したが、本発明は前述の
実施の形態に限定されるものではなく、その要旨を逸脱
しない範囲で変更可能である。
【００２６】
【発明の効果】このように本発明によれば、第一の目的
である複数のセンスアンプを有するにもかかわらずチッ
プサイズの面積が増加しない半導体メモリ装置と、第二
の目的である複数の基準セルを有し信頼性のある読み出
し動作を行う半導体メモリ装置と、第三の目的である複
数のセンスアンプを有するにもかかわらずチップサイズ
の面積が増加しない不揮発性半導体メモリ装置と、第四
の目的である複数の基準セルを有し信頼性のある読み出
し動作を行う不揮発性半導体メモリ装置とを提供するこ
とができる。
【図面の簡単な説明】
【図１】本発明による半導体メモリ装置の機能構造を示
すブロック図。
【図２】本発明によるメモリブロック、センスアンプ、
制御回路を含む機能的配列を示す部分図。
【図３】従来の不揮発性半導体メモリ装置のブロック
図。
【符号の説明】
１００：メモリブロック １１０：制御回路 ２００：基準セルブロック ２１０：第２制御回路 ２５０：基準駆動回路 ３００：センスアンプ ３１０：第１制御回路 ４００：高電圧発生回路 ５００：基準ブロック ５１０：電流ミラー回路 ５２０：基準セルブロック ５３０：基準制御回路

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルを有する複数のメモリ
    セルブロックと、 前記メモリセルブロックに個々に連結される複数のセン
    スアンプと、 基準値を生成し、生成した前記基準値を前記センスアン
    プへ供給する基準ブロックと、を具備し、 前記基準ブロックは所定の基準値を保持するための基準
    セルと、前記基準セルの状態に反応する電流回路とを有
    することを特徴とする半導体メモリ装置。
  2. 【請求項２】 前記電流回路は、入力端で前記基準セル
    と接続している電流ミラー回路であることを特徴とする
    請求項１に記載の半導体メモリ装置。
  3. 【請求項３】 前記基準セルは、前記メモリセルブロッ
    クのメモリセルに対応することを特徴とする請求項１に
    記載の半導体メモリ装置。
  4. 【請求項４】 複数のメモリセルを有する複数のメモリ
    セルブロックと、 前記メモリセルブロックに個々に連結される複数のセン
    スアンプと、 基準値を生成し、生成した前記基準値を前記センスアン
    プへ供給する基準ブロックと、 前記センスアンプに前記基準値を伝達するための複数の
    基準駆動回路と、を具備し、 前記基準ブロックは、所定の基準値を保持するための基
    準セルと、前記基準セルの状態に反応する電流回路とを
    有し、 前記基準駆動回路は、前記複数のセンスアンプの入力端
    に個々に接続されることを特徴とする半導体メモリ装
    置。
  5. 【請求項５】 前記電流回路は、入力端が前記基準セル
    に連結される電流ミラー回路であることを特徴とする請
    求項４に記載の半導体メモリ装置。
  6. 【請求項６】 前記基準セルは、前記メモリセルブロッ
    クのメモリセルに対応することを特徴とする請求項４に
    記載の半導体メモリ装置。
  7. 【請求項７】 前記基準セルは、フローティングゲート
    を有することを特徴とする請求項４に記載の半導体メモ
    リ装置。
  8. 【請求項８】 前記基準駆動回路は、ソース・ドレイン
    が前記センスアンプの入力端と電源電圧にそれぞれ接続
    され、ゲートが前記基準ブロックの出力端に接続される
    ＮＭＯＳトランジスタからなることを特徴とする請求項
    ４に記載の半導体メモリ装置。
  9. 【請求項９】 複数のメモリセルを有するＮ個のメモリ
    セルブロックと、 前記メモリセルブロックに個々に連結されるＮ個のセン
    スアンプと、 基準値を生成し、生成した前記基準値を前記Ｎ個のセン
    スアンプに共通に供給する基準ブロックと、を具備し、 前記基準ブロックは所定の基準値を保持するための基準
    セルと、前記基準セルの状態に反応する電流回路とを有
    することを特徴とする半導体メモリ装置。
  10. 【請求項１０】 前記電流回路は、入力端が前記基準セ
    ルと接続している電流ミラー回路であることを特徴とす
    る請求項９に記載の半導体メモリ装置。
  11. 【請求項１１】 前記基準セルは、前記メモリセルブロ
    ックのメモリセルに対応することを特徴とする請求項９
    に記載の半導体メモリ装置。
  12. 【請求項１２】 複数のメモリセルを有するＮ個のメモ
    リセルブロックと、 前記メモリセルブロックに個々に連結されるＮ個のセン
    スアンプと、 基準値を生成し、生成した前記基準値を前記センスアン
    プに供給する少なくとも１つの基準ブロックと、 前記センスアンプに前記基準値を伝達するためのＮ個の
    基準駆動回路と、を具備し、 前記基準駆動回路は前記Ｎ個のセンスアンプの入力端に
    個々に接続され、前記Ｎ個のセンスアンプは、１つの前
    記基準ブロックから供給される前記基準値を共有するこ
    とを特徴とする半導体メモリ装置。
JP16438599A 1998-06-12 1999-06-10 半導体メモリ装置 Pending JP2000030475A (ja)

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