CN111538363B - 基准电压产生电路、电源开启检测电路以及半导体装置 - Google Patents

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Abstract

本发明提供一种基准电压产生电路、电源开启检测电路以及半导体装置，该基准电压产生电路包含：PMOS晶体管P1、P2，被配置为对第1、第2电流路径提供相同电流值的电流源；双极晶体管Q1，在第1电流路径连接PMOS晶体管P1；双极晶体管Q2，在第2电流路径连接PMOS晶体管P2；差动放大电路AMP，控制PMOS晶体管P1、P2的栅极，使得节点VN与节点VP的电压相等；输出节点BGR，输出基准电压Vref；以及基准电压保证部130，当节点VN的电压与节点VP的电压的差在一定值以下保持不变时，输出检测信号BGRDET。

Description

基准电压产生电路、电源开启检测电路以及半导体装置
技术领域
本发明是关于基准电压产生电路，特别是关于使用能隙参考(BandgapReference)电路来产生基准电压的电路。
背景技术
快闪存储器等半导体装置中，通常设有电源开启(Power On)检测电路，用来检测供电时电源电压已经达到一定电压。若电源开启检测电路检测到电压为一定电压以上，则执行电源开启程序，并进行内部电路的重设等。举例来说，有鉴于供电时的电源电压不稳定，日本专利特开2008-160399号公报揭示了一种电源开启系统重设电路：当供电时让操作起始的程序停止，将系统重设直到电源稳定为止，并在电源稳定之后让系统启动。
图1表示既有电源开启检测电路的构成。电源开启检测电路10具备：基准电压产生电路20，产生基准电压Vref；内部电压产生电路30，基于电源电压Vcc产生内部电压VI；以及比较电路40，被配置为基于基准电压Vref与内部电压VI的比较结果而产生电源开启检测信号PWRDET。例如，当内部电压VI已经达到基准电压Vref时，比较电路40输出电源开启检测信号PWRDET给内部电路。内部电压产生电路30例如对电源电压Vcc进行分压以产生内部电压VI。
基准电压Vref用来判定电源电压Vcc是否已经达到目标电压。基于目标电压，内部电压产生电路30可产生比保证内部电路可正常运作的电压(以下简称保证电压)还要高的内部电压VI(以下简称期望电压)。为了防止内部电路在低电压下错误运作，因此对基准电压Vref要求高精度。举例来说，若基准电压Vref设定的比期望电压还低，将导致在电源电压Vcc没有达到目标电压的情况下，仍会输出电源开启检测信号PWRDET，使得提供给内部电路的内部电压VI无法保证内部电路可正常运作，结果引起了错误运作等。
因此，与电源电压Vcc的变动或操作温度几乎不相依的能隙参考电路(以下称BGR电路)，会用在基准电压产生电路20。图2表示一般的BGR电路的构成。如图2所示，BGR电路包含：第1电流路径与第2电流路径，位于电源电压Vcc以及接地电位GND之间；及差动放大电路AMP。第1电流路径包括串接的PMOS晶体管P1、电阻R1及双极晶体管Q1；第2电流路径包括串接的PMOS晶体管P2、电阻R2、电阻R及双极晶体管Q2。差动放大电路AMP的反向输入端子(-)连接至电阻R1与双极晶体管Q1之间的节点VN；差动放大电路AMP的非反向输入端子(+)连接至电阻R2与电阻R之间的节点VP；差动放大电路AMP的输出端子共同连接至晶体管P1、P2的栅极。
PMOS晶体管P1、P2作为对第1、第2电流路径提供相同电流值的电流源而运作，由双极晶体管Q1使第1电流在第1电流路径流通，由双极晶体管Q2使第2电流在第2电流路径流通。另外，差动放大电路AMP控制晶体管P1、P2的栅极电压，使得节点VN与节点VP相等(VN＝VP)。换句话说，差动放大电路AMP调整输出电压，使得双极晶体管Q1的顺向电压，与双极晶体管Q2的顺向电压以及电阻R产生的电压相加后的电压相等。
BGR电路中，由于双极晶体管Q1、Q2的顺向电压具有负温度系数，而节点VN、VP的差具有正温度系数，因此通过适切选择电阻R1、R2、R的电阻值，能够成为无温度相依性的电路。
当节点VN与节点VP的电压相等时，VN＝VP，VP＝VBE+(R×iBGR)，(R×iBGR)＝VP-VBE。iBGR为流经电阻R的电流。VP-VBE利用下列公式算出。KB为波兹曼常数，e为电荷量，T为绝对温度。
[公式1]
VN＝VP
Figure BDA0002364017660000021
Figure BDA0002364017660000022
e＝1.602×10-19
KB＝1.381×10-23
n＝BGR ratio m＝1:n
图3表示图2中BGR电路的运作波形。电源电压Vcc在时间t1供应，电源电压Vcc升起。输出节点BGR、节点VN、节点VP、基极-射极间电压VBE伴随而之开始上升。BGR电路在时间t1～t3于低电压下运作(意即，于比保证电压还低的电压下运作)，因此，节点VN在时间t2变为恒定，但节点VP、基极-射极间电压VBE仍不稳定。在时间t3之后，BGR电路于期望电压下运作，差动放大电路AMP调整输出电压，使得节点VN与节点VP相等，由输出节点BGR输出约1.25V的恒定的基准电压Vref。
近年来，由于电源电压Vcc的低电压化(例如：Vcc＝1.8V)，使BGR电路需在低电压下运作，如图3时间t1～t3所示，导致输出节点BGR输出低于期望电压(1.25V)的基准电压(以下简称低基准电压Vref_L)。举例来说，当电源电压Vcc变得比构成差动放大电路AMP的CMOS晶体管的临界值还大，输出节点BGR输出低基准电压Vref_L。如此一来，当比较电路40将低基准电压Vref_L与内部电压产生电路30所产生的内部电压VI进行比较，虽然电源电压Vcc尚未达到目标电压，却输出了H电平的电源开启检测信号PWRDET，其结果为，内部电路在低于保证电压的环境运作，而易导致错误运作。
这种情况如图4所示。电源电压Vcc在时间t1供应，电源电压Vcc上升。同期间，内部电压产生电路30基于电源电压Vcc进行电阻分压而产生的内部电压VI也同样上升。电阻分压的比例是由电源电压Vcc等适当决定。
在时间t2，当电源电压Vcc达到电压Va后，BGR电路开始运作。由于基于此时的电源电压Vcc所产生的内部电压VI比保证BGR电路可正确运作的电压还低，因此，BGR电路的输出节点BGR输出低基准电压Vref_L。此时，由于内部电压VI仍小于低基准电压Vref_L，因此，比较电路40不会输出H电平的电源开启检测信号PWRDET。
在时间t3，当内部电压VI变得大于等于低基准电压Vref_L时，比较电路40输出H电平的电源开启检测信号PWRDET。需注意的是，此时的电源电压Vcc虽上升至电压Vb，但电压Vb仍小于电压Vtg。尽管如此，内部电路仍响应电源开启检测信号PWRDET而开始运作。
在时间t4，电源电压Vcc达到电压Vtg，使对应的内部电压VI等于保证电压，然而此时输出节点BGR所输出的基准电压Vref尚未达恒定值；在时间t5，BGR电路才得以正常运作(即输出恒定的基准电压Vref)，而输出等于期望电压(例如1.25V)的基准电压Vref，此时的电源电压Vcc为大于电压Vtg的目标电压Vc。原本来说，比较电路40应该在时间t5时才输出H电平的电源开启检测信号PWRDET，使内部电路于达到期望电压时开始运作。
举例来说，于NAND型快闪存储器中，采用熔丝(fuse)来存储设定信息，其中设定信息例如为读取、编程、抹除等用途所需的电压，或者使用者选项等。快闪存储器在供电时，当检测出H电平的电源开启检测信号PWRDET后，将存储在熔丝的设定信息读取到暂存器，随后，控制器基于保持在暂存器的设定信息而控制运作。
图5说明根据图4的实施例的熔丝的读取运作。其中，纵轴表示电源电压Vcc的电压。在时间t1(即电源电压Vcc等于电压Vb)输出H电平的电源开启检测信号PWRDET后，电源开启程序开始，控制器将设定信息从熔丝载入到暂存器。随后，电源电压Vcc在时间t2达到目标电压Vc。
在快闪存储器等实行电源开启程序时，将执行熔丝的读取，该熔丝的读取与一般存储单元阵列当中的读取相同，是通过读取存储在ROM当中的命令等代码，而由CPU(中央处理器)来执行。也就是说，当执行熔丝读取时，时脉信号用于从ROM读取代码，电荷泵启动以产生读取用的电压，另外，位线在读取运作时将被预先充电。有的时候可能会因为这些运作而产生峰值电流，使得电源电压Vcc瞬间下降。
假设电源电压Vcc处于比目标电压Vc还低的状态，或是电源电压Vcc在这状态下又更加下降，则感测电路的运作裕度会不够充分，或是时脉信号会不稳定，导致无法从ROM读取出正确的代码，使熔丝的读取变为不稳定的运作。结果，产生了不预期的运作，或是ROM的读取在中途卡住。特别是在低电压(例如，电源电压Vcc为1.8V)下运作的存储器，由于运作裕度小，因此容易引起上述的问题。如上所述，若在目标电压Vc以下，甚至在电压Vtg以下输出电源开启检测信号PWRDET，则难以保证电源开启程序可以正常运作，而导致电源开启程序失败或异常。
发明内容
本发明是为了解决像这样的既有课题而成，目的在于提供一种基准电压产生电路、电源开启检测电路、以及半导体装置，能够保证供电时的基准电压可供内部电路正常运作。
关于本发明的基准电压产生电路，包含：电流源，对第1电流路径以及第2电流路径提供相同电流值的电流；第1PN结元件，连接该第1电流路径，使第1电流流通于该第1电流路径；第2PN结元件，连接该第2电流路径，使大于该第1电流的第2电流流通于该第2电流路径；输出节点，连接该第2电流路径，输出基准电压；第一差动放大电路，控制该电流源，使得该第1电流路径的该电流源和该第1PN结元件之间的第1节点的电压，以及该第2电流路径的该电流源和该第2PN结元件之间的第2节点的电压相等；以及基准电压保证部，当该第1节点的电压与该第2节点的电压的差维持于一定值以下时，输出用以表示该基准电压已达期望电压的检测信号。
某实施例中，该基准电压保证部包含第二差动放大电路，将该第1节点的电压与该第2节点的电压进行比较；该基准电压保证部基于该第1节点的电压与该第2节点的电压的比较结果，输出该检测信号。某实施例中，当该第2节点的电压已经稳定时，该基准电压保证部输出该检测信号。某实施例中，该第2电流路径包含电阻，串接在该第2节点与该第2PN结元件之间。某实施例中，该第1电流路径在该电流源与该第1节点之间包含第1电阻；该第2电流路径在该电流源与该第2节点之间包含第2电阻。某实施例中，该第1PN结元件与该第2PN结元件为二极管、PNP双极晶体管、或NPN双极晶体管。某实施例中，该基准电压产生电路为能隙参考电路。
关于本发明的电源开启检测电路，包含：如上所述的基准电压产生电路；以及比较电路，将该基准电压与基于电源电压所产生的内部电压进行比较，从而输出电源开启检测信号；其中，该比较电路响应该基准电压产生电路所输出的该检测信号，将该基准电压与该内部电压进行比较。
关于本发明的半导体装置，包含：如上所述的电源开启检测电路；其中，该半导体装置基于该电源开启检测电路所输出的该电源开启检测信号，执行电源开启程序。某实施例中，该半导体装置为NAND型快闪存储器，当执行该电源开启程序时，读取存储在存储单元中与运作有关的设定信息。
由于设计成当第1节点的电压与第2节点的电压的差在达到维持于一定值以下时输出检测信号，因此通过本发明，能够保证基准电压已经达到期望电压。其结果为，电源开启检测电路能够防止内部电路在低电压下错误运作。
附图说明
图1表示既有电源开启检测电路的构成。
图2表示既有能隙参考(BGR)电路的构成。
图3表示图2中BGR电路的各节点在不同时间的电压波形。
图4是说明既有电源开启检测电路的各节点在不同时间的运作波形图。
图5说明既有快闪存储器电源的熔丝的读取运作的课题。
图6表示关于本发明实施例电源开启检测电路的构成。
图7表示关于本发明实施例BGR电路的构成。
图8表示关于本发明实施例BGR电路的各节点在不同时间的电压波形。
图9是说明关于本发明实施例电源开启检测电路的运作的波形图。
图10是表示关于本发明实施例NAND型快闪存储器的构成的方块图。
符号说明：
10～电源开启检测电路 110～能隙参考电路
20～基准电压产生电路 120～基准电压产生部
30～内部电压产生电路 130～基准电压保证部
40～比较电路 132～检测电路
100～电源开启检测电路 200～快闪存储器
210～存储单元阵列 P1、P2、…、P5～PMOS晶体
220～输入输出缓冲 管
230～地址暂存器 Q1、Q2～双极晶体管
240～控制器 R1、R2、R～电阻
250～字线选择电路 t1、t2、…、t5～时间
260～页缓冲/感测电路 V0～输出端子
270～列选择电路 Va、Vb～电压
280～高电压产生电路 VBE～基极-射极间电压
AMP～差动放大电路 Vc～目标电压
AMP2～差动放大电路 Vcc～电源电压
Ax～行地址信息 VccDIV～电压
Ay～列地址信息 Vers～抹除电压
BGR～输出节点 VI～内部电压
BGRDET～检测信号 VN、VP～节点
BLK(0)、BLK(1)、…、BLK(m-1)～ Vpass～通过电压
区块 Vpgm～写入电压
DET～节点 Vread～读取通过电压
iBGR～电流 Vref～基准电压
IN～反相器 Vtg～电压
N1、N2、N3～NMOS晶体管 PWRDET～电源开启检测信号
具体实施方式
接着，针对本发明的实施形态，参照图式详细说明。关于本发明的电源开启检测电路，可适用于由外部或内部提供电源电压的半导体装置，例如：快闪存储器(FlashMemory)、动态存储器(DRAM)、静态存储器(SRAM)、可变电阻式存储器(RRAM)、磁阻式存储器(MRAM)之类的半导体存储装置，或是逻辑、信号处理之类的半导体装置等。
接着，针对本发明的实施例进行说明。图6表示关于本发明实施例电源开启检测电路的构成，并针对与图1所示实质上同一的构成，赋予同一个参照编号。
本实施例的电源开启检测电路100，包含BGR电路110、内部电压产生电路30、以及比较电路40。BGR电路110包含基准电压产生部120以及基准电压保证部130。基准电压产生部120与图2所示BGR电路的构成相同，也就是包含：第1电流路径与第2电流路径，位于电源电压Vcc以及接地电位GND之间及差动放大电路AMP。第1电流路径包括串接的PMOS晶体管P1、电阻R1及第1PN结元件(例如双极晶体管Q1)；第2电流路径包括串接的PMOS晶体管P2、电阻R2、电阻R及第2PN结元件(例如双极晶体管Q2)。差动放大电路AMP的反向输入端子(-)连接至电阻R1与双极晶体管Q1之间的节点VN；差动放大电路AMP的非反向输入端子(+)连接电阻R2与电阻R之间的节点VP；差动放大电路AMP的输出端子共同连接至晶体管P1、P2的栅极。
第1PN结元件与第2PN结元件可为二极管、PNP双极晶体管、或NPN双极晶体管。于本实施例中，双极晶体管Q1、Q2为二极管连接的PNP双极晶体管，其基极与集极共同连接接地电位GND。另外，双极晶体管Q1、Q2的射极面积比为1比n(n为大于1的数)，即双极晶体管Q2射极面积为双极晶体管Q1射极面积的n倍，而双极晶体管Q1电流密度为双极晶体管Q2的n倍。另外，虽然此处使用了双极晶体管Q1、Q2，但也可以使用二极管以取代双极晶体管Q1、Q2。例如，连接1个二极管以取代双极晶体管Q1，连接n个并联的二极管以取代双极晶体管Q2。
PMOS晶体管P1、P2作为对第1、第2电流路径提供相同电流值的电流源而运作，由第1PN结元件使第1电流在第1电流路径流通，由第2PN结元件使大于第1电流的第2电流在第2电流路径流通。
基准电压保证部130监视基准电压产生部120的节点VN、VP，当检测出节点VP的电压与节点VN的电压已经相等，或是节点VP的电压已经恒定时，将检测信号BGRDET输出给比较电路40，该检测信号BGRDET表示基准电压Vref为期望电压。比较电路40响应检测信号BGRDET，将基准电压Vref与内部电压VI进行比较，并基于该比较结果将电源开启检测信号PWRDET输出给内部电路。
如图3的时间t1～t3、图4的时间t2～t5的虚线所示，基准电压产生部120于供电时，在电源电压Vcc升起至目标电压Vc前的低电压状态下开始运作，从输出节点BGR输出小于期望电压的低基准电压Vref_L。当基准电压保证部130检测出节点VP的电压与节点VN的电压已经相等，或是节点VP的电压已经恒定时，表示输出节点BGR所输出的基准电压Vref已经达到期望电压，从而输出检测信号BGRDET给比较电路40。于其中1个例子中，基准电压保证部130将基准电压产生部120的节点VN的电压与节点VP的电压进行比较，当两者的差分已经为0或是一定的值以下的恒定值时，输出检测信号BGRDET。当BGR电路于保证电压下运作时，差动放大电路AMP调整输出，使得节点VN与节点VP的电压相等，此时，基准电压Vref为期望的电压(1.25V)。比较电路40响应检测信号BGRDET，将基准电压Vref与内部电压VI进行比较，将电源开启检测信号PWRDET输出给内部电路。藉此可以防止内部电路在低电压下错误运作。
接着，图7表示本实施例BGR电路110的详细电路。基准电压产生部120由于与图2所示的电路相同，故省略说明。基准电压保证部130包含：PMOS晶体管P3、P4，共同连接PMOS晶体管P1、P2的栅极；NMOS晶体管N1、N2，分别直列连接PMOS晶体管P3、P4；检测电路132，包含PMOS晶体管P5以及NMOS晶体管N3，直列连接在电源电压以及接地电位GND之间；差动放大电路AMP2，其反向输入端子(-)连接至节点VN；其非反向输入端子(+)连接至电阻R2以及电阻R之间的节点VP；其输出端子V0输出到检测电路132的PMOS晶体管P5的栅极；以及反相器IN，连接在PMOS晶体管P4以及NMOS晶体管N2之间，被配置以输出检测信号BGRDET。
NMOS晶体管N1、N3的栅极共同连接PMOS晶体管P3的汲极，NMOS晶体管N1、N3处于导通状态。差动放大电路AMP2将响应节点VN与节点VP的差分的电压经由输出端子V0输出给检测电路132。换言之，当节点VN与节点VP的差很大时，相应于此，大输出电压输出到PMOS晶体管P5的栅极，PMOS晶体管P5为非导通状态，检测电路132的节点DET为L电平，晶体管N2断开，反相器IN的输出为L电平。另一方面，当VN与VP的差很小时，相应于此，小输出电压输出到PMOS晶体管P5，PMOS晶体管P5为导通状态，检测电路132的节点DET为H电平，NMOS晶体管N2导通，从反相器IN输出H电平的检测信号BGRDET。
图8表示基准电压保证部130的各节点在不同时间的电压波形。该时间t1～t3对应图3所示的时间t1～t3。电源电压Vcc在时间t1供应。在时间t1～t2的期间，由于节点VN比起节点VP还要急速升起，因此节点VN与节点VP的电压差逐渐变大，差动放大电路AMP2的输出端子V0的电压逐渐变大。在时间t2，节点VN变为恒定，在时间t2～t3的期间，节点VN与节点VP的电压差逐渐变小，差动放大电路AMP2的输出端子V0的电压逐渐变小。在时间t3，节点VP变为恒定，节点VN与节点VP的电压差几乎维持在一定值以下的恒定值，差动放大电路AMP2的输出端子V0的电压也变为相对较小的恒定电压。随着提供给检测电路132的电源电压Vcc上升，检测电路132在时间t3开始正常运作。此时，差动放大电路AMP2的输出端子V0为小电压，PMOS晶体管P5导通，节点DET为H电平。藉此，由反相器IN输出H电平的检测信号BGRDET。
如上所述，当节点VN与节点VP的电压差维持在一定值时，换句话说，由输出节点BGR输出已经稳定的基准电压Vref时，由于基准电压保证部130输出H电平的检测信号BGRDET，因此能够保证比较电路40所使用的基准电压Vref即为期望电压。比较电路40能够响应已迁移至H电平的检测信号BGRDET，将基准电压产生部120产生的基准电压Vref，与内部电压VI进行比较，从而输出H电平的电源开启检测信号PWRDET。因此，能够防止内部电路在目标电压或是保证电压以下的低电压错误运作。
图9说明本实施例电源开启检测电路100的运作。时间t1～t5对应图4的时间t1～t5。电源电压Vcc在时间t1供应；基准电压产生部120在时间t2以低电压开始运作而产生低基准电压Vref_L。在时间t3，虽然内部电压VI变得大于等于低基准电压Vref_L，但由于检测信号BGRDET仍为L电平，因此，比较电路40并不会被使能(Enable)，而使电源开启检测信号PWRDET仍为L电平。
在时间t4，电源电压Vcc达到电压Vtg；在时间t5，由基准电压产生部120所产生的基准电压Vref成为期望电压；同时，H电平的检测信号BGRDET由基准电压保证部130输出。比较电路40响应检测信号BGRDET而被使能，从而将基准电压Vref与内部电压VI进行比较，当内部电压VI大于等于基准电压Vref时，将H电平的电源开启检测信号PWRDET输出给内部电路。
如上所述，若根据本实施例，由于基准电压Vref已经达到期望电压时，电源开启检测电路100将电源开启检测信号PWRDET输出给内部电路，使得内部电路在电源电压Vcc达到目标电压或保证电压之后才运作，因此能够防止电源开启程序错误运作或是中断。
接着，针对应用本实施例电源开启检测电路的NAND型快闪存储器进行说明。图10表示本实施例NAND型快闪存储器的构成。快闪存储器200，包含：存储单元阵列210，包含多个包括多个存储单元的区块；输入输出缓冲220，连接外部输入输出端子I/O；地址暂存器230，从输入输出缓冲220接收地址数据；控制器240，从输入输出缓冲220接收指令数据等，并控制NAND型快闪存储器的各部；字线选择电路250，从地址暂存器230接收行地址信息Ax，解码行地址信息Ax，基于解码结果执行区块的选择以及字线的选择等；页缓冲/感测电路260，保持从字线选择电路250所选择的页当中读取出的数据，同时保持应编程到所选择的页的输入数据；列选择电路270，从地址暂存器230接收列地址信息Ay，解码列地址信息Ay，基于该解码结果，选择页缓冲/感测电路260内的列地址的数据；高电压产生电路280，基于例如电源电压Vcc而产生数据的读取、编程、抹除等用途所必要的各种电压(写入电压Vpgm、通过电压Vpass、读取通过电压Vread、抹除电压Vers等)；以及前述的电源开启检测电路100，在供电时依据内部的基准电压保证部130的检测信号BGRDET启用内部的比较电路40，以检测出电源电压Vcc已经达到电源开启电压电平(例如目标电压)。
当电源电压Vcc已经达到目标电压，电源开启检测电路100的内部电压产生电路30所产生的内部电压VI例如可提供给输入输出缓冲220、地址暂存器230、控制器240、页缓冲/感测电路260与列选择电路270之任一者或其组合以供其进行运作。但本发明不为此限。此外，高电压产生电路280所产生的各种电压大于内部电压VI。
存储单元阵列210当中包含了多个熔丝，用来存储读取、编程、抹除等用途所需的电压设定，或是使用者选项等设定。当控制器240从电源开启检测电路100接收到电源开启检测信号PWRDET后，将执行电源开启程序。电源开启程序当中，包含了将存储在这些熔丝当中的设定信息等载入到暂存器的处理。本实施例中，电源开启检测电路100被配置为使H电平的电源开启检测信号PWRDET响应来自于基准电压保证部130的检测信号BGRDET而输出，藉此使提供给各部的内部电压VI大于保证电压，因此，能够让电源开启程序适切地执行，而不会中断或是错误运作。
详述了关于本发明较佳的实施形态，但本发明并非限定于特定的实施形态，在权利要求所记载的发明要旨的范围内，可进行各种的变形/变更。

Claims (10)

1.一种基准电压产生电路，其特征在于，包含：
电流源，对第1电流路径以及第2电流路径提供相同电流值的电流；
第1PN结元件，连接所述第1电流路径，使第1电流流通于所述第1电流路径；
第2PN结元件，连接所述第2电流路径，使大于所述第1电流的第2电流流通于所述第2电流路径；
输出节点，连接所述第2电流路径，输出基准电压；
第一差动放大电路，控制所述电流源，使得所述第1电流路径的所述电流源和所述第1PN结元件之间的第1节点的电压，以及所述第2电流路径的所述电流源和所述第2PN结元件之间的第2节点的电压相等；以及
基准电压保证部，当所述第1节点的电压与所述第2节点的电压的差维持于一定值以下时，输出用以表示所述基准电压已达期望电压的检测信号；
所述基准电压保证部还包含：
第二差动放大电路，将所述第1节点的电压与所述第2节点的电压进行比较；以及
检测电路，耦接于电源电压与接地电位之间；
所述检测电路包含晶体管，所述晶体管的栅极耦接所述第二差动放大电路的输出端子；
所述晶体管的第1端子耦接所述电源电压，且所述晶体管的第2端子耦接第3节点，所述第3节点输出用以控制所述检测信号的电平的控制信号；
所述基准电压保证部基于所述第1节点的电压与所述第2节点的电压的比较，输出所述检测信号。
2.根据权利要求1所述的基准电压产生电路，其特征在于，
所述基准电压保证部包含PMOS晶体管以及NMOS晶体管；
所述基准电压保证部的所述PMOS晶体管的栅极耦接所述电流源的栅极；
所述NMOS晶体管包含：
第1端子，耦接所述PMOS晶体管；
栅极，耦接输出所述控制信号的所述第3节点；以及
第2端子，耦接所述接地电位；
所述检测信号是基于所述PMOS晶体管与所述NMOS晶体管之间的第4节点的电平所产生的。
3.根据权利要求1所述的基准电压产生电路，其特征在于，
当所述第1节点的电压与所述第2节点的电压的差到达一定值以下，且所述第2节点的电压已经稳定时，所述基准电压保证部输出所述检测信号。
4.根据权利要求1所述的基准电压产生电路，其特征在于，
所述第2电流路径包含电阻，串接在所述第2节点与所述第2PN结元件之间。
5.根据权利要求1所述的基准电压产生电路，其特征在于，
所述第1电流路径在所述电流源与所述第1节点之间包含第1电阻；
所述第2电流路径在所述电流源与所述第2节点之间包含第2电阻。
6.根据权利要求1所述的基准电压产生电路，其特征在于，
所述第1PN结元件与所述第2PN结元件为二极管、PNP双极晶体管、或NPN双极晶体管。
7.根据权利要求1所述的基准电压产生电路，其特征在于，
所述基准电压产生电路为能隙参考电路。
8.一种电源开启检测电路，其特征在于，包含：
权利要求1至7中的任何一项所述的基准电压产生电路；以及
比较电路，将所述基准电压与基于电源电压所产生的内部电压进行比较，从而输出电源开启检测信号；
其中，所述比较电路响应所述基准电压产生电路所输出的所述检测信号，将所述基准电压与所述内部电压进行比较。
9.一种半导体装置，其特征在于，包含：
权利要求8所述的电源开启检测电路；
其中，所述半导体装置基于所述电源开启检测电路所输出的所述电源开启检测信号，执行电源开启程序。
10.根据权利要求9所述的半导体装置，其特征在于，
所述半导体装置为NAND型快闪存储器，当执行所述电源开启程序时，读取存储在存储单元中与运作有关的设定信息。
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