JP6017291B2 - 不揮発性メモリ回路 - Google Patents
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Description
1.パッケージの状態でトリミングを行い出荷可能なので、ユーザの短納期の要求に対応することが可能である。
2.パッケージ組み立て時に生じる、パッケージシフトも含めたトリミングができるので、高精度化が可能である。
Pチャネル型EPROMのコントロールゲートに接続された、2つの抵抗体で構成された抵抗分圧器と、上記2つの抵抗体に並列して接続された2つのスイッチトランジスタによって、書き込み時に、フローティングゲートの電位が、メモリ素子の閾値近傍となるように、コントロールゲートの電位の調整を行う。
図1は、本発明の実施の形態を示す不揮発性メモリ回路である。図1を用いて、本発明の不揮発性メモリ回路を説明する。
上記第一の抵抗体2の抵抗値をR2、上記第二の抵抗体の抵抗値をR3とする。また、上記Pチャネル型スイッチトランジスタ5のゲート入力電位をV5、上記Nチャネル型スイッチトランジスタ6のゲート入力電位をV6、コントロールゲートの電位をVcgとする。
以上が、本実施の形態の不揮発性メモリ回路である。
Pチャネル型不揮発性メモリ素子のコントロールゲートに接続された、2つの抵抗体からなる、抵抗分圧回路と、前記抵抗分圧回路の2つの各抵抗体に並列に接続された、2つのスイッチトランジスタを調整することにより、Pチャネル型不揮発性メモリ素子のフローティングゲートの電位Vfgを、Pチャネル型不揮発性メモリ素子の閾値電圧近傍にすることで、Pチャネル型不揮発性メモリ素子の、ピンチオフ点−ドレイン間の電界が最も強くなり、最もホットキャリアが発生する条件でき、書き込み効率を向上させることができる。従って、低電圧での書き込み可能な、不揮発性メモリ回路の提供ができる。
2 第一の抵抗体
3 第二の抵抗体
4 抵抗分圧回路
5 Pチャネル型スイッチトランジスタ
6 Nチャネル型スイッチトランジスタ
V5 Pチャネル型スイッチトランジスタのゲート入力電位
V6 Nチャネル型スイッチトランジスタのゲート入力電位
7 P型半導体基板
8 N型ウェル
9 素子分離領域
10 ソース領域
11 ドレイン領域
12 ゲート酸化膜
13 フローティングゲート
14 第二の絶縁膜
15 コントロールゲート
Claims (2)
- フローティングゲートと、前記フローティングゲートと容量結合したコントロールゲートと、を有する不揮発性メモリ素子と、
前記コントロールゲートに接続された、電源電圧と接地電圧との間の電圧差を分圧する第一の抵抗体及び第二の抵抗体から構成された抵抗分圧器の分圧出力と、
前記第一の抵抗体に並列に接続された第一のスイッチと、
前記第二の抵抗体に並列に接続された第二のスイッチと、
を有し、
書き込み時には、前記コントロールゲートの電圧を前記分圧出力の電圧とし、読み出し時および保持状態では、前記コントロールゲートの電圧を前記電源電圧とするように、前記第一のスイッチおよび前記第二のスイッチを制御することを特徴とする不揮発性メモリ回路。 - 前記書き込み時に前記コントロールゲートに与えられる電圧が、紫外線消去された状態の前記不揮発性メモリ素子の閾値近傍となるように、前記第一の抵抗体および前記第二の抵抗体の抵抗値が選択されていることを特徴とする請求項1記載の不揮発性メモリ回路。
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