TWI645415B - 記憶體裝置及操作記憶體裝置的方法 - Google Patents

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Abstract

一種記憶體裝置，包含記憶體陣列以及耦接至記憶體陣列的位元線。包含電壓源以供應在充電操作內所使用的電壓。諸如位元線箝位電晶體的位元線箝位電晶體被耦接至電壓源，且經組態以響應於位元線控制信號而調節對應位元線上的電流。控制電路響應於回授信號而產生位元線控制信號。提供回授電路，其耦接至電壓源且產生回授信號。回授電路感測充電中之位元線的負載。可透過感測在充電操作內來自電壓源之電流的大小來感測充電中之位元線的負載。

Description

記憶體裝置及操作記憶體裝置的方法
本發明是有關於高密度記憶體裝置，其中在裝置之操作的期間所使用之位元線充電電流是受控制的。
NAND快閃記憶體(NAND flash memory)被廣泛地用作行動裝置的儲存媒體、膝上型電腦以及伺服器中的固態磁碟以及用於其他資料處理系統。由於NAND快閃記憶體晶片上的資料密度已經增加，因此頁面操作已變得流行，其中大量的全域位元線被平行地使用以存取記憶體胞元(memory cell)的頁面資料。
在存取頁面資料的記憶體操作中，可需要對位元線充電。舉例而言，在頁面程式化演算法中，耦接至頁面中待程式化之記憶體胞元的位元線可被浮置或放電，而耦接至不進行程式化之記憶體胞元的全域位元線可在施加程式化脈衝之前進行預充電以抑制程式化。在其他演算法中以及在其他類型的記憶體裝置中，耦接至待程式化之記憶體胞元的位元線可進行充電或預充電，而未選取用於程式化之位元線可浮置或放電以抑制程式化。
頁面程式化演算法中的資料圖樣可廣泛地變化，因此，待預充電的位元線的數目亦隨之變化。另外，位元線的大量負載由因施加至鄰近位元線之電壓差所致的電容耦合而引起。因此，對於給定頁面程式必須進行預充電的總負載相關於用於給定資料圖樣所包含之全域位元線的數目以及圖樣。
隨著負載改變，在操作之特定時間窗內預充電全域位元線所需之電流的量亦改變。電流以及負載上的變化導致峰值電流位準以及充電速度的問題。
因此，需要提供用於在高密度記憶體之位元線充電及預充電操作中提供電流的改良技術。
本發明提供一種技術，其可用以控制在高密度記憶體之位元線充電或預充電操作之期間的電流。使用控制電路，其限制峰值電流且防止位元線上的電流的大量波動，即使在負載改變時（諸如可由操作期間之資料圖樣及其他所導致的改變）。此外，充電電流的位準以及充電所需的時間在實施例中可使用基於充電中之位元線集合的負載的回授進行控制。
本發明的記憶體裝置，包括記憶體陣列以及耦接至記憶體陣列的多個位元線。包含電壓源以用於供應在充電操作的期間所使用的電壓。位元線箝位電晶體被耦接至電壓源，且響應於位元線控制信號而調節對應位元線上的電流。位元線控制信號是根據斜波函數進行控制，斜波函數在至少部分之充電間隔內具有受控斜率，斜波函數允許充電電流產生所有充電中之位元線保持不變之位元線電壓的增大，且控制在充電操作期間所使用之電流的大小。在各種實施例中，根據斜波函數對位元線控制信號電壓進行主動控制可使用電壓斜波產生器或積分器電路來實施。控制電路以及斜波函數可用於主動式控制的位元線控制信號電壓，以使得電壓以與充電中之位元線上之位元線電壓的改變速率相關或是主動回應該改變速率的改變速率增大，以便於限制位元線的電流流量（諸如藉由跨位元線箝位電晶體維持均勻且固定或接近均勻且接近固定的閘極至源極電壓）在合理容許度內，以控制電流消耗，如本文中所描述。
針對充電所需之時間間隔的較緊密控制，可提供響應於回授信號而產生位元線控制信號的控制電路。因應此目的提供回授電路，其耦接至電壓源且產生回授信號。回授電路感測充電中之位元線的負載。在本文所述的實施例中，充電中之位元線的負載是藉由感測來自電壓源的電流的電流值來感測。亦可使用用於感測負載的其他技術。
上述的控制電路可包括根據斜波函數產生位元線箝位信號之電壓的電壓產生器，斜波函數包含維持位元線上之相對固定電流的線性斜波函數。位元線箝位信號的電壓可受控制，從而根據藉由以固定電流對電容器充電實施的斜波函數，以一速率線性地或實質上線性地增大，該速率足夠慢以使得具有較低電流容量之在緩慢製程角中之位元線箝位電晶體所耦接的位元線能夠與具有較高電流容量之在較快製程角中之位元線箝位電晶體所耦接的位元線以相同的速率進行充電。在一些實施例中，如上文所提及，斜波函數可具有響應於回授信號的可控制斜率。在本文中所描述的一實施例中，控制電路包含電流源以及連接至電流源的可調電容器，可調電容器產生作為可調電容器之電容量的函數的電壓斜波。可調電容器在一些實施例中響應於回授信號改變電容。
亦在所述的實施例中，位元線控制信號在充電循環的第一間隔內具有第一斜波斜率（或更一般地，在第一間隔之期間的第一改變速率），且在充電循環之第二間隔的期間具有第二斜波斜率（或更一般地，在第二間隔中的第二改變速率）。在此實施例中，第二斜波斜率為回授信號的函數。回授電路可感測在第一間隔之期間由電壓源所輸出之電流的電流值，以作為充電中之位元線的負載的指標。在此實施例中，回授信號在第二間隔之期間響應於在第一間隔中所感測到的電流值進行調整。
本文所述的技術可用於記憶體中，記憶體包含耦接至記憶體陣列的多個位元線的頁面緩衝器。頁面緩衝器可包括耦接至多個位元線中的個別位元線的多個位元線箝位電晶體。頁面緩衝器中的電路將電壓源連接至耦接至響應於儲存於頁面緩衝器中之資料圖樣所選取之位元線的位元線箝位電晶體。如上所述的控制電路用以產生施加至位元線箝位電晶體的位元線控制信號。
另一方面，本文所述的技術包括一種用於操作記憶體裝置的方法，所述記憶體裝置具有頁面緩衝器以及藉由位元線箝位電晶體耦接至頁面緩衝器的多個位元線。所述方法包括將資料圖樣儲存於頁面緩衝器中，以及將來自電壓源的電壓施加至根據資料圖樣所選取的位元線的位元線箝位電晶體。所述方法包含產生用於位元線箝位電晶體的位元線控制信號以響應於來自電壓源的電壓而調節至位元線的電流流量。所述方法亦包含響應於根據資料圖樣所選取的位元線的感測負載而調節位元線控制信號。位元線箝位電晶體可包括如上文所論述的箝位電晶體。位元線上的電流流量可基於對應位元線上的電壓與位元線控制信號的電壓之間的差進行調節。
上述的位元線控制信號可具有根據具有可調斜率的斜波函數所產生的電壓，其中可調斜率將響應於基於感測負載的回授信號進行調整。在一實施例中，位元線控制信號的電壓是透過產生作為可調電容器之電容量之函數的電壓斜波，以及響應於基於感測負載之回授信號來調整可調電容器而產生。亦可使用其他積分器電路，以主動地控制位元線控制電壓的電壓。
上述的負載可透過感測來自電壓源所供應之電流的電流值來感測。回授電路可感測在第一間隔之期間的電流的電流值，其指示充電中的位元線集合的負載。回授電路可響應於感測電流而調整在第二間隔之期間的位元線控制信號的電壓的斜率。
描述用於BLC電壓的「主動式」驅動器，其限制電流的波動，並藉由以一改變速率增加BLC電壓來防止高峰值電流位準，所述改變速率足夠慢以使得所有選取位元線可在不超過特定峰值電流位準且在程式化操作的時序約束內充電。此狀況在箝位電晶體之閘極至源極電壓可在廣泛範圍之狀況下隨位元線電壓增大而維持固定或實質上固定時出現，該狀況為如BLC信號與充電中的位元線上的電壓之間的差、電晶體的製程角以及充電中的位元線的數目的此等事物的函數。
在所說明實施例中，箝位電晶體之閘極至源極電壓的控制是根據使用用以驅動運算放大器之線性電壓斜波產生器所實施的斜波函數來實現。運算放大器根據斜波函數主動地產生具有受控斜率的BLC電壓（非被動）。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
參看圖1至圖10來提供實施例的詳細描述。
圖1為記憶體系統(memory system)的簡圖，所述記憶體系統包含實施於積體電路(integrated circuit)上的快閃記憶體裝置(flash memory device)1以及經組態用於頁面程式化操作的主機(host)2，包含具有如本文中所描述的位元線充電控制電路的用於頁面程式化的邏輯。在各種實施例中，記憶體裝置1可具有單階記憶胞元(single-level cell，SLC)，或每個胞元(cell)儲存超過一個位元的多階記憶胞元(例如，MLC、TLC或XLC)。記憶體裝置可實施於單一積體電路晶片上、多晶片模組上或適用特定需要而組態的多個晶片上。
記憶體陣列60可為使用二維或三維陣列技術實施的NAND快閃記憶體。
列解碼器(row decoder)40耦接至沿著列配置在記憶體陣列60中的多個字元線(word line)45。組解碼器50(bank decoder)耦接至多個組選擇線55（諸如SSL線及GSL線）。行解碼器(column decoder)70耦接至沿著行配置在記憶體陣列60中的多個位元線(bit line)65，以讀取來自記憶體陣列60的資料以及將資料寫入至記憶體陣列60。在此實施例中，列舉包含位址線30以及資料線5的匯流排(bus)。位址在位址線30上供應至實施命令解碼器(command decoder)及控制器模組(controller module)的電路10、供應至行解碼器70、供應至組解碼器50以及供應至列解碼器40。在其他實施例中，可使用輸入/輸出埠，其中位址及資料可在位址/資料匯流排中之共用線上提供。亦可部署串列介面。
頁面緩衝器電路(page buffer circuit)80耦接至行解碼器70(在此實施例中，經由第一資料線75)。針對以胞元區塊配置而用於頁面程式化的多個記憶體胞元，頁面緩衝器電路80可儲存多個頁面以用於多階程式化。頁面緩衝器電路80包含以電流連通方式與陣列60中的位元線耦接的位元線箝位電晶體81。
頁面緩衝器電路80可包括用於響應於頁面緩衝器電路80中的資料圖樣(data pattern)以及用以設定待施加之程式化演算法的控制信號而選擇性地施加程式化電壓以及抑制電壓(inhibit voltage)至記憶體中的位元線的電路。如本文中所描述，位元線充電控制電路(bit line charging control circuit)82可控制位元線箝位電晶體81，以調節在位元線充電之期間所產生的電流。位元線充電控制電路82可響應於根據資料圖樣所選取之用於充電之位元線的負載而調節位元線上的電流。
記憶體陣列的位元線可包括全域位元線(global bit line，GBL)以及區域位元線(local bit line)。全域位元線通常包括在較高圖案化層中的導體，該導體橫貫陣列中的記憶體胞元的多個區塊，且經由區塊選擇電晶體或組選擇電晶體而連接至區塊中的區域位元線。區域位元線連接至記憶體胞元以用於至及來自全域位元線的電流流動，全域位元線又連接至感測電路以及頁面緩衝器。
在讀取操作中，來自頁面緩衝器電路80的感測資料將經由第二資料線85供應至快取電路(cache circuit)90，快取電路90又經由資料路徑線93耦接至輸入/輸出電路(input/output circuit)91。並且，在此實施例中，輸入資料在線93上施加至快取電路90，並在線85上施加至頁面緩衝器電路80，以用於支援如本文中所描述的多階程式化操作。
輸入/輸出電路91為資料提供與在記憶體裝置1外部的目的地的通信路徑。輸入/輸出資料經由資料線5而在以下各者之間移動：輸入/輸出電路91、控制電路10以及記憶體裝置1上的輸入/輸出埠或是在記憶體裝置1內部或外部的其他資料源（諸如通用處理器或專用應用電路），或提供由記憶體陣列60所支援之系統單晶片功能性之模組的組合。
在圖1中所示的實施例中，控制電路10包含實施偏壓配置狀態機(bias arrangement state machine)的控制模組，所述偏壓配置狀態機用於一組可選擇的程式化操作以及讀取操作，並控制經由區塊20中的電壓供應器所產生或提供之供電電壓（諸如讀取、抹除、驗證以及程式化電壓，包含預充電電壓）的施加。
控制電路10視需要耦接至快取電路90以及記憶體陣列60，以及積體電路的其他元件。
如此項技術中已知的，電路10可包含使用包含狀態機之專用邏輯電路而實現的模組。在替代實施例中，電路10可包含使用通用處理器而實現的模組，且該模組可實施於同一積體電路上，並執行電腦程式以控制記憶體裝置1的操作。在另外其他實施例中，專用邏輯電路與通用處理器的組合可用於實現電路10中的模組。
快閃記憶體陣列60可包括浮動閘極記憶體胞元或介電質電荷收集記憶體胞元，所述記憶體胞元經組態以藉由建立對應於所儲存的電荷量的多個程式位準而每個胞元儲存多個位元，此又建立記憶體胞元臨界電壓VT。所述技術可與每胞元單一位元快閃記憶體以及其他每胞元多個位元及每胞元單一位元的記憶體技術一起使用。在其他實施例中，記憶體胞元可包括可程式化電阻記憶體胞元、相變記憶體胞元以及其他類型的非揮發性及揮發性記憶體胞元技術。
在所說明實施例中，主機2耦接至記憶體裝置1上的位址線30以及資料線5，以及未繪示出的其他控制端子（諸如晶片選擇端子等），且可提供命令或指令至記憶體裝置1。在一些實施例中，主機2可使用串列匯流排技術、使用共用位址及資料線耦接至記憶體裝置。主機2可包括通用處理器、專用處理器、經組態為記憶體控制器的處理器，或使用記憶體裝置1的其他處理器。主機2的全部或部分可與記憶體實施於同一積體電路上。
主機2可包含檔案系統或多個檔案系統，其基於來自應用程式的請求而儲存、擷取以及更新儲存於記憶體中的資料。一般而言，主機2可包含執行記憶體管理功能及可產生關於儲存於記憶體中的資料的狀態資訊（包含作為此等功能的結果而標記資料無效的資訊）的其他功能的程式。此等功能可包含（例如）損耗均衡、不良區塊恢復、功率損失恢復、廢料收集、錯誤校正等。又，主機2可包含應用程式、檔案系統、快閃轉譯層程式及其他組件，其可產生關於儲存於記憶體中的資料的狀態資訊（包含作為此等功能的結果而標記資料無效的資訊）。
在高密度記憶體中，一頁面可包括數百或數千個位元，且一頁面緩衝器可並聯連接至對應的數百或數千條位元線。舉例而言，在程式化操作的期間，選取位元線的一個集合進行偏壓以程式化特定資料圖樣，且選取位元線的不同集合進行偏壓以抑制根據特定資料圖樣的程式化。舉例而言，為了抑制某些程式化操作中的程式化，將對應位元線預充電至特定正電壓。此預充電操作(pre-charge operation)以及其他位元線充電操作可能需要相當大的電流且消耗大量時間以用於程式化操作。預充電操作所需的電流的量以及時間的量取決於位元線的負載。如上所述，負載取決於為抑制預充電所選取的位元線的數目以及為抑制預充電所選取的位元線的圖案兩者。因此，此負載在具有大的頁面大小的系統中可廣泛地變化。本文中所描述之技術控制充電期間所消耗的電流。此外，本文中所描述的技術減少完成充電循環所需的時間間隔的平均長度。
在本文所述的實施例中，位元線充電控制電路82可根據具有受控斜率的線性斜波函數（linear ramp function），針對施加至位元線箝位裝置81的位元線箝位BLC信號，產生逐漸增大的電壓或以其他方式逐漸增大的電壓，例如步階式（stepped）。由於BLC信號，位元線電壓將亦隨逐漸增大的BLC信號而增大，並具有在大小上取決於由BLC信號線與位元線之間的電壓降的差，在本文所述的實施例中，該大小上的差等於位元線箝位電晶體的閘極至源極電壓VGS 。
此外，在本文所述的實施例中，可增加回授控制。如下所述，針對可隨位元線的數目以及資料圖樣而變化的特定循環，傳遞至位元線的電流可使用偵測位元線負載的回授，或是諸如藉由感測初始階段中的電流大小（亦即，電流值）而受到進一步控制。回授可藉由控制BLC信號的形狀（諸如改變速率）來進一步管理峰值電流（peak current）位準，且針對每一充電循環實現最佳化電流位準。
圖2為先前技術頁面緩衝器組態的簡圖，其展示在充電操作之期間的峰值電流如何受控制。在所述圖式中，頁面緩衝器100藉由線105耦接至電壓源VDDI。頁面緩衝器100亦耦接至記憶體陣列的全域位元線101。全域位元線藉由具有電容量CBL 之對應電容器102來表示。如上文所提及，給定充電事件中的負載（其為電容量CBL 、充電中之位元線的數目以及其他因子的函數）可跨陣列改變且具有不同資料圖樣。針對耦接至頁面緩衝器100之多個全域位元線101中的每一位元線，頁面緩衝器100包含位元鎖存電路104。參看圖3描述位元鎖存電路的實施例。頁面緩衝器100亦包含耦接在位元鎖存電路104與對應位元線之間的位元線箝位電晶體103。位元線箝位電晶體103通常為位元線箝位電晶體，其具有與藉由位元鎖存電路所選取之電壓源電流連通的第一端子、與位元線電流連通的第二端子以及耦接至線107上之位元線控制信號BLC的閘極。只要BLC大於臨界電壓（其大於充電中的位元線上的電壓），位元線箝位電晶體將電流傳遞至對應位元線。隨著位元線上的電壓接近此位準，位元線箝位電晶體減小電流流量，接著截止。線105上的電流ILDO 為施加至頁面緩衝器100中藉由資料圖樣選取的位元線的電流的總和。
充電操作中的峰值電流在此先前技術電路中藉由在線106上的位元線控制信號VP4與箝位電晶體（例如103）的閘極之間置放電阻器108進行限制，此防止閘極上的閘極端子的快速轉變。電壓VP4被設定在可將預充電電壓VDDI完全傳遞至位元線的位準。然而，此技術必須設計成具有裕度，以涵蓋在最不可能之資料圖樣中所碰到的負載，且必須考慮位元線箝位電晶體及電阻器的製程角變化。
圖3說明可用於圖2的元件104的位元鎖存電路的結構，其經簡化以展示可用於響應於資料圖樣而將位元線驅動至正電壓或接地的元件。出於此描述的目的，術語「充電」指將位元線驅動至更高電壓以及將位元線驅動至較低電壓兩者，在一些實施例中較低電壓包含接地及負電壓。有時，將位元線驅動至接地的功能被稱為放電。位元鎖存電路的其他元件（未繪示）可被認為示意性地連接至線140，且可包含感測電路、時序電路以及偏壓電路，該電路根據所利用的特定記憶體技術進行組態且支援其他類型的讀取及寫入操作。
頁面緩衝器中的位元鎖存電路連接至全域位元線120。在位元鎖存電路中，位元線箝位電晶體121具有連接至全域位元線120的第一端子以及連接至節點123的第二端子。位元線箝位電晶體121使其閘極連接至BLC線122。包含電晶體126及127的電路經提供以用於將節點123連接至電壓源125，在此實施例中，所述電壓源施加參考電壓VDDI。包含電晶體131及132的電路經提供以將節點123連接至電壓源130，在此實施例中，所述電壓源施加參考電壓VSS。傳輸電晶體135連接於節點123與鎖存器之間，所述鎖存器包括交叉耦接而形成鎖存器的反相器137及反相器138。線140在此示意圖中亦連接至鎖存器與傳輸電晶體135之間的節點。
鎖存器（反相器137、138）儲存資料位元DL以及反資料位元DLB。此資料DL表示全域位元線120上待程式化至記憶體胞元的資料。此資料DL可自快取記憶體或自記憶體技術中已知的另一資料源載入至鎖存器（反相器137、138）中。因此，待程式化的資料圖樣是由頁面緩衝器100中的位元鎖存器中的鎖存器的內容表示。
傳輸電晶體135受控於頁面緩衝器致能信號PBEN，其控制節點123至線140以及鎖存器（反相器137、138）的連接及斷開。
電晶體126在此實施例中為p通道電晶體，且具有連接至其閘極的反資料位元DLB。電晶體127置放於電晶體126與節點123之間。電晶體127為n通道電晶體，其閘極連接至位元線預充電信號BLPRECHG。電晶體131在此實施例中為n通道電晶體，且具有連接至其閘極的反資料位元DLB。電晶體132置放於電晶體131與節點123之間。電晶體132為n通道電晶體，其閘極連接至位元線放電信號BLDISCHG。位元線預充電信號BLPRECHG以及位元線放電信號BLDISCHG為用以判定對位元線進行預先電及放電的時序的邏輯時序信號。
在操作上，若鎖存器儲存等於零的值DL，則對應位元線被選取以用於程式化。若鎖存器儲存等於1的值DL，則對應位元線被選取以用於抑制程式化。在預充電間隔（例如，未選取位元線被預充電至位準VDDI的程式化操作）的期間，BLPRECHG信號經確立。若鎖存器（反相器137、138）中的資料位元DL為高位準（1），從而指示位元線經選取用於抑制，則反資料位元DLB為低位準，從而導通電晶體126並將電壓源125連接至節點123。此時，位元線控制信號BLC經確立，從而將電壓VDDI傳遞至全域位元線120。替代地，在放電間隔的期間，選取位元線加壓至VSS。在此狀況下，信號DL為低位準（0）且反DLB為高位準。此時，當時序信號BLDISCHG經確立時，電晶體131的閘極上的DLB將節點123連接至VSS。
在針對多位準程式化設計的頁面緩衝器中，可存在用於為了程式化及抑制而應用的操作序列中的多個位元鎖存器，以及未圖示的多種時序及偏壓電路。
圖4為具有頁面緩衝器的記憶體陣列（其具有用於響應於為充電所選取之位元線集合的感測負載而控制充電電流的電路）的示意圖。在圖4中，說明了耦接至頁面緩衝器201的多個全域位元線200，所述頁面緩衝器包含多個位元鎖存電路（例如204）。如上文所論述，全域位元線中的每一者具有由電容器符號（例如202）表示的電容量CBL ，且耦接至頁面緩衝器201中的一對應位元線箝位電晶體203。電壓源將線205上的參考電壓VDDI施加至頁面緩衝器201中的位元鎖存電路（例如204）。
位元線控制信號BLC在此實施例中是藉由與回授電路220組合的控制電路210產生。回授電路220感測為了充電所選取之位元線的負載（諸如藉由感測電流ILDO 的大小(亦即電流值)），且響應於所感測到的負載而產生線221上的回授信號。控制電路210包含電壓斜波產生器。示意性地，斜波產生器包括耦接至電容器214的電流源213。電流源可將固定電流施加至電容器214，以使得電容器上的電壓使電流整合並產生隨時間線性增加的電壓。電容器耦接至組態為單位增益之運算放大器215的輸入端，在此實施例中，運算放大器的輸出為線207上的BLC信號，線207連接至頁面緩衝器201中的多個位元線箝位電晶體（例如電晶體203）的閘極。線221上來自回授電路220的回授信號可例如用以控制電壓斜波的斜率，以便調節線205上之電壓源與位元線200之間的電流流量。
在較佳實施例中，BLC信號是受到控制的，以使得在前緣250之後，自電壓源至位元線的電流ILDO 在充電間隔期間實質上是固定的，如圖5A中的跡線251所說明。如圖5B中所示，藉由固定電流充電所選取之位元線上的電壓，如跡線255所說明，以相對的固定斜率增加，該斜率具有作為位元線之電容量以及電流之大小(亦即電流值)的函數的值。然而，輸送至個別位元線的電流大小可藉由耦接至位元線的位元線箝位電晶體的閘極至源極電壓VGS （BC的VGS ）進行調節。如圖5C中所說明，藉由在充電間隔期間維持VGS 固定（跡線260），通過位元線箝位電晶體至位元線上的電流流量亦應實質上固定。BLC信號的改變速率可受控制，以使得位元線箝位電晶體的載流量不被超過，即使是針對緩慢製程角（slow process corner）的電晶體，且因此位元線上的電壓的改變速率是均勻的，從而維持約一個臨界電壓裕度（threshold voltage margin）的恆定VGS 。 由於以此方式來控制BLC信號，因此施加至為充電操作所選取之所有位元線的電流的總和同樣保持實質上固定。由於此原理，經施加以維持充電操作所選取之位元線上之固定充電電流的BLC信號的電壓，可採取如圖5D中所示的電壓斜波270的形式。BLC電壓可根據斜波函數而受到主動控制，以使得BLC電壓的增加速率與在所選取之位元線上之BL電壓的增大速率相關（在特定峰值電流位準限制下）。此防止電流尖波（current spike），所述電流尖波可由於位元線箝位電晶體上的閘極至源極電壓的快速增大而出現。
圖6A至圖6C為表明位元線上的電流如何可無關於製造變異(亦即，製程角)的圖式，所述製造變異可影響位元線箝位電晶體的載流量。圖6A展示關於BLC信號之電壓VBLC 的電壓斜波280，其包括多個小步階（例如281），所述步階可為具有受控斜率之斜波函數的函數。考慮圖6A的步階式電壓斜波280，圖6B列舉展示位元線電壓VBL 行為的方式的跡線282。亦即，針對BLC信號中的每一步階（例如281），位元線電壓VBL 將朝向作為小於步階之大小一個臨界電壓的位準增大。圖6C展示在圖6A的情境下通過個別位元線箝位電晶體的電流IMOS 。對於一給定電晶體的電流IMOS 是相關於製造製程角以及電晶體跨陣列的其他變異。因此，圖6C展示快速位元線箝位電晶體的第一跡線283以及緩慢位元線箝位電晶體的第二跡線284。在BLC信號的每一步階（例如281）中，快速電晶體將快速上升至峰值電流（第一跡線283）以對其對應位元線充電，並在位元線電壓接近BLC信號的位準時下降至零電流。此外，在BLC信號的每一步階（例如281）中，緩慢電晶體將更緩慢地上升至低於快速電晶體之峰值電流的峰值電流（第二跡線284），並接著在位元線電壓接近BLC信號的位準時下降至零電流。用於BLC信號之電壓的斜波函數的斜率可經設定以確保針對每一步階，緩慢製程角裝置能夠輸送足夠電荷從而以相同斜率拉起位元線電壓，因而位元線上的電流因此可很大程度上不受MOS裝置之製成變異的影響。這樣可形成如跡線285所表示之實質上恆定(亦即固定)的電流。因此，如本文所述的技術可實質上無關於裝置之製造中的製程變異而操作。BLC電壓中的平滑斜波可具有對於製程角變異實質上固定電流的相同結果。
圖7A以及圖7B提供可針對資料圖樣效應進行調整且維持實質上固定的充電電流的電路的更詳細示意圖。此外，電路可以補償電路之實施中的製程變異的方式而操作。
圖7A展示用以產生線330上之BLC信號的控制電路，其可受控於回授信號FB1 至FB4 。控制電路在此實施例中包括組態為單位增益配置的運算放大器300，其根據由積分器電路所定義之斜波函數主動地控制BLC信號的電壓。積分器電路包含傳送電流至節點315的固定電流源301，以及連接在節點315與接地之間的可調電容器302。節點315承載電壓VLIN ，其隨時間線性地增加、具有以來自電流源301之電流以及可調電容器302之電容量為函數的斜率。可調電容器302在此實施例中包括電容器303至307的陣列。在此實施例中，電容器303至307中的每一者具有電容量CA。在其他實施例中，電容器可具有變動電容量以適合用於調整可調電容器之電容值的特定技術。在電容器陣列中，電容器303連接在接地與節點315之間，且提供最小電容量。電容器304至307經由各別的選擇電晶體310至313連接至節點315。電晶體310至313的閘極連接至回授信號，在此實施例中，回授信號包括四個位元信號FB1 、FB2 、FB3 以及FB4 。在操作上，電壓斜波電壓VLIN 的斜率是取決於來自電流源301之電流IS 的大小，且電容量的總和是藉由回授信號FB1 、FB2 、FB3 以及FB4 選取。在此實施例中，可調電容器302因此是以數位方式受控於數位回授信號。在替代實施例中，可使用諸如變容器(varactor)的類比可調電容器。此外，其他類型的電壓斜波電路或其他類型的控制電路可響應於關於所選取位元線之負載的回授，而以控制使用在充電位元線中之電流的方式產生BLC信號。
圖7A亦展示用以在電壓VLIN 達到比VDDI高約一個臨界電壓的位準時，產生程式化結束控制信號P_END的電路。所述電路包含比較器320，其具有耦接至節點315以藉由線323接收電壓VLIN 的正輸入端，以及耦接至電晶體322之汲極的第二輸入端。電流源321耦接至電晶體322的汲極。此外，電晶體322的源極耦接至參考電壓VDDI。當VLIN 達到電晶體322之汲極上的電壓的位準時，比較器320確立線324上的邏輯1 P_END。這發出BLC電壓斜波之結束的信號。信號P_END在一些實施例中可用以禁能斜波產生器電路以及控制電容器陣列的放電從而重設電壓斜波產生器。示意性地，圖7A展示在運算放大器300的輸出端與線330之間的p通道傳輸閘(p-channel pass gate)326。此外，圖7A展示耦接於線330與供應電壓VP4之間的n通道電晶體325，所述供應電壓具有高於VDDI至少一個臨界值的位準，其足以確保可經由位元線箝位電晶體將全電壓VDDI維持在位元線上。因此，當P_END信號在此實施例中經確立時，電壓斜波產生器的輸出是與線330斷開，且電壓VP4被連接至線330。
圖7B列舉具有頁面緩衝器340的記憶體陣列350，所述頁面緩衝器具有電壓源以及用以產生回傳至圖7A之可調電容器302之回授信號FBi 的回授電路。記憶體陣列包含各自具有電容量（例如，352）的多個全域位元線351。頁面緩衝器包含用於每一全域位元線的位元線箝位電晶體342以及位元鎖存電路341。BLC信號是從圖7A之電路施加在線330上。
展示了產生參考電壓VDDI的電壓源。在此實施例中，所述電壓源包括運算放大器370，具有施加至一個輸入端的帶隙電壓VBG。所述運算放大器的輸出供應至p通道電晶體371，該p通道電晶體具有耦接至供電電位的源極端子、耦接至電阻分壓器的汲極，所述電阻分壓器包括串聯連接至接地的電阻器372及373。電阻器372與373之間的節點耦接至運算放大器370的第二輸入端。在電晶體371之汲極端子的電壓在此配置中被維持在固定位準VDDI，並施加在線360上至頁面緩衝器340。
根據資料圖樣為充電操作所選取之全域位元線之負載的大小將使用電流感測器來感測。電流感測器包含電流鏡電晶體381，其閘極藉由線380連接至電壓源中之電流鏡電晶體371之補充的閘極。電壓VCM 根據電晶體的尺寸比使得傳輸電晶體381之電流的大小追蹤傳輸電晶體371之電流的大小。在一個實施例中，電晶體381具有為電晶體371之大小1/1000的大小，且因此傳導約為電流ILDO 的1/1000。舉例而言，若電流ILDO 為50 mA，則電晶體381中的電流可為約50 µA。
電流鏡電晶體381將電流供應至節點386，所述節點亦耦接至產生電流IDET 的可調電流源382。節點386上的電壓VDET 具有一位準，且所述位準為電流鏡電晶體381所輸出之電流與可調電流源382之電流之間的差的函數。電壓VDET 施加至比較器383的第一輸入端。參考電壓VDDI在此實施例中施加至比較器383的第二輸入端。比較器的輸出施加至暫存器384，數位回授信號FBi 儲存於所述暫存器中。在操作上，可調電流源382可被掃描在比較器383之比較結果的多個階段中，該結果在每一階段中鎖存在暫存器384中。因此，四位元回授信號在此實施例中在充電循環(charging cycle)開始時可具有值0000。可調電流源382可設定至第一值，且比較器的輸出可被感測且儲存於第一位元位置FB1 中。此操作可重複額外三次，以獲得三個其他位元位置FB2 、FB3 、FB4 。視電流ILDO 的大小而定，四位元回授信號可具有值0000、0001、0011、0111以及1111。將參看具有時序信號deti (i)之變化的圖8來解釋可調電流源382的此等掃描，時序信號在圖9的時序圖中表示為十六進位數字0、1、3、7以及F。
由於電壓位準VDDI維持恆定，因此電流ILDO 將作為負載的函數改變。如上所述，負載是藉由儲存於頁面緩衝器中的資料圖樣，以及針對充電操作所選取的個別位元線的電容判定。
圖8說明可與圖7B的電路一起使用的可調電流源382的實施例。在此實施例中，提供電流源410至413的陣列，所述電流源中的每一者提供固定電流ID0 、ID1 、ID2 、ID3 。電流源410至413的陣列經由對應選擇電晶體400至403耦接至承載IDET 電流的節點386。時序信號deti(0)、deti(1)、deti(2)以及deti(3)被施加至各別選擇電晶體400至403的閘極，且序列被用以控制IDET 電流的大小。當然，其他可控電流源技術可應用於電路的其他實施中。
圖9為展示針對使用諸如圖7A、圖7B以及圖8中所示的電路的位元線充電操作的在充電循環的期間出現的各種信號的時序圖。該時序圖展示充電循環中的時間點500、501、502、503、504、505、506的序列。BLPRECHG信號對應於圖3中所示的位元鎖存器示意圖中的相同名稱的信號。該信號控制電壓源至位元線箝位電晶體的連接的時序。BLC信號為如上文所論述的施加至位元線箝位電晶體的閘極的控制信號。「抑制」BL為充電中的位元線的電壓。ILDO 展示在本文中所描述的電流控制電路的操作期間可碰到的多種電流位準。deti[3:0]信號被用以控制如圖8的實施例中所示的可調電流源。LINEAR_GEN致能信號導通電壓斜波產生器。所述信號可由圖7A中所描述的P_END信號終止。
充電循環的第一間隔出現在時間500與時間501之間。在時間500，LINEAR_GEN致能信號經確立，從而導通BLC電壓斜波產生器。亦在時間500，BLCPRECHG信號經確立，從而將電壓源VDDI連接至位在位元線箝位電晶體之閘極的BLC線。BLC電壓斜波產生器中的可調電容器302經設定至包含所有五個電容器303至307的最大值，從而導致最慢斜波（最小斜率）。此最小斜率510經設計以使得電流ILDO 達到最大位準（MAX-ILDO ），其針對當最大負載出現在選取位元線集合中時的實施所指定。因此，在藉由導通控制信號而導致前緣升高之後，BLC位準隨斜率510增大。隨著BLC位準隨斜率510增大，充電中的位元線上的電壓隨斜率511增大。BLC信號與位元線上的電壓之間的差在此第一間隔的期間維持相對恆定，以使得電流ILDO 在間隔512期間達到固定值。電流ILDO 在間隔512期間所達到的位準為充電循環所選取之位元線的負載的函數，根據儲存於頁面緩衝器中的資料圖樣。在此間隔的期間，deti[3:0]信號在序列0000、0001、0011、0111以及1111中經確立，該序列在時序圖中表示為十六進位的0、1、3、7以及F。因此，IDET 具有步階式波形，以使得最大值ILDO /n的20%（其中「n」為電流鏡的分流因數（諸如，在一些實施例中，1000）被施加在第一階段，40%被施加在第二階段，60%被施加在第三階段，且80%被施加在第四階段。當電壓等於VDDI時，則通過電流鏡電晶體381的電流等於最大電流Max-ILDO /n。當電壓VDET 小於VDDI時，則通過電流鏡電晶體381的電流傾向於為大於最大值MAX-ILDO /n的電流。當電壓VDET 大於VDDI時，則通過電流鏡電晶體381的電流傾向於為小於最大值MAX-ILDO /n的電流。
在四個階段1、3、7以及F中之每一階段的期間，電流感測電路中的比較器的輸出被鎖存在圖7B的暫存器384中，從而在第一間隔在時間501結束時形成如上文所述的信號FBi 。因此，在每一偵測階段中，將VDET 與VDDI進行比較，且記錄VDET 小於VDDI的階段。可使用該值作為回授。在此實施例中，存在藉由以下條件指示的五個可能回授值： (1) 在階段1中，若VDET 小於VDDI，則意謂ILDO 小於MAX-ILDO 的20%，且將回授信號FBi 設定至0000，從而斷開所有四個可選擇電容器，以使得斜率以倍數五增大。 (2) 在階段2中，若VDET 小於VDDI，則意謂ILDO 在MAX-ILDO 的20%與40%之間，且將回授信號FBi 設定至0001，從而斷開可選擇電容器中的三個，以使得斜率以倍數2.5增大。 (3) 在階段3中，若VDET 小於VDDI，則意謂ILDO 在MAX-ILDO 的40%與60%之間，且將回授信號FBi 設定至0011，從而斷開可選擇電容器中的兩個，以使得斜率以倍數1.66增大。 (4) 在階段4中，若VDET 小於VDDI，則意謂ILDO 在MAX-ILDO 的60%與80%之間，且將回授信號FBi 設定至0111，從而斷開可選擇電容器中的一個，以使得斜率以倍數1.25增大。 (5) 在階段5中，若VDET 始終大於VDDI，則意謂ILDO 在MAX-ILDO 的80%與100%之間，且將回授信號FBi 設定至1111，從而導通所有可選擇電容器，以使得斜率維持在與第一間隔的位準相同的位準。
當然，可實施使用更多階段、更少階段的其他感測圖樣、類比斜波以及其他方法，以適合特定設計。
充電循環的第二間隔出現在時間501與時間506之間。在時間501，使用回授信號FBi 來設定電壓斜波產生器中的可調電容器。
結果，BLC信號在第二間隔中隨著取決於信號FBi 之位準的斜率而增加。若回授信號為0000且指示低負載，則BLC信號將具有快速斜率520。若回授信號為0001且指示第一中間負載，則BLC信號將具有中間斜率521。若回授信號為0011且指示第二中間負載，則BLC信號將具有第二中間斜率522。若回授信號為0111且指示第三中間負載，則BLC信號將具有第三中間斜率523。若回授信號為1111且指示大負載，則BLC信號將具有第四緩慢斜率524。
視位元線的充電速率而定，BLC信號在不同時間達到VDDI+VT。在此實施例中，對於所對應之斜率實例520至524，BLC信號在時間502、503、504、505或506達到此位準。在此階段，根據圖7A的電路，BLC信號將被拉至位準VP4。同時，充電中的位元線上的電壓以藉由BLC信號判定的速率（530）增大，且在對應時間502至506達到位準VDDI。
電流ILDO 在充電循環之第二間隔的期間達到固定位準515，並維持此位準直至充電中的位元線達到電壓位準VDDI，此時，電流位準在間隔516中下降。
再者，當BLC信號達到位準VDDI+VT時，PGM_E信號經確立，從而導致LINEAR_GEN致能信號斷開（轉態540），且使電壓斜波產生器在此充電循環停用。亦在此時，BLPRECHG信號可切換為低位準，從而斷開位元線與電壓源（轉態550）。接著，程式化操作中的下一個階段可開始。因為低負載資料圖樣可更快地預充電，所以對於高密度記憶體，程式化操作所需的平均時間可減少。再者，此改良將在維持對預充電操作所消耗之峰值電流的控制的同時達成。
如圖9中所說明，位元線充電電流ILDO 的電流大小是使用本文中所描述的技術進行控制，以使得該電流可實質上恆定，且小於一特定數量（無關於資料圖樣），且對因製程角所致的製造變異不敏感。
圖10為用於操作記憶體裝置的方法的流程圖，所述方法可使用上文所述的電路或使用適合於記憶體裝置的特定實施的其他電路執行。
在此實施例中，開始一程式化演算法（900）。在程式化演算法中，為頁面緩衝器載入資料圖樣（901）。演算法包含將來自電壓源的預充電電壓施加至根據頁面緩衝器中之資料圖樣所選取的一組位元線中的位元線的位元線箝位電晶體（902）。演算法亦包含產生用於位元線箝位電晶體的位元線控制信號以響應於預充電電壓而調節至位元線的電流流量，以及響應於根據資料圖樣所選取之位元線的感測負載而調節位元線控制信號。在此實施例中，產生以及調節位元線控制信號包含針對充電循環的第一間隔設定位元線控制電壓斜波（903）。在充電循環之第一間隔的期間，諸如藉由感測充電電流的大小(亦即，電流值)來感測選取位元線的集合的負載（904）。演算法包含在充電循環的第二間隔中響應於所感測到的負載回授而調整位元線箝位電壓斜波（905）。演算法接著等待位元線電壓達到目標位準VDDI（906）。當位元線電壓達到目標位準時，接著預充電間隔結束（907）。
圖10為說明由記憶體裝置中的控制電路執行的邏輯的流程圖。所述邏輯可使用通用處理器、藉由包含場式可程式積體電路(field programmable integrated circuit)的專用邏輯硬體以及藉由專用邏輯硬體與電腦程式的組合來實施。應瞭解，步驟中的多者可以組合、平行地執行或以不同序列執行，而不會影響所達成功能。在一些狀況下，如讀者將瞭解，只要亦進行某些其他改變，重新佈置步驟將達成相同結果。在其他狀況下，如讀者將瞭解，只要符合某些條件，重新佈置步驟將達成相同結果。此外，將瞭解，本文中的流程圖僅展示相關於理解本發明的步驟，且將理解，可在所展示彼等步驟之前、之後以及之間執行用於實現其他功能的眾多額外步驟。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
1‧‧‧記憶體裝置
2‧‧‧主機
5‧‧‧資料線
10‧‧‧電路
20‧‧‧區塊/電壓供應
30‧‧‧位址線
40‧‧‧列解碼器
45‧‧‧字元線
50‧‧‧組解碼器
55‧‧‧組選擇線
60、350‧‧‧記憶體陣列
65‧‧‧位元線
70‧‧‧行解碼器
75‧‧‧第一資料線
80‧‧‧頁面緩衝器電路
81‧‧‧位元線箝位電晶體
82‧‧‧位元線充電控制電路
85‧‧‧第二資料線
90‧‧‧快取電路
91‧‧‧輸入/輸出電路
93‧‧‧資料路徑線
100、201、340‧‧‧頁面緩衝器
101、120、GBL、200、351‧‧‧全域位元線
102、202、214、303、304、305、306、307‧‧‧電容器
103、121、203、342‧‧‧位元線箝位電晶體
104‧‧‧位元鎖存電路
105、106、107、140、205、207、221、323、324、330、360、380‧‧‧線
108、372、373‧‧‧電阻器
122‧‧‧BLC線
123、315、386‧‧‧節點
125、130‧‧‧電壓源
126、127、131、132、322‧‧‧電晶體
135‧‧‧傳輸電晶體
137、138‧‧‧反相器
204‧‧‧位元鎖存電路
210‧‧‧控制電路
213、321、410、411、412、413‧‧‧電流源
215、300、370‧‧‧運算放大器
220‧‧‧回授電路
250‧‧‧前緣
251、255、260、282、283、284、285‧‧‧跡線
270、280‧‧‧電壓斜波
281‧‧‧小步階
301‧‧‧固定電流源
302‧‧‧可調電容器
310、311、312、313、400、401、402、403‧‧‧選擇電晶體
320、383‧‧‧比較器
325‧‧‧n通道電晶體
326‧‧‧p通道傳輸閘
341‧‧‧位元鎖存電路
352、CBL、CA‧‧‧電容量
371‧‧‧p通道電晶體/電流鏡電晶體
381‧‧‧電流鏡電晶體
382‧‧‧可調電流源
384‧‧‧暫存器
510‧‧‧最小斜率
511‧‧‧斜率
512、516‧‧‧間隔
515‧‧‧固定位準
500、501、502、503、504、505、506‧‧‧時間
520‧‧‧快速斜率
521、522、523‧‧‧中間斜率
524‧‧‧緩慢斜率
530‧‧‧速率
540、550‧‧‧轉態
BLPRECHG‧‧‧位元線預充電信號
BLDISCHG‧‧‧位元線放電信號
deti(0)、deti(1)、deti(2)、deti(3)、deti(i)‧‧‧時序信號
DL‧‧‧資料位元
DLB‧‧‧反資料位元
FB1、FB3、FB3、FB4、FBi‧‧‧回授信號
ID0、ID1、ID2、ID3‧‧‧固定電流
ILDO、IS、IDET、IMOS‧‧‧電流
LINEAR_GEN‧‧‧致能信號
MAX-ILDO‧‧‧最大位準
PBEN‧‧‧頁面緩衝器致能信號
P_END‧‧‧程式化結束控制信號
VBG‧‧‧帶隙電壓
VBL‧‧‧位元線電壓
VDDI‧‧‧電壓源/預充電電壓/參考電壓
VGS‧‧‧閘極至源極電壓
VP4、BLC‧‧‧位元線控制信號
VSS‧‧‧參考電壓
VLIN、VCM、VDET、VBLC‧‧‧電壓
圖1為記憶體系統的方塊圖，所述記憶體系統包含如本文中所描述的具有位元線電流控制技術的記憶體裝置。 圖2為先前技術中已知的具有頁面緩衝器及位元線箝位電晶體的記憶體的簡圖。 圖3為表示耦接至全域位元線的頁面緩衝器的部分（諸如圖3的先前技術系統中可部署）的示意圖。 圖4為包含如本文中所描述的電流控制技術的具有頁面緩衝器及位元線箝位電晶體的記憶體的簡圖。 圖5A至圖5D為出於描述本文中所描述的電流控制技術的操作的目的而引用的曲線圖。 圖6A至圖6C為出於描述如本文中所描述的電流控制技術的操作的目的而引用的額外曲線圖。 圖7A至圖7B一起包括包含電流控制技術的更詳細實施例的記憶體裝置的示意圖。 圖8為可用以產生圖7B的電流IDET 的電路的簡化示意圖。 圖9為出於描述圖7A至圖7B的電路的操作的目的而引用的時序圖。 圖10為用於操作如本文中所描述的在位元線上具有受控充電電流的記憶體的方法的流程圖。

Claims (11)

  1. 一種記憶體裝置，包括： 一記憶體陣列； 多個位元線，耦接至該記憶體陣列； 一電壓源，供應一電壓； 多個位元線箝位電晶體，耦接至該電壓源，該些位元線箝位電晶體響應於一位元線控制信號而調節對應位元線上的電壓；以及 一控制電路，根據具有一受控斜率的一斜波函數控制該位元線控制信號的電壓。
  2. 如申請專利範圍第1項所述的記憶體裝置，其中該控制電路響應於一回授信號而調整該受控斜率；以及 一回授電路，耦接至該電壓源，並感測由該電壓源輸出之電流的一電流值，並響應於感測到的該電流值而產生該回授信號。
  3. 如申請專利範圍第1項所述的記憶體裝置，其中該些位元線箝位電晶體中的位元線箝位電晶體包括個別電晶體，每一所述個別電晶體具有與該電壓源電流連通的一第一端子、與所述對應位元線電流連通的一第二端子以及連接至該位元線控制信號的一閘極，且在一充電循環的期間，該受控斜率將一閘極至位元線電壓維持在一固定位準。
  4. 如申請專利範圍第1項所述的記憶體裝置，其中該些位元線箝位電晶體基於所述對應位元線上的電壓與該位元線控制信號的電壓之間的差來調節至所述對應位元線的電流流量。
  5. 如申請專利範圍第2項所述的記憶體裝置，其中該控制電路包含一電流源以及連接至該電流源的一可調電容器，該控制電路產生作為該可調電容器之一電容量之函數的一電壓斜波，且其中該可調電容器響應於該回授信號而改變該電容量。
  6. 如申請專利範圍第2項所述的記憶體裝置，其中該位元線控制信號在一充電循環的一第一間隔內具一有第一斜率，且在該充電循環的一第二間隔內具有一第二斜率，其中該第二斜率為該回授信號的函數。
  7. 如申請專利範圍第6項所述的記憶體裝置，其中該回授電路感測在該第一間隔的期間由該電壓源輸出之電流的該電流值，並響應於感測到的該電流值而在該第二間隔的期間調整該回授信號。
  8. 一種操作記憶體裝置的方法，其中該記憶體裝置具有一頁面緩衝器以及透過多個位元線箝位電晶體耦接至該頁面緩衝器的多個位元線，該方法包括： 儲存一資料圖樣至該頁面緩衝器中； 施加來自一電壓源的一電壓至根據該資料圖樣所選取之位元線的位元線箝位電晶體； 產生用於該些位元線箝位電晶體之具有具一受控斜率之一電壓的一位元線控制信號以響應於該電壓而調節至該些位元線的電流流量。
  9. 如申請專利範圍第8項所述的方法，包括： 響應於根據該資料圖樣所選取之位元線的一感測負載而調整該位元線控制信號。
  10. 如申請專利範圍第9項所述的方法，包括透過產生作為一可調電容器之電容量之函數的一電壓斜波來產生該位元線控制信號，以及響應於基於該感測負載的一回授信號來調整該可調電容器。
  11. 一種記憶體裝置，包括： 一記憶體陣列； 一電壓源，供應一電壓； 一頁面緩衝器，耦接至該記憶體陣列； 多個位元線，耦接至該記憶體陣列以及該頁面緩衝器； 多個位元線箝位電晶體，耦接至該些位元線中的個別位元線並耦接至該頁面緩衝器，以及一電路，用以將該電壓源連接至耦接至響應於儲存於該頁面緩衝器中的資料圖樣所選取之位元線的位在該些位元線箝位電晶體中的位元線箝位電晶體； 一控制電路，響應於一回授信號而產生一位元線控制信號，並施加該位元線控制信號至該些位元線箝位電晶體；以及 一回授電路，耦接至該電壓源，並感測耦接至根據該資料圖樣所選取之位元線箝位電晶體的位元線的一負載，且響應於感測到的該負載而產生該回授信號。
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