CN108010546A - 一种适用于宽电源电压范围的存储器读译码电路 - Google Patents

一种适用于宽电源电压范围的存储器读译码电路 Download PDF

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Abstract

本发明公开了一种适用于宽电源电压范围的存储器读译码电路，包括：存储器模块，用于存储信息；列译码电路，用于在列译码控制信号的控制下将稳定的位线电压传输至存储器模块；位线电压稳定电路，用于产生稳定的位线电压并将读出电流与所述参考电流进行比较转换成读出电压传输至比较器的一输入端；位线电压建立电路，用于在读操作开始前给位线预充电以建立位线电压；比较器，用于将所述读出电流与参考电流产生的电压与参考电压进行比较以得到数字化的存储单元的存储信息；列译码电源电压选择电路，用于产生列译码电平位移器稳定工作所需的列译码电源电压；列译码电平位移器，用于将列译码控制信号转化为较高电压逻辑的控制信号。

Description

一种适用于宽电源电压范围的存储器读译码电路
技术领域
本发明涉及一种存储器读译码电路，特别是涉及一种适用于宽电源电压范围的存储器读译码电路。
背景技术
图1为传统存储器读译码电路的电路结构图。如图1所示，传统存储器读译码电路由存储器10、列译码电路20、位线电压稳定电路30、位线电压建立电路40、比较器50组成。其中，存储器单元(Flash cell)10由存储器单元(Flash cell)N0和位线等效电容CBL组成，用于存储信息；列译码电路20由第五NMOS管N5、第六NMOS管N6和第七NMOS管N7组成，用于在列译码控制信号的控制下将稳定的位线电压(节点IO电压)传输至存储器10；位线电压稳定电路30由第二NMOS管N2、第一NMOS管N1、第二PMOS管P2、第一PMOS管P1和PMOS管P0组成，用于产生稳定的位线电压并将读出电流Isense与参考电流Iref比较得到的读出电压传输至比较器的同相输入端(读出电压节点E)；位线电压建立电路40由第四PMOS管P4和第三PMOS管P3组成，用于在读操作开始前给位线预充电以建立位线电压；比较器50由比较器CMP1组成，用于将读出电流Isense与参考电流Iref进行比较以得到数字化的存储单元的存储信息。
对于传统读译码电路，在读操作时，灵敏放大器电路将IO控制在0.6～0.8V。最终BL电压有如下约束关系：
V(BL)≤V(IO)
V(BL)≤VDD-Vthn
当电源电压过低时，译码电路(N5，N6，N7)以及位线电压稳定电路中的开关管N2本身的Vt会限制IO点传到BL上的电压，会降低闪存单元读取电流窗口。
发明内容
为克服上述现有技术存在的不足，本发明之目的在于提供一种适用于宽电源电压范围的存储器读译码电路，以保证在宽电源电压范围(1.05～1.7V)内，读译码电路能正常传输IO点电压，保证灵敏放大器在低电源电压模式下正常工作。
为达上述及其它目的，本发明提出一种适用于宽电源电压范围的存储器读译码电路，包括：
存储器模块，用于存储信息；
列译码电路，用于在列译码控制信号的控制下将稳定的位线电压传输至存储器模块；
位线电压稳定电路，用于产生稳定的位线电压并将读出电流Isense与所述参考电流Iref进行比较转换成读出电压传输至比较器的一输入端；
位线电压建立电路，用于在读操作开始前给位线预充电以建立位线电压；
比较器，用于将所述读出电流Isense与参考电流Iref比较产生的读出电压与参考电压VREF进行比较以得到数字化的存储单元的存储信息；
列译码电源电压选择电路，用于产生列译码电平位移器稳定工作所需的列译码电源电压；
列译码电平位移器，用于将列译码控制信号V、W转化为较高电压逻辑的控制信号。
进一步地，所述位线电压稳定电路将读出电流Isense与所述参考电流Iref进行比较转化成读出电压，并传输至所述比较器的同相输入端。
进一步地，所述存储器模块包括存储单元N0和位线等效电容CBL，所述存储单元N0的控制栅极连接至子线电压VWL，所述存储单元N0的漏极与所述位线等效电容CBL的一端以及所述列译码电路，所述存储单元N0的源极与位线等效电容CBL的另一端接地。
进一步地，所述列译码电路包括第五NMOS管N5、第六NMOS管N6和第七NMOS管N7，所述第七NMOS管N7的源极连接所述存储单元N0的漏极与所述位线等效电容CBL，栅极连接至所述列译码电源电压选择电路的输出节点VD1P5，漏极与第六NMOS管N6的源极相连，第六NMOS管N6的栅极连接至所述列译码电平位移器，漏极与第五NMOS管N5的源极相连，第五NMOS管N5的栅极连接至所述列译码电平位移器，漏极连接所述位线电压稳定电路。
进一步地，所述位线电压稳定电路包括第四NMOS零管N4、第三NMOS管N3、第二NMOS管N2、第一NMOS管N1、第二PMOS管P2、第一PMOS管P1、第零PMOS管P0和第六PMOS管P6，所述第五NMOS管N5的漏极与第二NMOS管N2的源极、第三NMOS管N3的源极、第一NMOS管N1的栅极以及第一PMOS管P1的栅极相连组成节点IO，第三NMOS管N3的漏极与第四NMOS零管N4的源极相连，第三NMOS管N3的栅极连接至所述列译码电平位移器，第一NMOS管N1的漏极与第二PMOS管P2的漏极、第一PMOS管P1的漏极、第二NMOS管N2的栅极、第四NMOS零管N4的栅极以及第零PMOS管P0的栅极和漏极相连组成节点C，第一PMOS管P1的源极与第二PMOS管P2的源极、第零PMOS管P0的源极以及第六PMOS管P6的漏极相连，第二PMOS管P2的栅极连接互补电源选择信号LVEb，第六PMOS管P6的栅极连接互补读出控制信号SENb，第六PMOS管P6的源极接电源电压VDD，第二NMOS管N2的漏极与第四NMOS零管N4的漏极以及所述位线电压建立电路输出端、比较器的同相输入端相连组成读出电压节点E。
进一步地，所述位线电压建立电路包括第四PMOS管P4和第三PMOS管P3，所述第三PMOS管P3的漏极、第四PMOS管P4的漏极相连组成位线电压建立电路输出端并连接所述读出电压节点E，第三PMOS管P3的栅极连接互补预充电控制信号PREb，第四PMOS管P4的栅极连接参考电流控制电压V_IREF，第三PMOS管P3的源极和第四PMOS管P4的源极接电源电压VDD。
进一步地，所述比较器反相输入端连接参考电压VREF，同相输入端连接所述读出电压节点E，控制端连接第二读出控制信号SEN2。
进一步地，所述列译码电源电压选择电路包括低压差线性稳压电路U1和第五PMOS管P5，所述低压差线性稳压电路U1的输出端与第五PMOS管P5的漏极组成所述列译码电源电压选择电路的输出节点VD1P5并连接至所述列译码电平位移器，所述第五PMOS管P5的栅极连接至电源电压选择信号LVE，第五PMOS管P5的源极连接至电源电压VDD。
进一步地，所述第七NMOS管N7的栅极连接至所述列译码电源电压选择电路的输出节点VD1P5。
进一步地，所述列译码电平位移器包括第一电平位移器LS1、第二电平位移器LS2和第三电平位移器LS3，所述第一电平位移器LS1、第二电平位移器LS2、第三电平位移器LS3的电源电压正端连接所述节点VD1P5，所述第三NMOS管N3的栅极连接至所述第一电平位移器LS1的输出，电源电压选择信号LVE连接至所述第一电平位移器LS1的输入端，所述第五NMOS管N5的栅极连接至所述第二电平位移器LS2的输出，所述列译码控制信号W连接至第二电平位移器LS2的输入端，所述第六NMOS管N6的栅极连接至所述第三电平位移器LS3的输出，所述列译码控制信号V连接至所述第三电平位移器LS3的输入端。
与现有技术相比，本发明一种适用于宽电源电压范围的存储器读译码电路可保证在宽电源电压范围(1.05～1.7V)内，读译码电路能正常传输IO点电压，并且该读译码电路保证灵敏放大器在低电源电压模式下正常工作。
附图说明
图1为传统存储器读译码电路的电路结构图；
图2为本发明一种适用于宽电源电压范围的存储器读译码电路的电路结构图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图2为本发明一种适用于宽电源电压范围的存储器读译码电路的电路结构图。如图2所示，本发明一种适用于宽电源电压范围的存储器读译码电路，包括：存储器模块10、列译码电路20、位线电压稳定电路30、位线电压建立电路40、比较器50、列译码电源电压选择电路60、列译码电平位移器70。
其中，存储器模块(Flash cell)10由存储单元(Flash cell)N0和位线等效电容CBL组成，用于存储信息；列译码电路20由第五NMOS管N5、第六NMOS管N6和第七NMOS管N7组成，用于在列译码控制信号的控制下将稳定的位线电压传输至存储器单元10；位线电压稳定电路30由第四NMOS零管(NHZ)N4、第三NMOS管N3、第二NMOS管N2、第一NMOS管N1、第二PMOS管P2、第一PMOS管P1、第零PMOS管P0和第六PMOS管P6组成，用于产生稳定的位线电压并将读出电流Isense与参考电流Iref进行比较转化成读出电压并传输至比较器的同相输入端；位线电压建立电路40由第四PMOS管P4和第三PMOS管P3组成，用于在读操作开始前给位线预充电以建立位线电压；比较器50由比较器CMP1组成，用于将读出电流Isense与参考电流Iref比较得到的读出电压与参考电压VREF进行比较以得到数字化的存储单元的存储信息；列译码电源电压选择电路60由低压差线性稳压电路(LDO)U1和第五PMOS管P5组成，用于产生列译码电平位移器70稳定工作所需的列译码电源电压；列译码电平位移器70由第一电平位移器LS1、第二电平位移器LS2和第三电平位移器LS3组成，用于将列译码控制信号V、W转化为较高电压逻辑的控制信号。
存储单元N0的控制栅极连接至子线电压VWL，存储单元N0的漏极与等效位线电容CBL的一端以及第七NMOS管N7的源极相连，存储单元N0的源极与等效位线电容CBL的另一端接地，第七NMOS管N7的栅极连接至列译码电源电压选择电路60的输出节点VD1P5，第七NMOS管N7的漏极与第六NMOS管N6的源极相连，第六NMOS管N6的栅极连接至第三电平位移器LS3的输出相连，列译码控制信号V连接至第三电平位移器LS3的输入端，第六NMOS管N6的漏极与第五NMOS管N5的源极相连，第五NMOS管N5的栅极连接至第二电平位移器LS2的输出相连，列译码控制信号W连接至第二电平位移器LS2的输入端，第五NMOS管N5的漏极与第二NMOS管N2的源极、第三NMOS管N3的源极、第一NMOS管N1的栅极以及第一PMOS管P1的栅极相连组成节点IO，第三NMOS管N3的漏极与第四NMOS零管(NHZ)N4的源极相连，第三NMOS管N3的栅极连接至第一电平位移器LS1的输出相连，电源电压选择信号LVE连接至第一电平位移器LS1的输入端，低压差线性稳压电路(LDO)U1的输出端与第五PMOS管P5的漏极组成列译码电源电压选择电路60的输出节点VD1P5并连接至第一电平位移器LS1、第二电平位移器LS2、第三电平位移器LS3的电源电压正端，第五PMOS管P5的栅极连接至电源电压选择信号LVE，第五PMOS管P5的源极连接至电源电压VDD，第一NMOS管N1的漏极与第二PMOS管P2的漏极、第一PMOS管P1的漏极、第二NMOS管N2的栅极、第四NMOS零管(NHZ)N4的栅极以及第零PMOS管P0的栅极和漏极相连组成节点C，第一PMOS管P1的源极与第二PMOS管P2的源极、第零PMOS管P0的源极以及第六PMOS管P6的漏极相连，第二PMOS管P2的栅极连接互补电源选择信号LVEb，第六PMOS管P6的栅极连接互补读出控制信号SENb，第六PMOS管P6的源极接电源电压VDD，第二NMOS管N2的漏极与位线电压建立电路输出端(第三PMOS管P3的漏极、第四PMOS管P4的漏极)、第四NMOS零管(NHZ)N4的漏极以及比较器CMP1的同相输入端相连组成读出电压节点E，第三PMOS管P3的栅极连接互补预充电控制信号PREb，第四PMOS管P4的栅极连接参考电流控制电压V_IREF，第三PMOS管P3的源极和第四PMOS管P4的源极接电源电压VDD，比较器CMP1的反相输入端连接参考电压VREF，第二读出控制信号SEN2连接至比较器CMP1的控制端，比较器CMP1的输出即灵敏放大器的输出SOUTb。
当电源电压选择信号LVE为高时，电源电压VDD＝1.2V，此时第五PMOS管P5截止，低压差线性稳压电路(LDO)U1开始工作并在输出节点VD1P5输出1.5V的列译码电源电压，列译码控制信号V、W和电源电压选择信号LVE被电平位移器LS3、LS2、LS1转化为较高电压逻辑的控制信号，同时位线电压稳定电路30的第二PMOS管P2和第三NMOS管N3导通，节点C电压变高，第二NMOS管N2和第四NMOS零管(NHZ)N4导通，节点C和节点E被连通，位线电压能被正常传输至存储器模块10并将存储器模块10的读出电流Isense与参考电流Iref进行比较产生的读出电压传输至比较器CMP1的同相输入端；当电源电压选择信号LVE为低时，电源电压VDD＝1.5V，此时低压差线性稳压电路(LDO)U1不工作，而第五PMOS管P5导通并在输出节点VD1P5输出1.5V(电源电压)的列译码电源电压，列译码控制信号V、W和电源电压选择信号LVE经过电平位移器LS3、LS2、LS1向列译码电路20，同时位线电压稳定电路30的第二PMOS管P2和第三NMOS管N3截止，位线电压稳定电路30与传统电路相同，节点C经位线电压稳定电路30与节点E连通，位线电压能被正常传输至存储器模块10并将存储器模块10的读出电流Isense与参考电流Iref进行比较产生的读出电压传输至比较器CMP1的同相输入端。
表1为本发明具体实施例之存储器读译码电路的全芯片仿真结果。表1示出了电源电压选择信号LVE为0和1时，在不同工艺角FF(Fast NMOS Fast PMOS)、FFHT(Fast NMOSFast PMOS High Temprature)、TT(Typical NMOS Typical PMOS)、SS(Slow NMOS SlowPMOS)、SSLT(Slow NMOS Slow PMOS Low Temprature)、FS(Fast NMOS Slow PMOS)、FSLT(Fast NMOS Slow PMOS Low Temprature)、SF(Slow NMOS Fast PMOS)、SFLT(Slow NMOSFast PMOS Low Temprature)下IO点电压REFIO和位线BL电压REFBL，可见两者相近，说明本发明之读译码电路能正常传输IO点电压。
表1
综上所述，本发明一种适用于宽电源电压范围的存储器读译码电路可保证在宽电源电压范围(1.05～1.7V)内，读译码电路能正常传输IO点电压，并且该读译码电路保证灵敏放大器在低电源电压模式下正常工作。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (10)

1.一种适用于宽电源电压范围的存储器读译码电路，包括：
存储器模块，用于存储信息；
列译码电路，用于在列译码控制信号的控制下将稳定的位线电压传输至存储器模块；
位线电压稳定电路，用于产生稳定的位线电压并将读出电流Isense与所述参考电流Iref进行比较转换成读出电压传输至比较器的一输入端；
位线电压建立电路，用于在读操作开始前给位线预充电以建立位线电压；
比较器，用于将所述读出电流Isense与参考电流Iref比较产生的读出电压与参考电压VREF进行比较以得到数字化的存储单元的存储信息；
列译码电源电压选择电路，用于产生列译码电平位移器稳定工作所需的列译码电源电压；
列译码电平位移器，用于将列译码控制信号V、W转化为较高电压逻辑的控制信号。
2.如权利要求1所述的一种适用于宽电源电压范围的存储器读译码电路，其特征在于：所述位线电压稳定电路将读出电流Isense与所述参考电流Iref进行比较转化成读出电压，并传输至所述比较器的同相输入端。
3.如权利要求1所述的一种适用于宽电源电压范围的存储器读译码电路，其特征在于：所述存储器模块包括存储单元N0和位线等效电容CBL，所述存储单元N0的控制栅极连接至子线电压VWL，所述存储单元N0的漏极与所述位线等效电容CBL的一端以及所述列译码电路，所述存储单元N0的源极与位线等效电容CBL的另一端接地。
4.如权利要求3所述的一种适用于宽电源电压范围的存储器读译码电路，其特征在于：所述列译码电路包括第五NMOS管N5、第六NMOS管N6和第七NMOS管N7，所述第七NMOS管N7的源极连接所述存储单元N0的漏极与所述位线等效电容CBL，栅极连接至所述列译码电源电压选择电路的输出节点VD1P5，漏极与第六NMOS管N6的源极相连，第六NMOS管N6的栅极连接至所述列译码电平位移器，漏极与第五NMOS管N5的源极相连，第五NMOS管N5的栅极连接至所述列译码电平位移器，漏极连接所述位线电压稳定电路。
5.如权利要求4所述的一种适用于宽电源电压范围的存储器读译码电路，其特征在于：所述位线电压稳定电路包括第四NMOS零管N4、第三NMOS管N3、第二NMOS管N2、第一NMOS管N1、第二PMOS管P2、第一PMOS管P1、第零PMOS管P0和第六PMOS管P6，所述第五NMOS管N5的漏极与第二NMOS管N2的源极、第三NMOS管N3的源极、第一NMOS管N1的栅极以及第一PMOS管P1的栅极相连组成节点IO，第三NMOS管N3的漏极与第四NMOS零管N4的源极相连，第三NMOS管N3的栅极连接至所述列译码电平位移器，第一NMOS管N1的漏极与第二PMOS管P2的漏极、第一PMOS管P1的漏极、第二NMOS管N2的栅极、第四NMOS零管N4的栅极以及第零PMOS管P0的栅极和漏极相连组成节点C，第一PMOS管P1的源极与第二PMOS管P2的源极、第零PMOS管P0的源极以及第六PMOS管P6的漏极相连，第二PMOS管P2的栅极连接互补电源选择信号LVEb，第六PMOS管P6的栅极连接互补读出控制信号SENb，第六PMOS管P6的源极接电源电压VDD，第二NMOS管N2的漏极与第四NMOS零管N4的漏极以及所述位线电压建立电路输出端、比较器的同相输入端相连组成读出电压节点E。
6.如权利要求5所述的一种适用于宽电源电压范围的存储器读译码电路，其特征在于：所述位线电压建立电路包括第四PMOS管P4和第三PMOS管P3，所述第三PMOS管P3的漏极、第四PMOS管P4的漏极相连组成位线电压建立电路输出端并连接所述读出电压节点E，第三PMOS管P3的栅极连接互补预充电控制信号PREb，第四PMOS管P4的栅极连接参考电流控制电压V_IREF，第三PMOS管P3的源极和第四PMOS管P4的源极接电源电压VDD。
7.如权利要求6所述的一种适用于宽电源电压范围的存储器读译码电路，其特征在于：所述比较器反相输入端连接参考电压VREF，同相输入端连接所述读出电压节点E，控制端连接第二读出控制信号SEN2。
8.如权利要求7所述的一种适用于宽电源电压范围的存储器读译码电路，其特征在于：所述列译码电源电压选择电路包括低压差线性稳压电路U1和第五PMOS管P5，所述低压差线性稳压电路U1的输出端与第五PMOS管P5的漏极组成所述列译码电源电压选择电路的输出节点VD1P5并连接至所述列译码电平位移器，所述第五PMOS管P5的栅极连接至电源电压选择信号LVE，第五PMOS管P5的源极连接至电源电压VDD。
9.如权利要求8所述的一种适用于宽电源电压范围的存储器读译码电路，其特征在于：所述第七NMOS管N7的栅极连接至所述列译码电源电压选择电路的输出节点VD1P5。
10.如权利要求9所述的一种适用于宽电源电压范围的存储器读译码电路，其特征在于：所述列译码电平位移器包括第一电平位移器LS1、第二电平位移器LS2和第三电平位移器LS3，所述第一电平位移器LS1、第二电平位移器LS2、第三电平位移器LS3的电源电压正端连接所述节点VD1P5，所述第三NMOS管N3的栅极连接至所述第一电平位移器LS1的输出，电源电压选择信号LVE连接至所述第一电平位移器LS1的输入端，所述第五NMOS管N5的栅极连接至所述第二电平位移器LS2的输出，所述列译码控制信号W连接至第二电平位移器LS2的输入端，所述第六NMOS管N6的栅极连接至所述第三电平位移器LS3的输出，所述列译码控制信号V连接至所述第三电平位移器LS3的输入端。
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