JP2013520759A - Ｄｒａｍの電力および性能を動的にスケーリングするための方法および回路 - Google Patents

Abstract

【課題】 電力および性能の動的スケーリングをサポートするメモリを提供すること。
【解決手段】 メモリシステムは、高性能モードおよび低電力モードをサポートする。このメモリシステムは、メモリコアおよびコアインターフェイスを含む。メモリコアは、どちらのモードでも同じままであるコア供給電圧を使用する。節電するために、コアインターフェイスの供給電圧および信号速度をスケールダウンすることができる。コアインターフェイスが異なるモードにおいて使用する信号電圧に対応するために、メモリコアとコアインターフェイスとの間のレベルシフタが信号を必要に応じてレベルシフトする。
【選択図】 図１

Description

本明細書に開示する主題は、一般にコンピュータメモリの分野に関し、より詳細には速度性能および電力使用を動的に調節するための方法および回路に関する。

携帯情報端末（ＰＤＡ）、携帯電話、ポータブルコンピュータなどの携帯用電子装置の市場は急激に増大している。この成長は主に、より高性能のプロセッサおよび拡張されたメモリリソースのためであり、そのいずれも生産的および娯楽的なアプリケーションの普及を支えるために必要である。不都合なことに性能の向上は、電池式のシステムにとってとりわけ厄介な問題である消費電力を増やす傾向にある。より大きな電池および追加の電池は助けになるが、大きくて重く邪魔であり費用もかかる。したがって、性能の改善に対する需要は、小さく、効率的かつ安価なモバイル装置に対する需要と相容れない。

電子装置のピーク性能を達成することは、一般に比較的高い供給電圧およびデータ転送速度を必要とする。ただし、ピーク性能は必ずしも必要とは限らず、その場合、より低い供給電圧および引き下げたデータ転送速度を使用して電力を節約することができる。例えば、処理回路は、ユーザのエクスペリエンスを妨げることなしに低いデータ転送速度で所与のタスクを実行できることを認識することができ、その結果、引き下げた供給電圧を使用して比較的低い速度でデータを伝える節電モードに入ることができる。

信号速度および供給電圧を調整するためのいくつかの技法が、モバイル装置内に実装されまたは文献の中で提案されている。一般にダイナミックボルテージスケーリングとして知られるそうした一部の技法は、性能要件に応じて供給電圧を制御する。許容できる性能レベルを維持しながら装置が使用する平均エネルギを減らすために、計算要件または信号速度要件の違いを活用することができる。平均エネルギを減らすことは電池要件を緩和し、より長寿命の電池、より小型の電池、またはその両方を可能にする。

不所望のエネルギレベルを消費しているのはプロセッサだけではない。メモリシステムもエネルギを消費し、消費されるエネルギ量は同様に性能とともに増加する。しかし、電圧および周波数の動的制御を、メモリシステム、とりわけダイナミックランダムアクセスメモリ（ＤＲＡＭ）およびフラッシュメモリ内で実施するのは困難であった。その理由は、歩留まり（yield）およびレイテンシに大きな影響を与えることなしにメモリセルの電圧を動的にスケールするのが困難だからである。さらに、高性能のメモリ装置は、電圧供給がスケールされる場合に許容できないレイテンシを被る高速デバイスインターフェイスを一般に使用する。したがって、電力および性能の動的スケーリングをサポートするメモリが求められている。

添付図面の各図面において、開示する主題を限定ではなく例として示し、それらの図面では同様の参照番号は同様の要素を指す。

一実施形態による低電力および高性能モードをサポートするメモリ装置１００を示す。 一実施形態による図１のメモリ装置１００の動作を示す流れ図を示す。 別の実施形態によるメモリシステム３００を示す。 図３のメモリシステム３００の動作を示す流れ図４００を示す。 説明を簡略化するために図３から省略した、メモリシステム３００の一部を詳述する図を示す。 いずれも図５の電圧調整器３１５および速度センサ５５０の実施形態を詳述する図を示す。 一実施形態による図３および図５のコア３４５、ならびにレベルシフタ３７０、３７５、および３８０の一部を詳述する図を示す。 図７のレベルシフタ７３０を実装するために使用することができる選択的レベルシフタ８００を示す。 図７のレベルシフタ７３０を実装するために使用することができる選択的レベルシフタ８５０を示す。 高性能モードにおける、図３および図５の入出力インターフェイス３４０の読出しのタイミングを図示するタイミング図を示す。 低電力モードにおける、図３および図５の入出力インターフェイス３４０の読出しのタイミングを図示するタイミング図を示す。 高性能モードにおける、図３および図５の入出力インターフェイス３４０の書込みのタイミングを図示するタイミング図を示す。 低電力モードにおける、図３および図５の入出力インターフェイス３４０の書込みのタイミングを図示するタイミング図を示す。 外部インターフェイスＤＱの幅を２で割ることにより低電力モードにおいて入出力インターフェイスがデータ転送速度を半分にする、入出力インターフェイス３４０およびコアインターフェイス３５０の動作を示す。 外部インターフェイスＤＱの幅を２で割ることにより低電力モードにおいて入出力インターフェイスがデータ転送速度を半分にする、入出力インターフェイス３４０およびコアインターフェイス３５０の動作を示す。 コアインターフェイスのより低い速度に対応するために、入出力インターフェイスのクロック速度および供給電圧Ｖｉｏを低電力モードにおいて低減する実施形態の入出力インターフェイスおよびコアインターフェイスの動作を示す。 コアインターフェイスのより低い速度に対応するために、入出力インターフェイスのクロック速度および供給電圧Ｖｉｏを低電力モードにおいて低減する実施形態の入出力インターフェイスおよびコアインターフェイスの動作を示す。

図１は、周波数および電力の動的スケーリングをサポートするメモリ装置１００を示す。より詳細には、図１は、離散モードに基づいてこのスケーリングを実行するメモリ装置の一実施形態を示す。メモリ装置１００は、メモリコントローラ１０５、多速度コアインターフェイス１１０、およびメモリコア１１５を含む。メモリコントローラ１０５は、低電力モードおよび高性能モードから選択するために、クロックソース１２０および電圧調整器１２５を制御する。低電力モードでは、クロックソース１２０は比較的低周波のクロック信号ｉＣｌｋを、調整器１２５は比較的低い供給電圧Ｖｉをコアインターフェイス１１０に与える。するとコアインターフェイス１１０は、比較的遅く電力効率の良い速度でデータおよびアドレス信号をコア１１５に対して伝達する。高性能モードでは、クロックソース１２０は比較的高周波のクロック信号ｉＣｌｋを、調整器１２５は比較的高い供給電圧Ｖｉをコアインターフェイス１１０に与える。するとコアインターフェイス１１０は、電力効率がより低いとはいえ、比較的高速でデータ、コマンド、およびアドレス信号を伝達する。第２の電圧調整器１３０は、両方のモードにおいて、１組の一定のコア電圧Ｖｃｏｒｅをメモリコア１１５に送る。

インターフェイス１１０などのインターフェイスにおける消費電力は、典型的には周波数、および供給電圧の二乗の両方の関数であることを理解すべきである。したがって、例えば約７１％のより低い電圧を大体使用することにより、約５０％のインターフェイス節電を得ることができ、さらなる節電は、より遅い信号速度に基づく。具体的には、ＣＭＯＳ回路の速度は典型的には供給電圧の関数であり、そのためインターフェイス回路の供給電圧をスケーリングすることにより、図１のシステムは比較的遅い外部の信号速度に合わせた方法でインターフェイス回路がより遅く応答することを効果的に認める。とりわけ、図１の実施形態は離散モードの観点から表すが、他の実施形態では電力および周波数は、形式的に定義されたモードに関連しない、例えばプロセッサまたは同様の回路（例えばメモリコントローラ）のプログラム制御下で変化が生じる多くのバリエーションを有することができる。ただし、消費電力が電圧の二乗に依存することが一因で、一部の実装形態では離散的節電モードが適切であり得る。例えば供給電圧の変動が、適用される信号速度に合致しない（例えばインターフェイス回路にあまりに早く応答させ、またはインターフェイス回路が十分早く応答するのを妨げる）ことがある。したがって、節電を最適化するために、インターフェイスの供給電圧変動を特定の信号システムの伝送速度に関連させ、これらを形式的に定義されたモードの観点から適用することが望ましい場合がある。先に述べたように図１は、低電力モードおよび高性能モードを使用することに基づくそのような一実施形態である。

この実施形態ではダイナミックランダムアクセスメモリであるメモリコア１１５は、行／列状に配置されたメモリセルＭＣのアレイを含む。メモリコントローラ１０５は、メモリコア１１５内のメモリセルＭＣの指定したサブセットとの間でデータＤＱを読み書きするために、コアインターフェイス１１０を介してメモリコア１１５にコマンドＣＭＤおよびアドレスＡＤＤを発行する。行および列は、実装形態に応じて様々なサイズのものとすることができ、図１の実施形態は説明を簡略化するために大幅に単純化していることを理解すべきである。実際のメモリ装置は、典型的にはいくつかのメモリアレイを含み、各アレイはここに図示するよりもはるかに多いセルを含む。メモリコア１１５は、典型的には行／列デコードおよび駆動回路の一部、ならびにデータ駆動および増幅回路の一部も含む。

コアインターフェイス１１０の機能は、メモリコントローラが供給するアドレスに応じて、（典型的には外部処理のために）メモリコア１１５からデータを記憶し取得することである。コアインターフェイスは、データ経路１３５、コマンドデコーダ１４０、アドレスレシーバ１４５、および列経路１５０を含む。コマンドデコーダ１４０は、コントローラ１０５からのコマンドＣＭＤを復号して、読出し動作、書込み動作、活性化動作、およびプリチャージ動作が最も一般的である、いくつかの従来のメモリ動作を指示する制御信号を作り出す。読出しおよび書込みコマンドにはアドレス信号ＡＤＤが付随し、アドレス信号ＡＤＤは、アドレスレシーバ１４５が別個の列アドレス信号Ｃａｄｄおよび行アドレス信号Ｒａｄｄへと復号する。列経路１５０は、１本しか図示しない列選択線ＣＳＥＬの集合を介してメモリコア１１５に列アドレスを伝える。メモリコア１１５は、メモリセルＭＣの行の中から選択するために行アドレスＲａｄｄを復号する行デコーダ（図３）を含む。データ経路１３５は、データＤＱをコアデータｃＤＱとして、読出し動作のためにコア１１５から離れて、または書込み動作のためにコア１１５に向けて伝達する。

メモリ装置１００は、読み書き以外のメモリ動作をサポートすることができる。例えばＤＲＡＭシステムでは、装置１００は、例えばリフレッシュ動作、試験手順、および誤り検査に対するサポートを含むことができる。説明を簡略化するために、これらのおよび他の従来の機能および特徴についての解説は省略する。

上述したように、メモリ装置１００は低電力モードおよび高性能モードの両方をサポートする。低電力モードでは、コントローラ１０５が、クロックソース１２０および電圧調整器１２５を制御する低電力／高性能信号ＬＰ／ＨＰをアサートする。その結果、クロックソース１２０が比較的低周波のクロック信号ｉＣｌｋを発行し、電圧調整器が電圧Ｖｉを低い値に設定する。この低いクロック周波数および供給電圧は、データ、コマンド、およびアドレスの信号速度と処理速度を落とすだけでなく、コアインターフェイス１１０内の消費電力も減らす。

高性能モードでは、コントローラ１０５が低電力／高性能信号ＬＰ／ＨＰをディアサートし、クロックソース１２０に比較的高い周波数でクロック信号ｉＣｌｋを発行させ、電圧調整器に電圧Ｖｉを高い値に設定させる。一実施形態では、クロック信号ｉＣｌｋの周波数および供給電圧Ｖｉを、低電力モードにおけるそのそれぞれの値に比べて、高性能モードではどちらも２倍にする。供給電圧を２倍にすることは消費電力を４倍にするが、処理速度および通信速度を２倍にすることを可能にする。したがって、高性能モードにおける情報単位当たりのエネルギ（１ビット当たりのエネルギ）量は、低電力モードのエネルギ量の約２倍である。他の実施形態は、さらなる電力および性能モードをサポートし、または離散モードではなく、電力および性能設定の１つまたは複数の範囲をサポートする。

図２は、一実施形態による図１のメモリ装置１００の動作を示す流れ図である。２０５で始まり、メモリコントローラ１０５がクロックソース１２０および電圧調整器１２５に信号ＬＰ／ＨＰをアサートするとき、メモリ装置１００は低電力モードに入る。低電力モードに入るかどうかに関する決定は、電力管理ソフトウェアを実行するマイクロプロセッサ（不図示）から生じることができる。コアインターフェイス１１０内の信号の全てまたはサブセットが、低電力モードのクロック信号ｉＣｌｋによって確立される比較的遅い速度で伝搬し、これらの信号の信号振幅はインターフェイス電圧Ｖｉによって制限される。例えば、アドレスレシーバ１４５が列アドレス信号Ｃａｄｄを列経路１５０に伝え、列経路１５０は、列選択信号ＣＳＥＬを比較的遅い速度および低振幅の電圧でメモリコア１１５に導く（２１０）。データ経路１３５も同様に、行アドレスＲａｄｄおよびデータを比較的遅い速度および低い電圧でコア１１５に伝達する。コマンドデコーダ１４０はコマンドＣＭＤを処理して、データ経路１３５、アドレスレシーバ１４５、および列経路１５０を制御する。

コア１１５内のデータ、コマンド、およびアドレス信号を伝えるために使用されるコア電圧Ｖｃｏｒｅは、低電力モードにおいてスケールダウンされず、低電力モードのインターフェイス電圧Ｖｉよりも高い。したがって、この点について図１は、２つ以上の異なる供給電圧をメモリ（例えばメモリ装置）に与えるシステムを提供し、第１の供給電圧はスケーリングされていない電圧（Ｖｄｄ／Ｖｃｏｒｅ）を表し、第２の供給電圧は選択的にスケーリングされた電圧（Ｖｉ）を表し、それぞれは異なる回路を駆動することに留意すべきである。

メモリインターフェイスを独立にスケール可能な設計の一度の結果は、インターフェイス１１０からの信号の電圧振幅が、コア１１５に必要な電圧振幅に比べて低い可能性があることである。したがって、信号ｃＤＱ、ＣＳＥＬ、およびＲａｄｄの信号振幅を必要なコアレベルまで引き上げるためにレベルシフタを設けることができる（図３）。例えば２１５では、列選択信号ＣＳＥＬが電圧Ｖｉに由来する信号振幅から、より高い電圧Ｖｃｏｒｅに由来する信号振幅にシフトアップされている。一実施形態では、例えば離散モードに基づき、電圧Ｖｃｏｒｅは電圧Ｖｉの２倍とすることができる。

このメモリアクセスがメモリコア１１５内の指定したアドレスからデータを読み出すためのものと仮定し、メモリコア１１５は、要求されたデータをコアデータｃＤＱとしてデータ経路１３５にもたらすことにより、列選択信号ＣＳＥＬおよび行アドレスＲａｄｄに応答する。コア１１５からインターフェイス１１０に移動し、データ信号ｃＤＱは、コア電圧Ｖｃｏｒｅからインターフェイス電圧Ｖｉにシフトダウンされる（２２０）。したがってデータ信号ｃＤＱは、電力効率を求めて選択される比較的低いデータ転送速度および低い電圧でデータ経路１３５を通って伝搬する。データ経路１３５からのデータＤＱは、同じ低いデータ転送速度でメモリコントローラ１０５に伝えられる（２２５）。列選択信号ＣＳＥＬおよび行アドレス信号Ｒａｄｄによって指定されるアドレスにおいてメモリコア１１５内にデータをロードするために、データＤＱおよびｃＤＱが逆方向に移動することを除き、書込み動作も同様である。

メモリ装置１００は、高性能モードに入る命令をコントローラ１０５が受け取るまで、低電力モードで動作することができる。そのような命令に応答して、メモリコントローラ１０５は信号ＬＰ／ＨＰをディアサートし、ディアサートすることは、クロックソース１２０にインターフェイスクロック信号ｉＣｌｋの周波数を２倍にさせ、電圧調整器１２５にインターフェイス電圧Ｖｉを２倍にさせる（２３０）。

高性能モードでは、コアインターフェイス１１０内の信号の全てまたはサブセットが、クロック信号ｉＣｌｋによって確立される比較的速い速度で伝搬し、これらの信号の電圧振幅は比較的高いコアインターフェイス電圧Ｖｉによって高められる。例えば、アドレスレシーバ１４５が列アドレス信号Ｃａｄｄを列経路１５０に伝え、列経路１５０は、列選択信号ＣＳＥＬを比較的速い速度および高い電圧でメモリコア１１５に導く（２３５）。アドレスレシーバ１４５およびデータ経路１３５は、行アドレスＲａｄｄおよびデータｃＤＱを比較的速い速度および高い電圧でコア１１５に同様に伝達する。

高性能モードおよび低電力モードにおいて、コア電圧Ｖｃｏｒｅは同じである。一実施形態では、電圧Ｖｃｏｒｅは、高性能モードのインターフェイスＶｉと同じまたは同様である。そのような場合、コアインターフェイス信号のレベルを、インターフェイス１１０とコア１１５との間でいずれの方向にもシフトする必要がない。メモリアクセスが指定したアドレスからデータを読み出すためのものと仮定し、メモリコア１１５は、要求されたデータをデータ経路１３５を介してメモリコントローラ１０５に伝えるためにインターフェイスｃＤＱ上にもたらすことにより、列選択信号ＣＳＥＬおよび行アドレスＲｄｄに応答する（２４０）。列選択信号ＣＳＥＬおよび行アドレス信号Ｒａｄｄによって指定されるアドレスにおいてメモリコア１１５内にデータをロードするために、データＤＱおよびｃＤＱが逆方向に移動することを除き、書込み動作も同様である。

説明を簡略化するために、コア電圧Ｖｃｏｒｅを単一のノードおよび対応する電圧として図示する。実際のメモリ装置は複数のコア電圧を含むことができる。例えばＤＲＡＭメモリ装置は、最適な性能を求めて選択される様々なコア電圧を概して含む。これらのコア電圧には、外部供給電圧ＶＣＣ、内部電圧ＶＩＮＴ、ブーストされたワード線電圧ＶＰＰ、ビット線センス増幅器のための基準としてのビット線電圧ＶＢＬ、半ビット線電圧ＶＢＬ／２、および基板電圧ＶＢＢが概して含まれる。これらの電圧は、同じ集積回路装置上のメモリコアと一体化した電圧調整器を使用して与えることができ、または外部ソースから１つもしくは複数のコア電圧を与えてもよい。図１の実施形態では、電圧調整器１３０は、外部から供給される電圧Ｖｄｄからこれらのおよび他の所要のまたは所望のコア電圧を発生させる調整器の集まりを表す。

図示の例では、インターフェイス１１０の全体にわたり同じインターフェイス電圧Ｖｉが使用され、高性能モードでは比較的高い電圧であり、低電力モードでは比較的低い電圧である。ただし、インターフェイス電圧Ｖｉは、それぞれがインターフェイス１１０の特定の機能を最適化するように調整されるいくつかの供給電圧を表すことができる。例えば図３に関して以下に論じるように、ある種の入出力（Ｉ／Ｏ）回路に対する供給電圧を変えることは、性能に対して著しい悪影響を及ぼす可能性がある。モードを切り替えるとき、そのような回路への供給電圧を一定に保つことができる。電圧調整器１２５およびクロックソース１２０は、同じ集積回路装置内のインターフェイス１１０の外部にあっても、同じ集積回路装置内のインターフェイス１１０と一体化されていてもよい。コントローラ１０５およびメモリコア１１５の一方または両方も、同様にインターフェイス１１０と一体化することができる。他の構成も可能である。

図３は、別の実施形態によるメモリシステム３００を示す。メモリシステム３００は、メモリコントローラ３０５、ＤＲＡＭ３１０、および外部電圧調整器３１５を含む。不図示の中央処理装置（ＣＰＵ）が、ＤＲＡＭ３１０からデータを記憶し取得するためにメモリコントローラ３０５に要求を発行する。

メモリコントローラ３０５は、ＤＲＡＭ３１０との間で行き来するデータのフローを管理するデジタル回路である。メモリコントローラは、典型的にはＤＲＡＭから分離しており、別個の集積回路（ＩＣ）として実装しても、マイクロプロセッサなどの別のＩＣと一体化してもよい。図３の実施形態では、メモリコントローラ３０５およびＤＲＡＭ３１０が別個のＩＣ上にあり、データＤＱ、コマンドＣＭＤ、アドレスＡＤＤ、および基準クロック信号ＣＬＫを伝えるチャネル３２０を介して通信する。これらの信号およびこれらの信号を伝えるために使用する方法は従来のものであり、そのため簡潔にするために詳細な解説は省略する。

メモリコントローラ３０５は、何らかの制御ロジック３２５、モードレジスタ３３０、および入出力（Ｉ／Ｏ）インターフェイス３３５を含む。同じまたは別のＩＣ上のＣＰＵが、様々なモードに入るための要求を発行する。Ｉ／Ｏがどのようにデータを送受信するのかを制御するモードをＭＣレジスタ内にロードする。制御ロジック３２５は、例えばＣＰＵからのコマンドに応答して、ＤＲＡＭ３１０とのデータのフローを従来方式で管理する。この実施形態によれば、コントローラロジック３２５が、メモリシステム３００の性能モードを示す値をモードレジスタ３３０にロードする。データ転送速度は性能とともに変わるので、モードレジスタ３３０は、入出力インターフェイス３３５が様々なモードに対応することを可能にするモード情報を入出力インターフェイス３３５に伝達する。例えば低電力モードでは、モードレジスタ３３０は、クロック信号ＣＬＫの周波数および信号ＤＱ、ＣＭＤ、およびＡＤＤの信号速度を１／２に減らすように入出力インターフェイス３３５に命令することができる。他の実施形態では信号帯域幅を様々な方法で調節し、そのいくつかを以下に詳述する。

ＤＲＡＭ３１０は、メモリコントローラの入出力インターフェイス３３５と通信するための入出力インターフェイス３４０、データを記憶し、提供するためのメモリコア３４５、および入出力インターフェイス３４０とメモリコア３４５との間の信号のフローを管理するための多速度コアインターフェイス３５０を含む。メモリコア３４５は、慣例的にメモリアレイ３５５、二次センス増幅器３６０、および行デコーダ３６５を含む。これらの要素は、コア電圧Ｖｃｏｒｅを作り出す内部または外部の電圧調整器３８５によって電力を供給される。先に述べたように、コア電圧Ｖｃｏｒｅは、コア３４５の様々な要素の需要に合わせて調整されるコア電圧の集まりとすることができる。コア電圧の作成および印加についてはよく知られている。

コアインターフェイス３５０とコア３４５との間の移行時の信号電圧の変化に対応するために、コアインターフェイス３５０とコア３４５との間にデータレベルシフタ３７０、列レベルシフタ３７５、および行レベルシフタ３８０を配置する。効率を改善するためにインターフェイス電圧Ｖｉを下げる低電力モードでは、振幅電圧の不均衡はかなり大きい可能性がある。図１の例にあるように、インターフェイス電圧Ｖｉは低電力モードおよび高性能モードをサポートするために低下／上昇するのに対し、コア電圧Ｖｃｏｒｅはどちらのモードでも同じままである。

コアインターフェイス３５０は、アドレスおよび制御回路３８７、内部データ経路３９０、および列経路３９５を含む。データ経路３９０は、この例ではＤＲＡＭ３１０の外部にあるチャネル３２０のデータ経路ＤＱと区別するために「内在的」である。制御回路３８７は、コントローラ３０５からのコマンドＣＭＤを復号して、読出しや書込みなどのいくつかのメモリ動作を実行し、低電力モードと高性能モードとの間でコアインターフェイス３５０および電圧調整器３１５を切り替える。メモリ動作は、アドレスバスＡＤＤ上で受け取る特定のアドレスを対象とし、コアインターフェイス３５０が実行する動作は、メモリコントローラ３０５からのクロック信号ＣＬＫから受け取り、またはクロック信号ＣＬＫに由来する基準クロックｒＣｌｋに関して時間調整される。他の実施形態では、この基準クロックは他の場所から来てもよい。

図４は、図３のメモリシステム３００の動作を示す流れ図４００である。４０５で始まり、例えばＣＰＵからのコマンドに応答して、コントローラロジック３２５は、入出力インターフェイス３４０およびコアインターフェイス３５０に低電力モードに入らせ、さらに、落とされた信号速度でＤＲＡＭ３１０と通信することを予期して、入出力インターフェイス３３５を低速モードにセットする値をモードレジスタ３３０にロードさせるコマンドをＤＲＡＭ３１０に発行する。ＤＲＡＭ側では制御回路３８７が信号ＬＰ／ＨＰをアサートし、それにより、調整器３１５が比較的低いインターフェイス電圧Ｖｉをもたらし、レベルシフタ３７０、３７５および３８０が、その結果生じるインターフェイス電圧とコア電圧との間の電圧の不均衡に対応する準備をし、ＤＲＡＭの入出力インターフェイス３４０が、コントローラ３０５の入出力インターフェイス３３５に一致するように低速モードに入る。制御回路３８７はさらに、インターフェイス３５０を通る信号の速度を遅くするためにインターフェイスクロック信号ｉＣｌｋの周波数を下げる。

コントローラ３０５からの指定したアドレスＡＤＤを対象とする読出しコマンドの例を使用し（４１０）、アドレスおよび制御回路３８７が、アドレスＡＤＤを行アドレスＲａｄｄおよび列アドレスＣａｄｄに変換する。列経路３９５が列アドレスＣａｄｄを列選択信号ＣＳＥＬに変換し、ＣＳＥＬは、メモリコア３４５に適用するためにレベルシフタ３７５によってレベルシフトされる（４１５）。行アドレス信号も同様に行レベルシフタ３８０によってレベルシフトされ、レベルシフトされた信号が行デコーダ３６５に適用される。行デコーダ３６５はレベルシフトされた行アドレスＲａｄｄを復号して、メモリアレイ３５５に対して複数のワード線ＷＬの中から選択する。

レベルシフトされたアドレス信号および他の不図示の制御信号に応答して、センス増幅器３６０が、アドレス指定されたメモリセルの行を検出し、検出したメモリセルコンテンツの被選択列をデータレベルシフタ３７０を介してデータ経路３９０に与える（４２０）。次いで、内部データ経路３９０が、低電力モードにおいて使用される落とされたデータ転送速度で読出しデータを入出力インターフェイス３４０、それ故にコントローラ３０５に伝える（４２５）。書込みも同様に実行され、メモリアレイ３５５内に書き込むために、データｉＤＱがデータレベルシフタ３７０によりコア電圧Ｖｃｏｒｅまでレベルシフトアップされる。

システム３００は、例えば外部のコントローラによって命令されるときに高性能モードに入る（４３０）。コントローラロジック３２５がＤＲＡＭ３１０にコマンドを発行し、そのコマンドに応答して制御回路３８７が信号ＬＰ／ＨＰをディアサートし、さらに高速でデータを受け取り、コマンドおよびアドレスを伝達する準備を入出力インターフェイス３３５にさせる値をモードレジスタ３３０にロードする。入出力インターフェイス３３５および３４０はどちらも性能モード間で不変の供給電圧Ｖｉｏを使用するが、他の実施形態では、入出力インターフェイス３３５および３４０は、インターフェイス３５０のようにスケールされた供給電圧を使用することができる。

ここでも読出しコマンドの例を使用し（４４０）、アドレスおよび制御回路３８７が、受け取ったアドレス信号ＡＤＤを行アドレスＲａｄｄおよび列アドレスＣａｄｄに変換する。列経路３９５が列アドレスＣａｄｄを列選択信号ＣＳＥＬに変換し、ＣＳＥＬは、そのアドレス指定されたデータを抽出するためにメモリコア３４５に適用される。図３の実施形態では、コア内のデータ信号および列選択信号が、高性能モードの信号ＣＳＥＬおよびｉＤＱと同じ電圧範囲を使用する。したがって、高出力モードにおいて信号ＬＰ／ＨＰをディアサートすることは、レベルシフタ３７０および３７５にそれらの信号をレベルシフトしないように命令する。他の実施形態では、列選択信号およびデータ信号の一方または両方を高性能モードにおいてレベルシフトすることができる。いずれの場合にも、センス増幅器３６０が選択されたメモリセルの行を検出し、結果として生じる検出データのアドレス指定された列をレベルシフタ３７０を介して内部データ経路３９０に与える（４４５）。最後に、このデータを高性能モードの比較的速いデータ転送速度で内部データ経路３９０、ならびに外部入出力インターフェイス３４０および３３５を介してコントローラ３０５に伝達する（４５０）。書込み動作も同様だが、データはコントローラ３０５からコア３４５内の指定したアドレスに伝達される。

図５は、説明を簡略化するために図３から省略した、メモリシステム３００の一部を詳述する。上述したようにコアインターフェイス３５０は、内部データ経路３９０、アドレスおよび制御回路３８７、および列経路３９５を含む。データ経路３９０は、外部インターフェイス３４０からデータレベルシフタ３７０まで延び、入出力ゲートおよびデータマスクロジック５０５を含む。列経路３９５は、アドレスおよび制御回路３８７から延び、列アドレス信号Ｃａｄｄをロジック５０５へのデータ経路選択信号、およびレベルシフタ３７５を介してコア３４５に適用するための列選択信号ＣＳＥＬに変換する列デコーダ５１０を含む。データ経路３９０および列経路３９５は機能的に従来型だが、低電力モードおよび高性能モードのそれぞれにおいて使用される２つの供給電圧およびデータ転送速度に対応するように適合される。外部入出力インターフェイス３４０は、入出力クロック信号ＣＬＫｉｏおよび基準クロック信号ｒＣｌｋの両方を得るために、コントローラ３０５からのクロック信号ＣＬＫを使用するクロックレシーバ５１２を含む。この実施形態では、低電力モードと高性能モードとを切り替えるとき、クロック信号ＣＬＫｉｏおよびｒＣｌｋはその周波数を変えない。

アドレスおよび制御回路３８７は、メモリコントローラ３０５からコマンドＣＭＤを受け取り復号して、メモリコントローラ３０５とメモリコア３４５との間のアドレス信号およびデータ信号のフローを導くコマンドデコーダ５１５を含む。コマンドデコーダ５１５は、数多くの従来の機能をサポートし、先に論じた低電力モードおよび高性能モードから選択するコマンドをさらに復号する。例えば低電力コマンドに応答して、コマンドデコーダ５１５はそのモードを示す値をモードレジスタ５２０にロードする。その後レジスタ５２０は、信号ＬＰ／ＨＰをアサートする。

信号ＬＰ／ＨＰをアサートすることは、図３に関して先に詳述したように必要なコア電圧までデータ信号、列選択信号、および行アドレス信号をシフトするように、レベルシフタ３７０、３７５および３８０に準備させる。アサートされる信号ＬＰ／ＨＰは、アドレスおよび制御回路３８７内のいくつかの回路にも影響を及ぼす。クロック回路５２５が、基準クロック信号ｒＣｌｋに応答してインターフェイスクロック信号ｉＣｌｋを作成する。インターフェイスクロック信号ｉＣｌｋの周波数は、低電力モードと高性能モードとの間で異なる。一実施形態では、クロック信号ｉＣｌｋは信号ＬＰ／ＨＰがアサートされるとき１００ＭＨｚで振動し、信号ＬＰ／ＨＰがディアサートされるとき２００ＭＨｚで振動する。

クロック信号ｉＣｌｋの周波数は、アドレスレシーバおよびレジスタ５３０、コマンドデコーダ５１５、列デコーダ５１０、およびロジック５０５の信号速度を制御する。したがって、クロック信号ｉＣｌｋの周波数を下げることは制御回路３８７を通る信号の速度を落とす。より低い信号速度のためのインターフェイスを構成するために、信号ＬＰ／ＨＰを入出力インターフェイス３４０に供給する。コントローラ側では、モードレジスタ３３０が入出力インターフェイス３３５のために同様の役割を果たす。複数の信号速度に対応するために入出力インターフェイス３３５および３４０を適合させるための様々なオプションについて以下に詳述する。

コアインターフェイス３５０を通る信号速度を落とすことは、インターフェイス供給電圧Ｖｉをスケールダウンして節電できるようにする。一実施形態では、電圧Ｖｉは高性能モードでは約１．２Ｖであり、低電力モードでは約０．８Ｖまでスケールダウンされる。この低減は、コアインターフェイス３５０内の１ビット当たりのエネルギを約４４％減らす。

コマンドデコーダ５１５は、低電力モードから高性能モードに変えるために様々な値をレジスタ５２０にロードする。その場合、レジスタ５２０は信号ＬＰ／ＨＰをディアサートしてクロック信号ｉＣｌｋを高周波に戻し、その結果コアインターフェイス３５０を通る信号の速度を上げる。上昇した信号速度に対する需要に対応するために、インターフェイス供給電圧Ｖｉも引き上げられる。

様々なモード用の供給電圧を切り替えるために、調整器３１５を例えば信号ＬＰ／ＨＰによって直接制御することができる。そのような場合、最悪の事態のタイミング制約を満たすように、電圧は十分に高い。図５の実施形態は速度センサ５５０を含み、速度センサ５５０は、コアインターフェイス３５０の速度性能を測定し、その測定に基づいてＤＲＡＭ３１０のインスタンスごとに調整されるレベルに電圧Ｖｉを調節する。多くの場合メモリ装置は平均最悪性能に基づいて評価され、個々では評価以上の性能を有する場合があるので、結果として生じるインターフェイス電圧Ｖｉは、概して公称最小値未満の量に個別ベースで下げることができ、その結果節電することができる。

速度センサ５５０の一実施形態を以下に詳述する。手短に言えば、速度センサ５５０は、コアインターフェイス３５０を通る信号の伝搬遅延を再現する遅延要素を含み、伝搬遅延はインターフェイス電圧Ｖｉの関数である（より低い電圧Ｖｉはより長い遅延をもたらす）。速度センサ５５０は、これらの遅延要素による伝搬遅延の測度としてクロック信号ｉＣｌｋの周期を使用する。速度センサは、調整器３１５に対する制御信号ＳｅｔＲｅｆを使用し、遅延要素による伝搬遅延がクロック信号ｉＣｌｋの周期に対して所望の関係を有するまで電圧Ｖｉを調節する。電圧Ｖｉは、一方または両方のモードで最適化することができる。

図６は、いずれも図５の電圧調整器３１５および速度センサ５５０の実施形態を詳述する。電圧調整器３１５は、デジタル−アナログ変換器（ＤＡＣ）６００、差動増幅器６０５、およびＰＭＯＳトランジスタ６１０を含む。ＤＡＣは、デジタル設定基準信号ＳｅｔＲｅｆをアナログ電圧Ｖｒｅｆに変換する。増幅器６０５が電圧Ｖｉを電圧Ｖｒｅｆと比較して、差に相当する出力を提供する。増幅器６０５の出力はＰＭＯＳトランジスタ６１０を介してインピーダンスを制御して、電圧Ｖｉを基準電圧Ｖｒｅｆと等しく保つ。こうして電圧Ｖｉは、速度センサ５５０からのデジタル信号ＳｅｔＲｅｆによって決定される値に維持される。

速度センサ５５０は、分相器６１５、列経路３９５（図３および図５）の全てまたは一部の複製６２０、位相検出器６２５、およびカウンタ６３０を含む。分相器６１５は、クロック信号ｉＣｌｋをその真の形式ｉＣｌｋおよび補数形式（complement form）／ｉＣｌｋに分割する。複製列経路６２０は、反転させたクロック信号／ｉＣｌｋを遅延させ、その結果生じる遅延した波形を信号ｉＣｌｋとともに位相検出器６２５の入力に与える。位相検出器６２５は、遅延され、反転されたクロック信号の位相が信号ｉＣｌｋに比べて遅い（複製列経路が遅すぎることを示す）場合、カウンタ６３０に対して信号Ｕｐ／Ｄｎをアサートする。信号Ｕｐ／Ｄｎをアサートすることはカウンタ６３０をインクリメントし、調整器３１５にインターフェイス供給電圧Ｖｉを上げさせる。電圧Ｖｉを上げると経路６２０を介した遅延が減り、結果として位相検出器６２５の入力との間の位相差を無効にする。経路６２０を介した遅延がクロック信号ｉＣｌｋの周期の半分に等しくなるとき、速度センサ５５０は平衡状態に達する。

モードを切り替えるとき、電圧Ｖｉを粗調節するために信号ＬＰ／ＨＰをカウンタ６３０に伝える。他の実施形態では、切替えを迅速化するために、カウンタ６３０が低電力モードおよび高出力モードのカウントを保存する。これらのカウントは１回確立することができ、または周期的に更新することができる。さらに他の実施形態では、様々なインターフェイス電圧レベルを送るために別個の電圧調整器を使用する。電圧調整器３１５および速度センサ５５０の一方または両方を、さらなる速度モードをサポートするように、または様々な範囲の速度および供給電圧にわたる、電力および性能の調節に対応するように適合させることができる。

図７は、一実施形態による図３および図５のコア３４５、ならびにレベルシフタ３７０、３７５、および３８０の一部を詳述する。コア３４５は、いくつかのメモリバンクのうちの１つとすることができるメモリアレイ３３５を含む。行デコーダ３６５は、いくつかのワード線ＷＬ［Ｑ：０］を介してアレイ３３５内のメモリセルの行に接続し、制御する。行デコーダ３６５は、レベルシフタ３８０がデコーダに伝えるいくつかの行アドレス信号Ｒａｄｄ［Ｐ−１：０］から、線ＷＬ［Ｑ：０］上のワード線信号を復号する。図面全体を通して描く他のブロックと同様に、コア３４５およびデコーダ３６５は、明瞭にするために省略した追加のよく知られている構造を含む。

メモリアレイ３３５は、Ｎの相補（complementary）データ信号ＭＤＱ［Ｎ−１：０］／ＭＤＱ［Ｎ−１：０］としてメモリセル（不図示）と二次センス増幅器３６０との間でデータをやり取りする、一次センス増幅器の集まり７００を含む。二次センス増幅器３６０は、１組の相補データ信号ごとに一対の、Ｎの読出し回路７１５およびＮの書込み回路７２０を含む。メモリアレイ３３５はさらに、アレイ内のメモリセルの列の中から選択するためにＭの列選択信号ＣＳＬ［Ｍ−１：０］を受け取る、列選択ブロック７０５を含む。

レベルシフタ３７０、３７５および３８０のそれぞれは、実際はコア３４５とコアインターフェイス３５０との間の信号経路ごとに１つある、レベルシフタ７３０の集まりである。コアデータ信号ｃＤＱ［Ｎ−１：０］に使用される双方向レベルシフタは、単方向レベルシフタの対を使用して実装する。コア３４５に信号を伝えるレベルシフタ７３０は、より低いインターフェイス電圧から移行するために信号を必要に応じてシフトアップし、コア３３５からインターフェイス３５０に信号を伝えるレベルシフタ７３０は信号を必要に応じてシフトダウンする。

先に述べたように、コア電圧Ｖｃｏｒｅは、外部供給電圧ＶＣＣ、内部電圧ＶＩＮＴ、ブーストされたワード線電圧ＶＰＰ、ビット線センス増幅器のための基準としてのビット線電圧ＶＢＬ、半ビット線電圧ＶＢＬ／２、および基板電圧ＶＢＢが概して含まれる、コア３３５内で使用されるいくつかの電圧からなることができる。この実施形態では、レベルシフタ３７０、３７５および３８０は各々の信号をインターフェイス電圧ＶｉとＶＣＣとの間でシフトし、そのため他のコア電圧を受け取る必要はない。

図８Ａおよび図８Ｂは、図７のレベルシフタ７３０を実装するために使用することができるレベルシフタ８００および８５０をそれぞれ示す。レベルシフタ８００は、モード信号ＬＰ／ＨＰに応答して入力信号Ｉｎのために２つの経路の中から選択するデマルチプレクサ８０５を含む。低電力モードを選択するように信号ＬＰ／ＨＰがアサートされる場合、デマルチプレクサ８０５は、レベルシフタ８１０を経由して入力信号Ｉｎを導き、レベルシフタ８１０の出力はモード信号ＬＰ／ＨＰに応答してマルチプレクサ８１５によって選択される。レベルシフタ８１０は、入力信号をメモリコアに適用するのか、それともメモリコアから受け取るのかにもよるが、アップシフタでもダウンシフタでもよい。低電力モードを選択するように信号ＬＰ／ＨＰがディアサートされる場合、デマルチプレクサ８０５とマルチプレクサ８１５との組合せが、入力信号Ｉｎをレベルシフトなしに出力Ｏｕｔに伝える。他の実施形態では、相対的なコア電圧およびインターフェイス電圧に応じて異なる量によってではあるが、両方の経路をレベルシフトすることができる。図８Ｂのレベルシフタ８５５は、比較的広範囲の入力電圧または出力電圧にわたり動作するように設計されるアップシフタまたはダウンシフタであり、そのため信号ＬＰ／ＨＰを入力として必要としない。

図５に戻り、コアインターフェイス３５０は、２つのモードにおいて異なる信号速度で動作する。したがって、これらの変化に対応するように外部入出力インターフェイス３３５および３４０が適合される。一実施形態では、低電力モードにおいて、これらの入出力インターフェイスをコアインターフェイスと同じように遅くする。ただし、高性能の入出力インターフェイスは供給電圧および周波数の変化に迅速に適合できない回路をしばしば含み、その場合は、モードを切り替える際に加えられる遅延が節電のメリットを上回る可能性がある。例えば図５の実施形態では、入出力インターフェイス３４０内のクロックレシーバ５１２は、クロック信号ＣＬＫｉｏとデータＤＱとの間の安定した位相関係を維持するために、位相ロックループ（ＰＬＬ）または遅延ロックループ（ＤＬＬ）を含むことができる。ＰＬＬおよびＤＬＬは位相整列を得るために時間を必要とし、この遅延はモードの切替えを望ましくない程度にまで遅くすることがある。したがって、低電力モードおよび高性能モードにおいて同じ供給電圧および信号速度で動作するように、入出力インターフェイス３３５および３４０を適合させることができる。

図９Ａから図９Ｄは、低電力モードおよび高性能モードの両方における、図３および図５の入出力インターフェイス３４０の読み書きのタイミングを示すタイミング図である。データ転送速度および供給電圧Ｖｉｏは変わらないため、入出力インターフェイス３４０は低電力モードにおいて過度の帯域幅を有する。この実施形態では、コマンドＣＭＤ信号およびデータＤＱ信号にギャップを挿入することにより帯域幅を減らす。

図９Ａは、高性能モードにおける入出力インターフェイス３４０およびコアインターフェイス３５０の動作を示し、この図ではインターフェイスクロック信号ｉＣｌｋは、入出力クロックＣＬＫｉｏの周波数の半分である。この例では、データＤＱが、クロック信号ＣＬＫｉｏの立ち上がり端および立ち下がり端の両方の８つの並列リンクによって伝えられる。したがって、各データ群ｄｑ＃は３２ビットの情報を表す。コアデータｃＤＱは、インターフェイスクロック信号ｉＣｌｋの立ち上がり端上の３２のリンクによって伝えられ、そのため各コアデータ群ｃｄｑ＃も３２ビットを表す。入出力３４０は、必要なデータ幅変換に対応するために並直列変換器および直並列変換器（不図示）を含む。

この読出しの例では、入出力インターフェイス３４０が４つのコマンドｃｏｌ１、ｃｏｌ２、ｃｏｌ３、およびｃｏｌ４のストリームを受け取り、そのそれぞれは、３２の並列コアデータビットｃｄｑ１、ｃｄｑ２、ｃｄｑ３、およびｃｄｑ４からなるそれぞれのグループを返す。入出力インターフェイス３４０はこのコアデータを直列化し、それを直列化データｄｑ１、ｄｑ２、ｄｑ３、およびｄｑ４のグループとしてコントローラ３０５に伝送する。コマンドの開始と対応する直列化データの受取りとの間で測定されるデータアクセス時間は、クロック信号ＣＬＫｉｏの約５周期である。

図９Ｂは、低電力モードにおける入出力インターフェイス３４０およびコアインターフェイス３５０の動作を示し、この図ではインターフェイスクロック信号ｉＣｌｋは、入出力クロックＣＬＫｉｏの周波数の４分の１である。図９Ａの例と同様に、データＤＱは相変わらずクロック信号ＣＬＫｉｏの立ち上がり端および立ち下がり端で伝えられ、コマンドＣＭＤはこの速度の４分の１で伝えられる。しかしコアインターフェイス３５０は半分の速度で動作するので、コアデータｃＤＱは入出力インターフェイス３４０に到達するのに２倍長くかかる。コントローラ３０５にある入出力インターフェイス３３５が、コマンド帯域幅を１／２に減らすためにコマンドの間にギャップ９００を挿入し、それにより、データを取得するための時間をコアインターフェイス３５０に与える。入出力インターフェイス３４０も同様に、データ帯域幅を半分にするためにデータのバースト間にギャップ９１０を挿入する。データアクセス時間は、図９Ａの実施形態のデータアクセス時間の２倍である。ギャップ９００および９１０は無駄にする必要はなく、むしろ例えば同じバスを共用する他の装置が使用でき、または動的較正をサポートする順方向チャネルもしくはバックチャネルを提供するために使用することができる。したがって、チャネル３２０の全コマンド帯域幅は変わらないが、コアインターフェイス３５０側からするとコマンド帯域幅は半分になる。

図９Ｃは、高性能モードで書込み動作を実行する入出力インターフェイス３４０およびコアインターフェイス３５０の動作を示す。読出しの場合と同様に、データＤＱはクロック信号ＣＬＫｉｏの立ち上がり端および立ち下がり端で伝えられ、コマンドＣＭＤはこの速度の４分の１で伝えられる。この例では、入出力インターフェイス３４０が４つのコマンドｃｏｌ１、ｃｏｌ２、ｃｏｌ３、およびｃｏｌ４のストリーム、および対応するデータ記号ｄｑ１、ｄｑ２、ｄｑ３、およびｄｑ４の組を受け取る。入出力インターフェイス３４０は、データＤＱを非直列化して４つの連続した並列コアデータ記号ｃｄｑ１、ｃｄｑ２、ｃｄｑ３、およびｃｄｑ４の組を作成し、これらの組は、図５にｃＤＱとして一括して図示する１組の３２並列経路上でコア３４５に伝えられる。コア３４５内のメモリセルをプリチャージすることができるまでに、書込み動作の完了後に経過しなければならない、信号ＣＬＫｉｏのサイクル数として指定される書込回復時間は約８である。

図９Ｄは、低電力モードで書込み動作を実行する入出力インターフェイス３４０およびコアインターフェイス３５０の動作を示し、この図ではインターフェイスクロック信号ｉＣｌｋは入出力クロックＣＬＫｉｏの周波数の４分の１である。図９の例と比べてコアインターフェイス３５０は半分の速度で動作するため、コアデータｃＤＱは入出力インターフェイス３４０に到達するのに２倍長くかかる。コアに書き込むための時間をコアインターフェイス３５０に与えるために、コントローラ３０５にある入出力インターフェイス３３５がコマンドの間にギャップ９２０を挿入する。入出力インターフェイス３４０も同様に、データ帯域幅を半分にするためにデータのバースト間にギャップ９３０を挿入する。書込回復時間は、高性能モードの書込回復時間の約２倍である。

図１０Ａおよび図１０Ｂは、外部インターフェイスＤＱの幅を２で割ることにより低電力モードにおいて入出力インターフェイスがデータ帯域幅を半分にする、入出力インターフェイス３４０およびコアインターフェイス３５０の動作を示す。例えば、インターフェイスＤＱが８つの並列トレースを含むと仮定して、入出力インターフェイス３３５および３４０は、高性能モードではそれらの全てを介してデータを伝え、または低電力モードではそれらの半分を介してデータを伝えるように構成することができる。したがって、コアインターフェイス３５０側からするとデータ帯域幅は半分になる。しかし、未使用のトレースによってもたらされる帯域幅は他の目的で使用することができるので、インターフェイスＤＱの全帯域幅は変わらない。

図１０Ａおよび図１０Ｂに関して示す可変幅の実施形態は、高性能モードにおいて図９Ａおよび図９Ｃに示すように動作する。図１０Ａの読出しの事例は、コマンドＣＭＤの観点から図９Ｂの事例に似ている。データを取得するための時間をコアインターフェイス３５０に与えるために、コントローラ３０５にある入出力インターフェイス３３５がコマンドの間にギャップ１０００を挿入する。しかし、データチャネルＤＱ内への挿入ギャップではなく、この事例ではデータ幅が８から４へと半分にされている。したがって各読出しコマンドは、１つの全幅グループではなく２つの半幅データ集合を引き出す。例えば列アクセスｃｏｌ１は、図９Ｂの幅８のデータｄｑ１ではなく、幅４のデータｄｑ１ａおよびｄｑ１ｂを引き出す。図１０Ｂの書込みの事例は、図９Ｄの事例に似ている。コマンドの間にギャップ１０１０が挿入される。コアインターフェイス３５０のより遅いデータ転送速度に対応するために、半幅データＤＱ（ｘ４）が入出力インターフェイス３３５と３４０との間で伝えられる。

図１１Ａおよび図１１Ｂは、コアインターフェイスのより低い速度に対応するために、入出力インターフェイスのクロック速度および供給電圧Ｖｉｏを低電力モードにおいて低減する実施形態の入出力インターフェイスおよびコアインターフェイスの動作を示す。高性能モードにおける読み書き動作は、図９Ａおよび図９Ｃのそれぞれに示すものとすることができる。低電力モードにおける読み書き動作は、図１１Ａおよび図１１Ｂに示すように実行される。すなわち、コアインターフェイスおよび入出力インターフェイスの信号速度をそれぞれ半分にするために、クロックｉＣｌｋおよびＣＬＫｉｏの周波数をどちらも半分にする。節電を強化するために、低電力モードにおいてコントローラ、メモリ装置、またはその両方の入出力インターフェイスへの電圧Ｖｉｏを下げることができる。

本発明の完全な理解を提供するために、前述の説明および添付図面において、特定の用語および図面符号を示した。一部の例では、それらの用語および符号が、本発明を実施するのに必要でない具体的詳細を含意する場合がある。例えば、回路要素間または回路ブロック間の相互接続は、多導体または単一導体信号線として図示しまたは説明してもよい。多導体信号線のそれぞれは、代わりに単一導体信号線とすることができ、単一導体信号線のそれぞれは、代わりに多導体信号線とすることができる。同様に、アクティブハイまたはアクティブロー論理レベルを有するものとして説明しまたは図示した信号は、代替的実施形態では逆の論理レベルを有することができる。

別の例として、金属酸化物半導体（ＭＯＳ）トランジスタを含むものとして説明しまたは図示した回路は、代わりにバイポーラ技術、または信号によって制御される電流フローを達成し得る他の任意の技術を使用して実装することができる。用語に関して、特定の状態を示すために信号が低論理状態または高論理状態に駆動される（または高論理状態に充電され、もしくは低論理状態に放電される）とき、その信号は「アサートされる」と言われる。逆に、アサートされた状態（高論理状態もしくは低論理状態、またはオープンドレイン状態やオープンコレクタ状態など、信号駆動回路が高インピーダンス状態に遷移される場合に生じ得るフローティング状態を含む）以外の状態に信号が駆動（または充電もしくは放電）されることを示すために、信号は、「ディアサートされる」と言われる。信号駆動回路は、信号駆動回路と信号受信回路との間に結合される信号線上の信号をアサート（または明確に述べる場合もしくは文脈によって示される場合はディアサート）するとき、信号受信回路に信号を「出力する」と言われる。信号線は、信号線上で信号がアサートされる場合に「活性化される」と言われ、信号がディアサートされる場合は「非活性化される」と言われる。さらに、信号名に付加されるプレフィックス記号「／」は、その信号がアクティブロー信号である（すなわちアサートされた状態が論理低状態である）ことを示す。いずれの場合にも、所与の信号がアクティブローかアクティブハイかは当業者に明らかになる。

本明細書に記載した回路の１つまたは複数を含む集積回路または集積回路の一部を設計するプロセスの出力は、例えば磁気テープや光ディスクまたは磁気ディスクなどのコンピュータ可読媒体とすることができる。コンピュータ可読媒体は、集積回路または集積回路の一部として物理的にインスタンス化することができる回路を記述するデータ構造または他の情報を用いて符号化することができる。そのような符号化には様々な形式を使用することができるが、これらのデータ構造は、一般にカルテック中間形式（ＣＩＦ）、カルマＧＤＳＩＩストリーム形式（ＧＤＳＩＩ）または電子設計交換形式（ＥＤＩＦ）で書かれる。集積回路設計の熟練者は、上記に詳述した種類の概略図および対応する説明からそうしたデータ構造を開発し、そのデータ構造をコンピュータ可読媒体上に符号化することができる。集積回路製造の熟練者は、そのような符号化されたデータを用いて、本明細書に記載した回路の１つまたは複数を含む集積回路を製作することができる。

本発明を特定の実施形態に関して説明してきたが、それらの実施形態の改変形態も考えられる。例えば先に述べたように、メモリコントローラは所望の目標を達成するために、例えば形式的に定義されたモード以外に設定を変更するために、（メモリ装置内部のまたはメモリ装置外部の）電圧調整器を動的にプログラムすることができ、このためにインターフェイス電力および周波数、ならびに他の設定用の別個のレジスタを設けることができる。他の設計も存在する。これらの例は決して網羅的ではなく、特許請求の範囲に含まれる多くの代替形態が当業者に明らかになる。さらに、一部のコンポーネントを互いに直接接続して図示する一方、他のコンポーネントは中間コンポーネントを介して接続して図示した。各例において、相互接続または「結合」の方法は、２つ以上の回路ノードまたは端子間にいくらかの望ましい電気通信を確立する。当業者なら理解するように、そのような結合は、いくつかの回路構成を使用してしばしば実現することができる。したがって、特許請求の範囲の趣旨および範囲は前述の説明に限定すべきではない。米国出願に関して、「〜のための手段」または「〜のためのステップ」を特に挙げる請求項だけを、米国特許法第１１２条第６段落の下で要求される方法で解釈すべきである。

図７は、一実施形態による図３および図５のコア３４５、ならびにレベルシフタ３７０、３７５、および３８０の一部を詳述する。コア３４５は、いくつかのメモリバンクのうちの１つとすることができるメモリアレイ３５５を含む。行デコーダ３６５は、いくつかのワード線ＷＬ［Ｑ：０］を介してアレイ３５５内のメモリセルの行に接続し、制御する。行デコーダ３６５は、レベルシフタ３８０がデコーダに伝えるいくつかの行アドレス信号Ｒａｄｄ［Ｐ−１：０］から、線ＷＬ［Ｑ：０］上のワード線信号を復号する。図面全体を通して描く他のブロックと同様に、コア３４５およびデコーダ３６５は、明瞭にするために省略した追加のよく知られている構造を含む。

メモリアレイ３５５は、Ｎの相補（complementary）データ信号ＭＤＱ［Ｎ−１：０］／ＭＤＱ［Ｎ−１：０］としてメモリセル（不図示）と二次センス増幅器３６０との間でデータをやり取りする、一次センス増幅器の集まり７００を含む。二次センス増幅器３６０は、１組の相補データ信号ごとに一対の、Ｎの読出し回路７１５およびＮの書込み回路７２０を含む。メモリアレイ３５５はさらに、アレイ内のメモリセルの列の中から選択するためにＭの列選択信号ＣＳＬ［Ｍ−１：０］を受け取る、列選択ブロック７０５を含む。

レベルシフタ３７０、３７５および３８０のそれぞれは、実際はコア３４５とコアインターフェイス３５０との間の信号経路ごとに１つある、レベルシフタ７３０の集まりである。コアデータ信号ｃＤＱ［Ｎ−１：０］に使用される双方向レベルシフタは、単方向レベルシフタの対を使用して実装する。コア３４５に信号を伝えるレベルシフタ７３０は、より低いインターフェイス電圧から移行するために信号を必要に応じてシフトアップし、コア３４５からインターフェイス３５０に信号を伝えるレベルシフタ７３０は信号を必要に応じてシフトダウンする。

先に述べたように、コア電圧Ｖｃｏｒｅは、外部供給電圧ＶＣＣ、内部電圧ＶＩＮＴ、ブーストされたワード線電圧ＶＰＰ、ビット線センス増幅器のための基準としてのビット線電圧ＶＢＬ、半ビット線電圧ＶＢＬ／２、および基板電圧ＶＢＢが概して含まれる、コア３４５内で使用されるいくつかの電圧からなることができる。この実施形態では、レベルシフタ３７０、３７５および３８０は各々の信号をインターフェイス電圧ＶｉとＶＣＣとの間でシフトし、そのため他のコア電圧を受け取る必要はない。

Claims (50)

1. データを記憶するためのメモリセルの行および列を有するメモリコアと、
   前記メモリセルのサブセットの前記行および列アドレスを指定し、前記指定したサブセットとの間で前記データをやり取りするためのメモリコントローラと、
   前記メモリコントローラと前記メモリコアとの間に結合されるコアインターフェイスであって、前記列アドレスを列選択信号に変換し、前記列選択信号を第１の速度および第１の列選択電圧で、ならびに第２の速度および第２の列選択電圧で前記メモリコアに伝達する、コアインターフェイスと
   を含む、装置。
2. 前記コアインターフェイスが、低電力モードでは前記第１の速度で、高性能モードでは前記第２の速度で、前記メモリコアと前記メモリコントローラとの間で前記データを伝えるデータ経路をさらに含む、請求項１に記載の装置。
3. 前記第１の列選択電圧および前記第２の列選択電圧をもたらすための電圧調整器をさらに含む、請求項１に記載の装置。
4. 前記メモリコントローラからのコマンドに応答して、前記電圧調整器が前記第１の列選択電圧および前記第２の列選択電圧から選択する、請求項３に記載の装置。
5. 前記コアインターフェイスが、前記コマンドに応答して前記電圧調整器を制御するための、前記電圧調整器に結合されるコマンドデコーダをさらに含む、請求項４に記載の装置。
6. 前記メモリコアおよび前記メモリコントローラが、それぞれの集積回路上に配置される、請求項１に記載の装置。
7. 前記コアインターフェイスが前記メモリコアと一体化される、請求項６に記載の装置。
8. 前記コアインターフェイスが、低電力モードでは前記第１の速度および前記第１の列選択電圧で、高性能モードでは前記第２の速度および前記第２の列選択電圧で、前記列選択信号を前記メモリコアに伝達する、請求項１に記載の装置。
9. 集積メモリ装置のメモリコアからデータを読み出す方法であって、
   前記メモリコアから第１のデータを第１の信号電圧で伝達し、前記第１のデータを第２の信号電圧にレベルシフトし、前記レベルシフトした第１のデータを第１のデータ転送速度で伝達すること、
   前記メモリコアから第２のデータを前記第１の信号電圧で伝達し、前記第２のデータを第２のデータ転送速度で伝達すること
   を含む、方法。
10. 前記第２のデータを第３の信号電圧にレベルシフトし、前記レベルシフトした第２のデータを前記第２のデータ転送速度で外部データインターフェイスに伝達することをさらに含む、請求項９に記載の方法。
11. 前記メモリ装置が、第１のモードにおいて前記第１のデータを前記第１のデータ転送速度で伝達し、第２のモードにおいて前記第２のデータを前記第２のデータ転送速度で伝達し、前記方法が前記第１のモードと前記第２のモードとを切り替えるためのコマンドを受け取ることをさらに含む、請求項９に記載の方法。
12. 前記第２のデータをデータ経路を介して伝達し、前記データ経路の速度を測定し、前記速度に応答して前記第２の信号電圧を調節することをさらに含む、請求項９に記載の方法。
13. 前記メモリ装置が、読出しアドレスを指定する読出しコマンドに応答して前記第１のデータを伝達し、前記方法が、前記読出しアドレスを復号し、前記復号した読出しアドレスをレベルシフトすることをさらに含む、請求項９に記載の方法。
14. 前記メモリ装置から前記第１のデータを、前記第１のモードにおいて第３のデータ転送速度で伝送することをさらに含む、請求項９に記載の方法。
15. 前記メモリ装置から前記第２のデータを、前記第２のモードにおいて前記第３のデータ転送速度で伝達することをさらに含む、請求項１４に記載の方法。
16. 前記メモリ装置から前記第２のデータを、前記第２のモードにおいて第４のデータ転送速度で伝達することをさらに含む、請求項１４に記載の方法。
17. 前記メモリ装置から前記第１のデータを第１のデータ幅で伝達し、前記メモリ装置から前記第２のデータを第２のデータ幅で伝達することをさらに含む、請求項９に記載の方法。
18. 前記第１のデータ内にギャップを挿入し、前記メモリ装置から前記第１のデータを第３のデータ転送速度で伝達することをさらに含む、請求項９に記載の方法。
19. コアデータ電圧においてコアデータ信号を記憶しおよび搬送するためのメモリコアと、
    前記コアデータ電圧からデータ経路電圧に前記コアデータ信号をレベルシフトするための、前記メモリコアに結合されるレベルシフタと、
    前記レベルシフトしたコアデータ信号を搬送するための、前記レベルシフタに結合されるデータ経路であって、前記レベルシフトしたコアデータ信号を第１のデータ転送速度および前記データ経路電圧で搬送するための第１のモード、および前記コアデータ信号を第２のデータ転送速度で搬送するための第２のモードをサポートする、データ経路と
    を含む、メモリ装置。
20. 前記レベルシフタが、前記第２のモードにおいて、前記コアデータ信号を前記コアデータ電圧から第２のデータ経路電圧にレベルシフトする、請求項１９に記載のメモリ装置。
21. 前記第１のデータ経路電圧および前記第２のデータ経路電圧をもたらすための、調節可能な電圧調整器をさらに含む、請求項２０に記載のメモリ装置。
22. 前記データ経路が、前記第２のモードにおいて前記コアデータ信号を前記コアデータ電圧で搬送する、請求項１９に記載のメモリ装置。
23. 前記第１のモードにおいて第１のクロック周波数を有し、前記第２のモードにおいて第２のクロック周波数を有するクロック信号を受け取るためのクロックノードをさらに含む、請求項１９に記載のメモリ装置。
24. 前記クロック信号を受け取るための前記クロックノードに結合される速度センサをさらに含み、前記速度センサは前記第１のモードにおいて前記データ経路電圧を選択する、請求項２３に記載のメモリ装置。
25. 前記速度センサが、前記第２のモードにおいて第２のデータ経路電圧を選択する、請求項２４に記載のメモリ装置。
26. コマンドおよびデータを伝達するための装置入出力（Ｉ／Ｏ）回路と、
    前記コマンドを解釈するための、前記入出力回路に結合されるコアインターフェイスであって、第１のデータ転送速度および第２のデータ転送速度のそれぞれにおいて前記データを導く、コアインターフェイスと、
    前記データを記憶しおよび送るための、前記コアインターフェイスに結合されるメモリコアと、
    第１のモードおよび第２のモードのそれぞれにおいて第１の供給電圧および第２の供給電圧を送るための、前記コアインターフェイスに接続される第１の供給ノードと、
    前記第１のモードおよび前記第２のモードにおいて第３の供給電圧を送るための、前記メモリコアに接続される第２の供給ノードと
    を含む、メモリ装置。
27. 前記コアインターフェイスと前記メモリコアとの間に結合されるレベルシフタであって、前記第１のモードにおいて前記第１の供給電圧と前記第３の供給電圧との間で前記データをレベルシフトし、前記第２のモードにおいて前記第２の供給電圧と前記第３の供給電圧との間で前記データをレベルシフトする、レベルシフタをさらに含む、請求項２６に記載のメモリ装置。
28. 前記レベルシフタが、前記第１のデータ転送速度と前記第２のデータ転送速度とを区別するモード信号を受け取るためのモード入力を含む、請求項２６に記載のメモリ装置。
29. 前記コアインターフェイスが、前記第１のモードおよび前記第２のモードの一方を選択するモード値を記憶するためのモードレジスタを含む、請求項２６に記載のメモリ装置。
30. 前記コアインターフェイスが、前記コマンドの１つに応答して前記モード値をロードするための、前記モードレジスタに結合されるコマンドデコーダをさらに含む、請求項２９に記載のメモリ。
31. 前記メモリコアが、行アドレスを受け取るための、前記コアインターフェイスに結合される行デコーダを含む、請求項２６に記載の装置。
32. 前記行デコーダと前記コアインターフェイスとをブリッジするレベルシフタであって、前記第１の供給電圧から前記第３の供給電圧に前記行アドレスをレベルシフトし、前記第２の供給電圧から前記第３の供給電圧に前記行アドレスをレベルシフトする、レベルシフタをさらに含む、請求項３１に記載の装置。
33. 前記第１の電圧および前記第２の電圧の一方が前記第３の電圧に等しい、請求項２６に記載の装置。
34. 前記コアインターフェイスが、前記第１のデータ転送速度を時間調整するための第１のクロック信号、および前記第２のデータ転送速度を時間調整するための第２のクロック信号を生成するためのクロック回路を含む、請求項２６に記載の装置。
35. 前記コアインターフェイスが、前記第１のクロック信号および前記第２のクロック信号を受け取るための、前記クロック回路に結合されるデータ経路であって、第１の周波数および第２の周波数において前記装置入出力回路と前記メモリコアとの間で前記データを伝達する、データ経路を含む、請求項３４に記載の装置。
36. 前記第１の供給ノードに結合される速度センサであって、前記データおよび制御回路の速度測定に応答して前記第１の供給電圧を調節する、速度センサをさらに含む、請求項２６に記載の装置。
37. 前記速度センサが前記コアインターフェイスの一部の複製を含み、前記複製は前記コアインターフェイスを通る信号の伝搬遅延を複製する、請求項３６に記載の装置。
38. 第１のモードまたは第２のモードを示すモード設定を記憶するためのレジスタと、
    前記第１のモードにおいて第１のデータ帯域幅でデータを受け取り、前記第２のモードにおいて第２のデータ帯域幅でデータを受け取るための、前記レジスタに結合される入出力インターフェイスと、
    可変電圧を定めるために外部装置にコマンドを伝えるためのコマンドアーキテクチャであって、前記可変電圧は、前記データを前記入出力インターフェイスに伝送するためにメモリ装置により使用され、前記第１のモードに関連する第１の電圧および前記第２のモードに関連する第２の電圧を含む、コマンドアーキテクチャと
    を含む、メモリコントローラ。
39. 前記入出力インターフェイスが、前記第１のモードにおいて前記データ内にギャップを挿入する、請求項３８に記載のコントローラ。
40. 前記入出力インターフェイスが、前記第１のモードにおいて第１のデータ幅で前記データを受け取り、前記第２のモードにおいて第２のデータ幅で前記データを受け取る、請求項３８に記載のコントローラ。
41. 前記コマンドアーキテクチャが、前記第１のモードにおいて第１のコマンド帯域幅でメモリコマンドを前記メモリ装置に伝え、前記第２のモードにおいて第２のコマンド帯域幅でメモリコマンドを前記メモリ装置に伝える、請求項３８に記載のコントローラ。
42. 前記入出力インターフェイスが、前記第１のモードにおいて前記コマンドの間にギャップを挿入する、請求項３８に記載のコントローラ。
43. メモリ装置の速度性能を制御する方法であって、
    前記メモリ装置に第１のモードコマンドを発行するステップであって、前記第１のモードコマンドは前記メモリ装置に高性能モードに入らせる、第１のモードコマンドを発行するステップと、
    前記高性能モードにおいて、前記メモリ装置に対して第１のデータ帯域幅で第１のデータを伝達するステップと、
    前記メモリ装置に第２のモードコマンドを発行するステップであって、前記第２のモードコマンドは前記メモリ装置に低電力モードに入らせる、第２のモードコマンドを発行するステップと、
    前記低電力モードにおいて、前記メモリ装置に対して第２のデータ帯域幅で第２のデータを伝達するステップと
    を含む、方法。
44. 前記第２のデータ帯域幅で前記第２のデータを伝達するステップが、前記第２のデータ内にギャップを挿入するステップを含む、請求項４３に記載の方法。
45. 前記第１のデータが、前記第１のモードにおける第１の幅のものであり、前記第２のデータが、前記第２のモードにおける第２のデータ幅のものである、請求項４３に記載の方法。
46. 前記第１のモードおよび前記第２のモードのそれぞれにおいて、第１のコマンド帯域幅および第２のコマンド帯域幅で第１のメモリコマンドおよび第２のメモリコマンドを発行するステップをさらに含む、請求項４３に記載の方法。
47. 前記第１のコマンド帯域幅に比べて前記第２のコマンド帯域幅を減らすために、前記第２のモードにおいて前記第２のコマンド内にギャップを挿入するステップをさらに含む、請求項４６に記載の方法。
48. 前記コマンドに応答してモードレジスタをロードするステップをさらに含み、前記ロードレジスタが前記第１のモードまたは前記第２のモードを指示する、請求項４３に記載の方法。
49. 前記モードレジスタが前記メモリ装置上にある、請求項４８に記載の方法。
50. 前記第２のモードにおいて、前記メモリ装置への電圧を下げるために電圧調整器を制御するステップをさらに含む、請求項４３に記載の方法。

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