JP4684673B2

JP4684673B2 - 半導体メモリ装置、情報処理装置及び半導体メモリ装置の制御方法

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Publication number: JP4684673B2
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Inventors: 克美高山
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Description

本発明は、半導体メモリ装置、情報処理装置及び半導体メモリ装置の制御方法に関し、特に、複数のメモリチップを備えた半導体メモリ装置、当該半導体メモリ装置を用いる情報処理装置、及び当該半導体メモリ装置の制御方法に関する。

近年、デジタルカメラ、携帯電話機、ＰＤＡ（Personal Digital Assistant，携帯情報端末）等の携帯型の情報処理装置の普及に伴い、当該情報処理装置に着脱可能に構成されたメモリカードの重要が急増している。なお、この種のメモリカードには、通常、フラッシュメモリ（Flash Memory）等の複数の不揮発性のメモリチップが内蔵されている。

ところで、上記のような情報処理装置の処理速度の高速化に伴って、メモリカードに対するアクセス速度の高速化も要望されている。

このようなメモリカードに対するアクセス速度の高速化のために適用できる技術として、従来、複数のメモリチップに並列にデータを書き込むことにより、各メモリチップのビジー・タイムを隠すような動作を行い、見かけ上のデータ転送速度を高速化させる技術があった（例えば、特許文献１、特許文献２参照。）。
特開平６−１２４２３１号公報特開平６−１１９１２８号公報

しかしながら、この技術では、複数のメモリチップが並行して動作するため、並行動作する複数のメモリチップに対して同時に駆動用の電力を供給する必要があり、最大消費電力が大きくなってしまう結果、情報処理装置に対して高い電力供給能力が要求される、という問題点があった。特に、この技術によるメモリカードは、高速アクセスが要求されず、高い電力供給能力を有しない比較的低価格な情報処理装置では適用することができず、汎用性が低い。また、携帯型の情報処理装置に対して当該メモリカードに対応するべく高い電力供給能力を有する電源装置を設けることは携帯性を著しく損ねることになるため、好ましいことではない。

本発明は上記問題点を解決するためになされたものであり、高速アクセスと最大消費電力の低減の双方を実現することのできる半導体メモリ装置、情報処理装置及び当該半導体メモリ装置の制御方法を提供することを目的とする。

上記目的を達成するために、請求項１記載の半導体メモリ装置は、複数のフラッシュメモリチップと、前記複数のフラッシュメモリチップに対して高速にアクセスする動作モードである高速アクセスモード及び前記複数のフラッシュメモリチップによる最大消費電力を低減させる動作モードである最大消費電力低減モードの何れかの動作モードの実行を指示する指示情報と前記フラッシュメモリチップに記憶する情報と前記フラッシュメモリチップに供給する駆動用電力を外部装置から入力する外部入力手段と、前記フラッシュメモリチップに記憶されている情報とアクセスを禁止することを示すビジー信号を前記外部装置に出力する外部出力手段と、前記外部入力手段によって前記外部装置から入力された前記指示情報により実行が指示された動作モードが高速アクセスモードである場合に前記フラッシュメモリチップに対するアクセスを２つ以上のフラッシュメモリチップに対して並列に行うと共に当該並列にアクセスする各フラッシュメモリチップに対して並列に給電するように制御し、かつ複数の前記フラッシュメモリチップの少なくとも１つからビジー信号が出力されたときでも前記外部装置に対してビジー信号を出力しないように制御し、前記指示情報により実行が指示された動作モードが最大消費電力低減モードである場合に前記フラッシュメモリチップに対するアクセスを１つずつ個別に行うと共に当該アクセスするフラッシュメモリチップに対して個別に給電するように制御し、かつ複数の前記フラッシュメモリチップの少なくとも１つからビジー信号が出力されたときに前記外部装置に対してビジー信号を出力するように制御する制御手段と、を備えている。

請求項１に記載の半導体メモリ装置は、複数のメモリチップが備えられており、前記複数のメモリチップに対して高速にアクセスする動作モードである高速アクセスモード及び前記複数のメモリチップによる最大消費電力を低減させる動作モードである最大消費電力低減モードの何れかの動作モードの実行を指示する指示情報と前記メモリチップに記憶する情報と前記メモリチップに供給する駆動用電力が外部装置から外部入力手段によって入力され、前記メモリチップに記憶されている情報が外部装置に外部出力手段によって出力される。なお、上記外部入力手段及び外部出力手段には、外部装置と電気的かつ機械的に接続するコネクタや、外部装置との間で無線にて情報を授受する無線通信手段等が含まれる。また、上記外部装置には、デジタルカメラ、携帯電話機、ＰＤＡ等の携帯型の情報処理装置や、デスクトップ型のパーソナル・コンピュータ、ＤＰＥ（Develop Print Enlargement）受付店等に設けられた写真プリンタ等が含まれる。

ここで、本発明では、制御手段により、前記外部入力手段によって外部装置から入力された前記指示情報により実行が指示された動作モードに応じて前記複数のメモリチップに対するアクセスが制御される。

このように、請求項１に記載の半導体メモリ装置によれば、複数のメモリチップに対して高速にアクセスする動作モードである高速アクセスモード及び前記複数のメモリチップによる最大消費電力を低減させる動作モードである最大消費電力低減モードの何れかの動作モードの実行を指示する指示情報が外部装置から入力可能に構成されると共に、外部装置から入力された指示情報により実行が指示された動作モードに応じて前記複数のメモリチップに対するアクセスを制御しているので、高速アクセスと最大消費電力の低減の双方を実現することができる。

また、本発明の前記制御手段は、前記指示情報により実行が指示された動作モードが高速アクセスモードである場合に前記メモリチップに対するアクセスを２つ以上のメモリチップに対して並列に行うと共に当該並列にアクセスする各メモリチップに対して並列に給電するように制御し、前記指示情報により実行が指示された動作モードが最大消費電力低減モードである場合に前記メモリチップに対するアクセスを１つずつ個別に行うと共に当該アクセスするメモリチップに対して個別に給電するように制御する。これによって、高速アクセスと最大消費電力の低減の双方を簡易に実現することができる。

特に、本発明は、前記メモリチップをフラッシュメモリチップとすると共に、前記外部出力手段を外部装置にアクセスを禁止することを示すビジー信号を更に出力するものとし、前記制御手段は、前記指示情報により実行が指示された動作モードが高速アクセスモードである場合に複数の前記フラッシュメモリチップの少なくとも１つからビジー信号が出力されたときでも前記外部装置に対してビジー信号を出力しないように制御し、前記指示情報により実行が指示された動作モードが最大消費電力低減モードである場合に複数の前記フラッシュメモリチップの少なくとも１つからビジー信号が出力されたときに前記外部装置に対してビジー信号を出力するように制御する。これによって、外部装置からのフラッシュメモリチップに記憶させる情報の入力のタイミングを適切なものとすることができる。

また、本発明は、請求項２に記載の発明のように、前記複数のフラッシュメモリチップの何れかに前記高速アクセスモードの実行時における実際の最大消費電力を示す情報及び前記最大消費電力低減モードの実行時における実際の最大消費電力を示す情報を予め記憶するものとしてもよい。これによって、外部装置は各動作モードの実行時における最大消費電力を示す情報を読み出すことによって当該最大消費電力を把握することができ、自身の電源容量や動作内容等に応じた適切な動作モードが設定できる。

更に、本発明の前記制御手段は、請求項３に記載の発明のように、前記外部入力手段によって前記フラッシュメモリチップに記憶する情報が入力された場合に当該情報を２つ以上の前記フラッシュメモリチップに対して重複して記憶するように制御すると共に、これによって記憶された情報を読み出す場合に前記重複して記憶した情報から最も正確であると判断される情報を選択して前記外部出力手段により外部装置に出力するように制御するものとしてもよい。これによって、フラッシュメモリチップに記憶した情報の高信頼性化を実現することができる。

一方、上記目的を達成するために、請求項４記載の情報処理装置は、請求項１乃至請求項３の何れか１項記載の半導体メモリ装置を用いる情報処理装置であって、予め定められた動作状態毎に前記高速アクセスモード及び前記最大消費電力低減モードの何れを適用するかを示す選択情報を予め記憶した記憶手段と、動作状態に対応する前記選択情報によって示される動作モードの実行を指示する指示情報を前記半導体メモリ装置に対して入力する動作モード入力手段と、を備えている。

請求項４に記載の情報処理装置は、本発明の半導体メモリ装置を用いるものであり、予め定められた動作状態毎に前記高速アクセスモード及び前記最大消費電力低減モードの何れを適用するかを示す選択情報が記憶手段によって予め記憶されている。なお、上記記憶手段には、ＲＡＭ（Random Access Memory）、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）、フラッシュＥＥＰＲＯＭ（Flash EEPROM）等の半導体記憶素子、スマート・メディア（SmartMedia（登録商標））、フレキシブルディスク等の可搬型記録媒体やハードディスク等の固定記録媒体が含まれる。

ここで、本発明では、動作モード入力手段により、動作状態に対応する前記選択情報によって示される動作モードの実行を指示する指示情報が前記半導体メモリ装置に対して入力される。

このように、請求項４に記載の情報処理装置によれば、本発明の半導体メモリ装置を用いるにあたり、予め定められた動作状態毎に高速アクセスモード及び最大消費電力低減モードの何れを適用するかを示す選択情報を予め記憶しておき、動作状態に対応する前記選択情報によって示される動作モードの実行を指示する指示情報を半導体メモリ装置に対して入力しているので、半導体メモリ装置に対して適切に動作モードを設定することができ、この結果として高速アクセスと最大消費電力の低減の双方を実現することができる。
一方、上記目的を達成するために、請求項５記載の半導体メモリ装置の制御方法は、複数のフラッシュメモリチップと、前記複数のフラッシュメモリチップに対して高速にアクセスする動作モードである高速アクセスモード及び前記複数のフラッシュメモリチップによる最大消費電力を低減させる動作モードである最大消費電力低減モードの何れかの動作モードの実行を指示する指示情報と前記フラッシュメモリチップに記憶する情報と前記フラッシュメモリチップに供給する駆動用電力を外部装置から入力する外部入力手段と、前記フラッシュメモリチップに記憶されている情報とアクセスを禁止することを示すビジー信号を前記外部装置に出力する外部出力手段と、を備えた半導体メモリ装置の制御方法であって、制御手段により、前記外部入力手段によって前記外部装置から入力された前記指示情報により実行が指示された動作モードが高速アクセスモードである場合に前記フラッシュメモリチップに対するアクセスを２つ以上のフラッシュメモリチップに対して並列に行うと共に当該並列にアクセスする各フラッシュメモリチップに対して並列に給電するように制御し、かつ複数の前記フラッシュメモリチップの少なくとも１つからビジー信号が出力されたときでも前記外部装置に対してビジー信号を出力しないように制御し、前記指示情報により実行が指示された動作モードが最大消費電力低減モードである場合に前記フラッシュメモリチップに対するアクセスを１つずつ個別に行うと共に当該アクセスするフラッシュメモリチップに対して個別に給電するように制御し、かつ複数の前記フラッシュメモリチップの少なくとも１つからビジー信号が出力されたときに前記外部装置に対してビジー信号を出力するように制御するものである。
従って、請求項５に記載の半導体メモリ装置の制御方法は、請求項１に記載の発明と同様に作用するので、請求項１に記載の発明と同様に、高速アクセスと最大消費電力の低減の双方を実現することができる。

本発明に係る半導体メモリ装置及び半導体メモリ装置の制御方法によれば、複数のメモリチップに対して高速にアクセスする動作モードである高速アクセスモード及び前記複数のメモリチップによる最大消費電力を低減させる動作モードである最大消費電力低減モードの何れかの動作モードの実行を指示する指示情報が外部装置から入力可能に構成されると共に、外部装置から入力された指示情報により実行が指示された動作モードに応じて前記複数のメモリチップに対するアクセスを制御しているので、高速アクセスと最大消費電力の低減の双方を実現することができる、という効果が得られる。

また、本発明に係る情報処理装置によれば、本発明の半導体メモリ装置を用いるにあたり、予め定められた動作状態毎に高速アクセスモード及び最大消費電力低減モードの何れを適用するかを示す選択情報を予め記憶しておき、動作状態に対応する前記選択情報によって示される動作モードの実行を指示する指示情報を半導体メモリ装置に対して入力しているので、半導体メモリ装置に対して適切に動作モードを設定することができ、この結果として高速アクセスと最大消費電力の低減の双方を実現することができる、という効果が得られる。

以下、図面を参照して、本発明の実施の形態について詳細に説明する。

まず、図１を参照して、本実施の形態に係る半導体メモリ装置としてのメモリカード５０の構成について説明する。

同図に示すように、メモリカード５０には、複数（本実施の形態では４つ）のメモリチップ５２Ａ、５２Ｂ、５２Ｃ、５２Ｄと、メモリカード５０全体の動作を司るメモリコントローラ５４と、が備えられている。なお、本実施の形態に係るメモリカード５０では、上記メモリチップとしてフラッシュメモリチップを適用している。

メモリカード５０は、各種情報処理装置に装着して用いることが前提とされたものであり、情報処理装置に装着された状態で当該情報処理装置からメモリチップ５２Ａ〜５２Ｄに対するアクセスを行うことができる。なお、本実施の形態では、上記情報処理装置としてデジタルカメラ１０を適用した場合について説明する。

図２には、本実施の形態に係るメモリコントローラ５４の電気系の要部構成が示されている。

同図に示すように、本実施の形態に係るメモリコントローラ５４には、メモリコントローラ５４全体の動作を司るＣＰＵ（中央処理装置）５６と、各種データを一時的に記憶するバッファメモリ５８と、各メモリチップ５２Ａ〜５２Ｄに対するアクセスを直接制御するメモリ制御用シーケンサ６０と、が備えられている。また、メモリコントローラ５４には、装着した外部装置（ここでは、デジタルカメラ１０）から供給された駆動用電力の各部（主としてメモリチップ５２Ａ〜５２Ｄ）に対する給電状態を切り換える切換部６２と、各部の動作を同期させるためのクロック信号を生成する発振器６４と、各種情報処理装置に電気的かつ機械的に接続するためのコネクタ６６と、が備えられている。

バッファメモリ５８はコネクタ６６に接続されると共に各メモリチップ５２Ａ〜５２Ｄのデータバスに接続されており、バッファメモリ５８には、デジタルカメラ１０から当該デジタルカメラ１０のデータバスを介してメモリチップ５２Ａ〜５２Ｄに記憶すべきものとして入力されたデータ及びデジタルカメラ１０からの要求に応じて読み出されるメモリチップ５２Ａ〜５２Ｄに記憶されているデータが一時的に記憶される。

なお、本実施の形態に係るメモリカード５０は、メモリチップ５２Ａ〜５２Ｄに高速にアクセスする動作モードである高速アクセスモードと、メモリチップ５２Ａ〜５２Ｄによる最大消費電力を低減させる動作モードである最大消費電力低減モードの何れかの動作モードが選択的に実行されるものとして構成されている。

そして、バッファメモリ５８には、デジタルカメラ１０から当該デジタルカメラ１０のデータバスを介して入力された高速アクセスモード及び最大消費電力低減モードの何れかの動作モードの実行を指示する指示情報が一時的に記憶される。

また、バッファメモリ５８はメモリ制御用シーケンサ６０にも接続されており、バッファメモリ５８の作動の制御はメモリ制御用シーケンサ６０によって行われる。

一方、ＣＰＵ５６はコネクタ６６に接続されると共にメモリ制御用シーケンサ６０に接続されており、デジタルカメラ１０に対してメモリカード５０に対するアクセスを禁止することを示すビジー（busy）信号をメモリカード５０の動作状態に応じて出力すると共に、メモリ制御用シーケンサ６０の作動の制御を行う。なお、デジタルカメラ１０から入力されてバッファメモリ５８に一時的に記憶された上記指示情報は、メモリ制御用シーケンサ６０を介してＣＰＵ５６に入力される。

また、メモリ制御用シーケンサ６０は各メモリチップ５２Ａ〜５２Ｄの制御信号端子にも接続されており、各メモリチップ５２Ａ〜５２Ｄに対するアクセスの制御はメモリ制御用シーケンサ６０によって行われる。

一方、切換部６２はコネクタ６６及びＣＰＵ５６に接続されると共に各メモリチップ５２Ａ〜５２Ｄの電源端子に接続されており、ＣＰＵ５６による制御に応じて、デジタルカメラ１０から供給された電力の各メモリチップ５２Ａ〜５２Ｄへの給電／給電停止をメモリチップ別に切り換える。

ところで、本実施の形態に係るデジタルカメラ１０は、メモリカード５０に対して、予め定められた動作状態毎に高速アクセスモード及び最大消費電力低減モードの何れかを選択的に設定するものとして構成されている。

このため、デジタルカメラ１０に内蔵されたメモリ１４には、一例として図３に模式的に示されるように、予め定められた動作状態毎に高速アクセスモード及び最大消費電力低減モードの何れを適用するかを示すカードモードテーブル（本発明の「選択情報」に相当）が予め記憶されている。図３に示す例では、例えば、デジタルカメラ１０が通常撮影モードに設定されている場合には最大消費電力低減モードを適用し、連写モードが設定されている場合には高速アクセスモードが適用される。

次に、本実施の形態に係るメモリカード５０の作用を説明する。

まず、図４を参照して、高速アクセスモードの実行がデジタルカメラ１０から指示されたときのメモリカード５０の作用を説明する。なお、図４は、このときメモリカード５０において実行されるデータアクセスの流れを示すタイムチャートである。また、ここでは、デジタルカメラ１０から各メモリチップに対してデータを書き込む際の流れについて説明する。また、図４では、各メモリチップ５２Ａ〜５２Ｄを、Ａ〜Ｄの末尾の文字のみにより省略して図示する。

同図に示すように、この場合、デジタルカメラ１０から各メモリチップに記憶すべきデータの入力が開始されるとメモリカード５０のメモリコントローラ５４におけるＣＰＵ５６は、各メモリチップ５２Ａ〜５２Ｄのビジー状態の如何に関わらずデジタルカメラ１０へのビジー信号の出力を当該データの入力が終了するまで停止する（ローレベルにする）と共に、これによってデジタルカメラ１０から連続して入力されるデータを、予め定められた単位データサイズのデータ群別にメモリチップ５２Ａ〜５２Ｄに対して並行して記憶するようにメモリ制御用シーケンサ６０を制御する。また、この際、ＣＰＵ５６は、各メモリチップ５２Ａ〜５２Ｄの全ての電源端子に対して給電するように切換部６２を制御する。

なお、ここでは、デジタルカメラ１０から各メモリチップに対してデータを書き込む場合について説明したが、各メモリチップに記憶されているデータを読み出す際にもＣＰＵ５６は、以上と同様にデータの並列読み出しを行ってデジタルカメラ１０に出力するようにメモリ制御用シーケンサ６０を制御する。

以上のような制御により、デジタルカメラ１０は、ビジー信号をメモリカード５０から入力することがないため、メモリカード５０に対して高速にアクセスすることができる。

次に、図５を参照して、最大消費電力低減モードの実行がデジタルカメラ１０から指示されたときのメモリカード５０の作用を説明する。なお、図５は、このときメモリカード５０において実行されるデータアクセスの流れを示すタイムチャートである。また、ここでは、デジタルカメラ１０から各メモリチップに対してデータを書き込む際の流れについて説明する。また、図５でも、各メモリチップ５２Ａ〜５２Ｄを、Ａ〜Ｄの末尾の文字のみにより省略して図示する。

同図に示すように、この場合、デジタルカメラ１０から各メモリチップに記憶すべきデータの入力が開始されるとメモリカード５０のＣＰＵ５６は、メモリチップ５２Ａ〜５２Ｄの少なくとも１つからビジー信号がメモリ制御用シーケンサ６０を介して入力された場合にデジタルカメラ１０にビジー信号を出力する（ハイレベルにする）と共に、デジタルカメラ１０から順次入力されるデータを、１つのメモリチップに連続して記憶し、当該メモリチップの残記憶容量がなくなってから他のメモリチップへの記憶を行うようにメモリ制御用シーケンサ６０を制御する。また、この際、ＣＰＵ５６は、データの記憶を行っているメモリチップのみの電源端子に対して給電するように切換部６２を制御する。

なお、ここでは、デジタルカメラ１０から各メモリチップに対してデータを書き込む場合について説明したが、各メモリチップに記憶されているデータを読み出す際にも、ＣＰＵ５６は以上と同様にデータの直列読み出しを行ってデジタルカメラ１０に出力するようにメモリ制御用シーケンサ６０を制御する。

以上のような制御により、給電を各メモリチップに対して１つずつ個別に行えばよくなるため、メモリカード５０の最大消費電力を小さくすることができる。

次に、図６を参照して、メモリカード５０に対して動作モードを設定する際のデジタルカメラ１０の作用を説明する。なお、図６は、デジタルカメラ１０に対する動作モード（図３に示されるカードモードテーブルの「カメラ動作モード」として記憶されている動作モード）の切り換えがユーザによって行われた際にデジタルカメラ１０のＣＰＵ１２によって実行されるモード切換処理プログラムの処理の流れを示すフローチャートであり、当該プログラムはメモリ１４の所定領域に予め記憶されている。

同図のステップ１００では、ユーザによって設定されたカメラ動作モードに対応するメモリカード動作モードをメモリ１４から読み出し、次のステップ１０２にて、読み出したメモリカード動作モードの実行を指示する指示情報をメモリカード５０に出力した後、本モード切換処理プログラムを終了する。

以上のようなモード切換処理プログラムの実行により、メモリカード５０に対して自身の動作モードに応じた適切な動作モードを設定することができ、この結果として高速アクセスと最大消費電力の低減の双方を実現することができる。

以上詳細に説明したように、本実施の形態に係る半導体メモリ装置（ここでは、メモリカード５０）によれば、複数（ここでは、４つ）のメモリチップ（ここでは、メモリチップ５２Ａ〜５２Ｄ）に対して高速にアクセスする動作モードである高速アクセスモード及び前記複数のメモリチップによる最大消費電力を低減させる動作モードである最大消費電力低減モードの何れかの動作モードの実行を指示する指示情報が外部装置（ここでは、デジタルカメラ１０）から入力可能に構成されると共に、外部装置から入力された指示情報により実行が指示された動作モードに応じて前記複数のメモリチップに対するアクセス及び給電を制御しているので、高速アクセスと最大消費電力の低減の双方を実現することができる。

また、本実施の形態に係る半導体メモリ装置によれば、前記指示情報により実行が指示された動作モードが高速アクセスモードである場合に前記メモリチップに対するアクセスを２つ以上のメモリチップに対して並列に行うと共に当該並列にアクセスする各メモリチップに対して並列に給電するように制御し、前記指示情報により実行が指示された動作モードが最大消費電力低減モードである場合に前記メモリチップに対するアクセスを１つずつ個別に行うと共に当該アクセスするメモリチップに対して個別に給電するように制御しているので、高速アクセスと最大消費電力の低減の双方を簡易に実現することができる。

特に、本実施の形態に係る半導体メモリ装置によれば、前記メモリチップをフラッシュメモリチップとすると共に、前記外部装置にアクセスを禁止することを示すビジー信号を更に出力するものとし、前記指示情報により実行が指示された動作モードが高速アクセスモードである場合に複数の前記フラッシュメモリチップの少なくとも１つからビジー信号が出力されたときでも前記外部装置に対してビジー信号を出力しないように制御し、前記指示情報により実行が指示された動作モードが最大消費電力低減モードである場合に複数の前記フラッシュメモリチップの少なくとも１つからビジー信号が出力されたときに前記外部装置に対してビジー信号を出力するように制御しているので、外部装置からのフラッシュメモリチップに記憶させる情報の入力のタイミングを適切なものとすることができる。

一方、本実施の形態に係る情報処理装置（ここでは、デジタルカメラ１０）によれば、本発明の半導体メモリ装置を用いるにあたり、予め定められた動作状態毎に高速アクセスモード及び最大消費電力低減モードの何れを適用するかを示す選択情報（ここでは、カードモードテーブル）を予め記憶しておき、動作状態に対応する前記選択情報によって示される動作モードの実行を指示する指示情報を半導体メモリ装置に対して入力しているので、半導体メモリ装置に対して適切に動作モードを設定することができ、この結果として高速アクセスと最大消費電力の低減の双方を実現することができる。

なお、本実施の形態では、最大消費電力低減モードが設定されているときのメモリアクセスの制御として、一例として図５に示されるように、デジタルカメラ１０から順次入力されるデータを１つのメモリチップに連続して記憶し、当該メモリチップの残記憶容量がなくなってから他のメモリチップへの記憶を行うようにメモリ制御用シーケンサ６０を制御する場合について説明したが、本発明はこれに限定されるものではなく、例えば、一例として図７に示すように、デジタルカメラ１０から各メモリチップに記憶すべきデータの入力が開始された際に、ＣＰＵ５６により、メモリチップ５２Ａ〜５２Ｄの少なくとも１つからビジー信号がメモリ制御用シーケンサ６０を介して入力された場合にデジタルカメラ１０にビジー信号を出力する（ハイレベルにする）と共に、デジタルカメラ１０からビジー信号を出力していないタイミングで入力されるデータで、かつ予め定められた単位データサイズのデータ群のデータを１つのメモリチップに記憶し、その後に他のメモリチップへの次のデータ群のデータの記憶を行うことを繰り返すようにメモリ制御用シーケンサ６０を制御する形態とすることもできる。なお、この場合、ＣＰＵ５６は、データの記憶を行っているメモリチップのみの電源端子に対して給電するように切換部６２を制御することは本実施の形態と同様である。この場合も、本実施の形態と同様の効果を奏することができる。

また、本実施の形態で図４を参照して説明した高速アクセスモードが設定されているときのメモリアクセスの制御も一例であり、例えば、デジタルカメラ１０から連続して入力されたデータの全てをバッファメモリ５８に記憶し、予め定められた単位データサイズのデータ群別にメモリチップ５２Ａ〜５２Ｄに対して記憶開始タイミングをずらすことなく並行して記憶するようにメモリ制御用シーケンサ６０を制御する形態等、見かけ上の高速アクセスが実現できる制御であれば如何なる制御も適用することができる。

また、本実施の形態では、デジタルカメラ１０にカードモードテーブルを予め記憶しておき、ユーザによりデジタルカメラ１０に対して設定された動作モードに応じた動作モードをメモリカード５０に設定する場合について説明したが、本発明はこれに限定されるものではなく、例えば、メモリチップ５２Ａ〜５２Ｄの何れかに高速アクセスモードの実行時における実際の最大消費電力を示す情報及び最大消費電力低減モードの実行時における実際の最大消費電力を示す情報を予め記憶しておき、当該情報を外部装置にて読み出し、当該情報によって示される最大消費電力に基づいてメモリカード５０に設定する動作モードを決定する形態とすることもできる。

なお、この場合の実施態様としては、当該メモリカード５０を装着する情報処理装置に対してメモリカード５０に供給できる最大消費電力を示す情報を予め記憶しておき、メモリカード５０を装着した際に当該メモリカード５０に記憶されている最大消費電力を示す情報を読み出すと共に自身に記憶されている最大消費電力を示す情報を読み出し、自身の最大消費電力がメモリカード５０の高速アクセスモード設定時の最大消費電力以上である場合に高速アクセスモードを設定し、自身の最大消費電力がメモリカード５０の高速アクセスモード設定時の最大消費電力未満で、かつ最大消費電力低減モード設定時の最大消費電力以上である場合に最大消費電力低減モードを設定し、その他の場合にメモリカード５０を用いることができない旨を警告する形態や、当該その他の場合にメモリカード５０に対するアクセスを禁止する形態等を例示することができる。

このように、この形態では、複数のメモリチップの何れかに高速アクセスモードの実行時における実際の最大消費電力を示す情報及び最大消費電力低減モードの実行時における実際の最大消費電力を示す情報を予め記憶しているので、外部装置は各動作モードの実行時における最大消費電力を示す情報を読み出すことによって当該最大消費電力を把握することができ、自身の電源容量や動作内容等に応じた適切な動作モードが設定できる。

また、デジタルカメラ１０が電池によって駆動されるものである場合には、電池残量が所定量以上である場合に高速アクセスモードを設定し、所定量未満となった場合に最大消費電力低減モードを設定する形態とすることもできる。この場合、電池の残容量に応じた適切な動作モードを設定することができる。

また、本実施の形態では、デジタルカメラ１０から入力されたデータを各メモリチップ５２Ａ〜５２Ｄに対して１回のみ記憶する場合について説明したが、本発明はこれに限定されるものではなく、例えば、デジタルカメラ１０から入力されたデータを２つ以上のメモリチップに対して重複して記憶する形態とすることもできる。

この場合の実施態様としては、外部装置から連続的に入力された入力データをバッファメモリ５８に一旦記憶し、記憶したデータが４つのメモリチップ５２Ａ〜５２Ｄの複数にて記憶することができるか否かを判定し、肯定判定となった場合のみ、記憶することができるものと判定されたメモリチップに対してバッファメモリ５８に記憶したデータを重複して記憶するようにメモリ制御用シーケンサ６０を制御する一方、これによって記憶されたデータを読み出す場合に前記重複して記憶したデータから最も正確であると判断されるデータを選択して外部装置に出力するようにメモリ制御用シーケンサ６０を制御する形態を例示することができる。

なお、上記の最も正確であるとの判断は、例えば、データを重複して記憶したメモリチップを対象として、最も多くのメモリチップで一致したデータが最も正確であるものと判断することにより行うことができる。例えば、４つのメモリチップ５２Ａ〜５２Ｄの各々に同一のデータを記憶した場合には、３つ以上のメモリチップで一致したデータを最も正確であるものとして選択することになる。なお、この場合、データが一致するメモリチップ数が２つずつとなってしまう場合があるが、この場合は各メモリチップ５２Ａ〜５２Ｄの過去の非選択となった回数が少ないメモリチップ側のデータを選択する形態とすることもできる。この場合、上記判断を行う際に、非選択となった回数をメモリチップ毎に計数して何れかのメモリチップに記憶するようにしておく必要がある。

以上の形態により、複数のメモリチップの何れかが破壊されている場合や、メモリチップに記憶されているデータがノイズや静電気の発生等によって破壊された場合等においても正確なデータを読み出すことができる可能性が高くなり、メモリチップに記憶したデータの高信頼性化を実現することができる。

また、本実施の形態では、実行が指示された動作モードに応じて複数のメモリチップに対する給電も制御する場合について説明したが、本発明はこれに限定されるものではなく、各メモリチップに対して常時給電しておき、当該給電の制御を行わない形態とすることもできる。この形態であっても、複数のメモリチップに対する同時アクセスを行わなければ各メモリチップによる最大消費電力を低減することはできる。但し、本実施の形態のようにアクセスするメモリチップのみに給電するように制御することで、最大消費電力を、より低減することができる。

その他、本実施の形態で説明したモード切換処理プログラムの処理の流れ（図６参照。）は一例であり、本発明の主旨を逸脱しない範囲内において適宜変更可能であることは言うまでもない。

また、本実施の形態で説明したメモリカード５０の構成（図１〜図２参照。）も一例であり、本発明の主旨を逸脱しない範囲内において適宜変更可能であることは言うまでもない。

更に、本実施の形態では、本発明の情報処理装置としてデジタルカメラ１０を適用した場合について説明したが、携帯電話機、ＰＤＡ等の携帯型の情報処理装置や、デスクトップ型のパーソナル・コンピュータ、ＤＰＥ受付店等に設けられた写真プリンタ等の、メモリカード５０にアクセス可能なあらゆる情報処理装置を本発明の情報処理装置として適用することができることは言うまでもない。

実施の形態に係るメモリカード及びデジタルカメラの概略構成を示すブロック図である。実施の形態に係るメモリカードにおけるメモリコントローラの電気系の要部構成を示すブロック図である。実施の形態に係るカードモードテーブルのデータ構造を示す模式図である。実施の形態に係る高速アクセスモードの設定時におけるデータアクセスの流れを示すタイムチャートである。実施の形態に係る最大消費電力低減モードの設定時におけるデータアクセスの流れを示すタイムチャートである。実施の形態に係るモード切換処理プログラムの処理の流れを示すフローチャートである。実施の形態に係る最大消費電力低減モードの設定時における他のデータアクセスの流れを示すタイムチャートである。

符号の説明

１０デジタルカメラ（情報処理装置）
１２ＣＰＵ（動作モード入力手段）
１４メモリ（記憶手段）
５０メモリカード（半導体メモリ装置）
５２Ａ〜５２Ｄメモリチップ
５４メモリコントローラ
５６ＣＰＵ（制御手段）
５８バッファメモリ
６０メモリ制御用シーケンサ
６２切換部
６６コネクタ（外部入力手段、外部出力手段）

Claims

複数のフラッシュメモリチップと、
前記複数のフラッシュメモリチップに対して高速にアクセスする動作モードである高速アクセスモード及び前記複数のフラッシュメモリチップによる最大消費電力を低減させる動作モードである最大消費電力低減モードの何れかの動作モードの実行を指示する指示情報と前記フラッシュメモリチップに記憶する情報と前記フラッシュメモリチップに供給する駆動用電力を外部装置から入力する外部入力手段と、
前記フラッシュメモリチップに記憶されている情報とアクセスを禁止することを示すビジー信号を前記外部装置に出力する外部出力手段と、
前記外部入力手段によって前記外部装置から入力された前記指示情報により実行が指示された動作モードが高速アクセスモードである場合に前記フラッシュメモリチップに対するアクセスを２つ以上のフラッシュメモリチップに対して並列に行うと共に当該並列にアクセスする各フラッシュメモリチップに対して並列に給電するように制御し、かつ複数の前記フラッシュメモリチップの少なくとも１つからビジー信号が出力されたときでも前記外部装置に対してビジー信号を出力しないように制御し、前記指示情報により実行が指示された動作モードが最大消費電力低減モードである場合に前記フラッシュメモリチップに対するアクセスを１つずつ個別に行うと共に当該アクセスするフラッシュメモリチップに対して個別に給電するように制御し、かつ複数の前記フラッシュメモリチップの少なくとも１つからビジー信号が出力されたときに前記外部装置に対してビジー信号を出力するように制御する制御手段と、
を備えた半導体メモリ装置。
前記複数のフラッシュメモリチップの何れかに前記高速アクセスモードの実行時における実際の最大消費電力を示す情報及び前記最大消費電力低減モードの実行時における実際の最大消費電力を示す情報を予め記憶した
請求項１記載の半導体メモリ装置。
前記制御手段は、前記外部入力手段によって前記フラッシュメモリチップに記憶する情報が入力された場合に当該情報を２つ以上の前記フラッシュメモリチップに対して重複して記憶するように制御すると共に、これによって記憶された情報を読み出す場合に前記重複して記憶した情報から最も正確であると判断される情報を選択して前記外部出力手段により外部装置に出力するように制御する
請求項１または請求項２記載の半導体メモリ装置。
請求項１乃至請求項３の何れか１項記載の半導体メモリ装置を用いる情報処理装置であって、
予め定められた動作状態毎に前記高速アクセスモード及び前記最大消費電力低減モードの何れを適用するかを示す選択情報を予め記憶した記憶手段と、
動作状態に対応する前記選択情報によって示される動作モードの実行を指示する指示情報を前記半導体メモリ装置に対して入力する動作モード入力手段と、
を備えた情報処理装置。
複数のフラッシュメモリチップと、前記複数のフラッシュメモリチップに対して高速にアクセスする動作モードである高速アクセスモード及び前記複数のフラッシュメモリチップによる最大消費電力を低減させる動作モードである最大消費電力低減モードの何れかの動作モードの実行を指示する指示情報と前記フラッシュメモリチップに記憶する情報と前記フラッシュメモリチップに供給する駆動用電力を外部装置から入力する外部入力手段と、前記フラッシュメモリチップに記憶されている情報とアクセスを禁止することを示すビジー信号を前記外部装置に出力する外部出力手段と、を備えた半導体メモリ装置の制御方法であって、
制御手段により、前記外部入力手段によって前記外部装置から入力された前記指示情報により実行が指示された動作モードが高速アクセスモードである場合に前記フラッシュメモリチップに対するアクセスを２つ以上のフラッシュメモリチップに対して並列に行うと共に当該並列にアクセスする各フラッシュメモリチップに対して並列に給電するように制御し、かつ複数の前記フラッシュメモリチップの少なくとも１つからビジー信号が出力されたときでも前記外部装置に対してビジー信号を出力しないように制御し、前記指示情報により実行が指示された動作モードが最大消費電力低減モードである場合に前記フラッシュメモリチップに対するアクセスを１つずつ個別に行うと共に当該アクセスするフラッシュメモリチップに対して個別に給電するように制御し、かつ複数の前記フラッシュメモリチップの少なくとも１つからビジー信号が出力されたときに前記外部装置に対してビジー信号を出力するように制御する
半導体メモリ装置の制御方法。