JP2007156567A

JP2007156567A - 情報処理装置、およびメモリ制御方法

Info

Publication number: JP2007156567A
Application number: JP2005347042A
Authority: JP
Inventors: Hiroyuki Oda; 博幸尾田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-11-30
Filing date: 2005-11-30
Publication date: 2007-06-21
Also published as: US20070136544A1

Abstract

【課題】メモリでの消費電力を抑制すること。
【解決手段】メモリ１１４と、前記メモリの仕様を格納するＳＰＤ１１５と、第１の周波数および前記格納部に格納された前記メモリの仕様に基づいて求められる第１のタイミングパラメータより前記メモリへのアクセススピードが遅くなる第２のタイミングパラメータを求める手段と、前記第２のタイミングパラメータに基づいて前記メモリのアクセス制御を行うコントローラ１０５とを具備する。
【選択図】図２

Description

本発明は、メモリのアクセスタイミングを制御して消費電力の低下を図った情報処理装置、およびメモリ制御方法
に関する。

近年、ラップトップタイプまたはノートブックタイプの種々の携帯型パーソナルコンピュータが開発されている。この種のコンピュータは、バッテリで駆動される。コンピュータの駆動時間を延ばすために様々な工夫が行われている。

駆動時間を延ばすためにメモリでの消費電力を抑制する技術が開示されている（特許文献１、特許文献２、特許文献３）。
特願平８−１０６３３９号公報特願平１０−１８８５６７号公報特願平１０−２０９２８４号公報

上述した特許文献では、メモリでの消費電力を抑制するために、メモリのコアクロックを通常より低くしている。しかし、メモリのコアクロックを下げても、アクセススピードに関係するタイミングパラメータは、下げたコアクロックを元に最適化されるため、コアクロックが下がってもアクセススピードは大きく下がって居らず、消費電力の抑制効果が低かった。

本発明の目的は、メモリでの消費電力を抑制し得る情報処理装置およびメモリ制御方法を提供することにある。

本発明の一例に係わる情報処理装置は、メモリと、前記メモリの仕様を格納する格納部と、第１の周波数および前記格納部に格納された前記メモリの仕様に基づいて求められる第１のタイミングパラメータより前記メモリへのアクセススピードが遅くなる第２のタイミングパラメータを求める手段と、前記第２のタイミングパラメータに基づいて前記メモリのアクセス制御を行うコントローラとを具備することを特徴とする。

メモリでの消費電力を抑制することができる。

本発明の実施の形態を以下に図面を参照して説明する。

図１は本発明の一実施形態に係る情報処理装置としてのノートブック型のパーソナルコンピュータの構成の一例を示す図である。

パーソナルコンピュータ１０は、コンピュータ本体１２と、ディスプレイユニット１４とから構成されている。ディスプレイユニット１４には、表示部であるＬＣＤ（Liquid Crystal Display）１６が組み込まれている。

ディスプレイユニット１４は、コンピュータ本体１２の上面を覆う開放位置とコンピュータ本体１２の上面が露出する閉塞位置との間を回動自在に変化するように、コンピュータ本体１２の奥手側の端部に設けられたヒンジ（支持部）１８に取り付けられている。

コンピュータ本体１２は薄い箱形の筐体を有しており、その筐体上面中央部には、キーボード２０が設けられる。コンピュータ本体１２の手前側の筐体部分上面にはパームレストが形成されている。パームレストのほぼ中央部には、操作手段としてのタッチパッド２２、およびタッチパッドコントロールボタン２６が設けられる。コンピュータ本体１２の奥側の筐体部分上面には、コンピュータ本体１２の電源をオン／オフするためのパワーボタン２８が配置されている。

次に、図２を参照して、本コンピュータのシステム構成の一例について説明する。

本コンピュータは、図２に示されているように、ＣＰＵ１０２、ノースブリッジ１０４、メモリモジュール１１３、グラフィクスコントローラ１０８、サウスブリッジ１０６、ＢＩＯＳ−ＲＯＭ１２０、ハードディスクドライブ（ＨＤＤ）１２６、エンベデッドコントローラ／キーボードコントローラＩＣ（ＥＣ／ＫＢＣ）１２４、およびパワーサプライ１２５等を備えている。

ＣＰＵ１０２は本コンピュータの動作を制御するために設けられたプロセッサであり、ハードディスクドライブ（ＨＤＤ）１２６からメモリモジュール１１３に実装されたメインメモリ１１４にロードされる、オペレーティングシステム（ＯＳ）および各種アプリケーションプログラムを実行する。

また、ＣＰＵ１０２は、ＢＩＯＳ−ＲＯＭ１２０に格納されたシステムＢＩＯＳ（Basic Input Output System）をメインメモリ１１４にロードした後、実行する。システムＢＩＯＳはハードウェア制御のためのプログラムである。システムＢＩＯＳは、メモリモジュール１１３上に実装されたＳＰＤ（Serial Presence Detect）１１５に格納されたメモリ１１４のスペック情報に応じて、メモリのコアクロック、タイミングパラメータを求め、メモリコントローラ１０５の設定を行う。

ノースブリッジ１０４はＣＰＵ１０２のローカルバスとサウスブリッジ１０６との間を接続するブリッジデバイスである。ノースブリッジ１０４には、メインメモリ１１４をアクセス制御するメモリコントローラ１０５を内蔵している。また、ノースブリッジ１０４は、ＡＧＰ（Accelerated Graphics Port）バスなどを介してグラフィクスコントローラ１０８との通信を実行する機能も有している。

グラフィクスコントローラ１０８は本コンピュータのディスプレイモニタとして使用されるＬＣＤ１６を制御する表示コントローラである。このグラフィクスコントローラ１０８はビデオメモリ（ＶＲＡＭ）を有しており、ＯＳ／アプリケーションプログラムによってビデオメモリに描画された表示データから、ＬＣＤ１６に表示すべき表示イメージを形成する映像信号を生成する。グラフィクスコントローラ１０８によって生成された映像信号はラインに出力される。

サウスブリッジ１０６は、ＰＣＩ（Peripheral Component Interconnect）バスおよびＬＰＣ（Low Pin Count）バスにそれぞれ接続されている。また、サウスブリッジ１０６には、リアルタイムクロック（ＲＴＣ）が内蔵されている。リアルタイムクロック（ＲＴＣ）１２１は日時を計時する時計モジュールであり、本コンピュータ１０がパワーオフされている期間中も、リアルタイムクロック（ＲＴＣ）１２１専用の電池によって動作する。また、リアルタイムクロック１２１には、低速モードフラグ１２２が設けられている。低速モードフラグ１２２がイネーブルであると、メモリ１１４のアクセスタイミングが通常の速度より遅くなり、コンピュータ１０全体の消費電力を抑制する。

エンベデッドコントローラ／キーボードコントローラＩＣ１２４は、入力手段としてのタッチパッド２２、およびタッチパッドコントロールボタン２６のコントロールを行う。エンベデッドコントローラ／キーボードコントローラＩＣ１２４は、コンピュータ１０のシステム状態に関わらず、各種のデバイス（周辺装置やセンサ、電源回路等）を監視し制御するワンチップ・マイコンである。

次に、本コンピュータ１０に搭載されたメインメモリ省電力機構について説明する。本コンピュータ１０は、メモリ１１４がサポートしているアクセススピードの最高速と最低速で動作する２つのモードを有する。低速モードフラグ１２２がイネーブルの場合に、低層モードでメモリにアクセスする。アクセススピードが最低速の低速モードでは、メモリ１１４のコアクロックだけではなく、アクセススピードに関係するタイミングパラメータ（ｔＣＬ、ｔＲＡＳ、ｔＲＣＤ、ｔＲＰ、ｔＷＲ）もメモリ１１４およびメモリコントローラ１０５がサポートしている最低に設定して動作させ、メモリ１１４の消費電力を低減させる。

図３に低速モードフラグ１２２を設定するためのアプリケーションが表示するウィンドウについて説明する。低速モードフラグ１２２を設定するためのアプリケーションはオペレーティングシステム上で動作する。図３に示すように、チェックボックス２００にチェックマークを付けることで低速モードフラグ１２２がイネーブルになり、チェックボックス２００にチェックマークを外すことで低速モードフラグ１２２がディスイネーブルになる。

次ぎに、図４を参照してメモリのアクセスタイミングに関係するタイミングパラメータを設定する手順を説明する。

電源を投入すると、ＣＰＵ１１１は、フラッシュＢＩＯＳ−ＲＯＭ１１８に格納されたシステムＢＩＯＳを実行する(ステップＳ１１)。システムＢＩＯＳは、メモリ初期化処理をスタートする。

システムＢＩＯＳは、ＳＰＤ１１５からtＣＬ（CAS latency）、ｔＲＡＳ（Raw active time）、ｔＲＣＤ（RAS to CAS delay time）、ｔＲＰ(Row precharge time)等の情報を取得する(ステップＳ１２)。例えば、システムＢＩＯＳがＳＰＤ１１５から取得した情報を図５に示す。図５において、ｔＣＬはクロック数で表され、ｔＲＡＳ、ｔＲＣＤ、ｔＲＰ、およびｔＷＲは時間の単位で表されている。

システムＢＩＯＳは、取得した情報から高速モードのタイミングパラメータを導出する(ステップＳ１３)。ｔＣＬとして２を選択する。なお、メモリがＤＤＲ２６６規格の場合、メモリは通常１３３ＭＨｚで動作するので、１クロックは７．５ｎｓである。

また、ＳＰＤ１１５から取得されたｔＲＡＳは４５ｎｓであるので、ＲＡＳは４５ｎｓ／７．５ｎｓ＝６クロックとなる。また、ＳＰＤ１１５から取得されたｔＲＣＤは１５ｎｓなので、ＲＣＤは１５／７．５ｎｓ＝２クロックとなる。ＳＰＤ１１５から取得されたｔＲＰは２０ｎｓなので、ＲＰは３クロック（２０ｎｓ／７．５ｎｓ＝２．６６…）。ＳＰＤ１１５から取得されたｔＷＲは１５ｎｓなので、ＷＲは２クロック（１５ｎｓ／７．５ｎｓ＝２）。

次いで、システムＢＩＯＳは、低速モードのタイミングパラメータを求める（ステップＳ１４）。ここで求められるタイミングパラメータは、メモリ１１４およびメモリコントローラ１０５がサポートする最低の値を用いる。例えば、ｔＣＬは２．５クロック。ＲＡＳは７クロック、ＲＣＤは３クロック、ＲＰは４クロック、ＷＲは４クロックで有る。

システムＢＩＯＳは、低速モードフラグ１２２がイネーブルであるか否かを判定する（ステップＳ１５）。低速モードフラグ１２２がイネーブルの場合（ステップＳ１５のＹｅｓ）、システムＢＩＯＳは、メモリのコアクロックを１００ＭＨｚにすると共に、ステップＳ１４で求められた低速パラメータを用いてメモリコントローラ１０５を初期化し、メモリ初期化を終了する（ステップＳ１６）。低速モードフラグ１２２がディスイネーブルの場合（ステップＳ１５のＮｏ）、システムＢＩＯＳは、メモリ１１４のコアクロックを１３３ＭＨｚにすると共に、ステップＳ１３で求められたタイミングパラメータを用いてメモリコントローラ１０５を初期化し、メモリ初期化を終了する（ステップＳ１７）。

メモリ初期化終了後、幾つかの処理をおこなった後、システムＢＩＯＳは、オペレーティングシステム（ＯＳ）をブートする（ステップＳ１８）。

上述したように、低速モードでは、高速モードよりメモリ１１４へのアクセススピードが遅くなるように、アクセススピードに関係するタイミングパラメータを設定することで、メモリ１１４のアクセス間隔が広がり、メモリメモリの消費電力の低減に効果がある。

なお、低速モードでは、メモリへのアクセススピードが最低速となるようにタイミングパラメータを求めたが、高速モードよりアクセススピードが遅くなるのであれば、メモリへのアクセススピードが最低速になる必要はない。

又、高速モードでは、メモリへのアクセススピードが必ずしも最高速となら無くても良い。

なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

本発明の一実施形態に係わるパーソナルコンピュータの概略構成の一例を示す斜視図。本発明の一実施形態に係わるパーソナルコンピュータの回路構成の一例を示すブロック図。本発明の一実施形態に係わる低速モードを設定するためのウィンドウを示す図。本発明の一実施形態に係わるメモリのアクセスタイミングに関係するタイミングパラメータを設定する手順を説明するフローチャート。システムＢＩＯＳがＳＰＤから取得した情報の例を示す図。

符号の説明

１０…パーソナルコンピュータ，１２…コンピュータ本体，１４…ディスプレイユニット，１６…ＬＣＤ，１８…ヒンジ，２０…キーボード，２２…タッチパッド，２６…タッチパッドコントロールボタン，２８…パワーボタン，１０２…ＣＰＵ，１０４…ノースブリッジ，１０５…メモリコントローラ，１０６…サウスブリッジ，１０８…グラフィクスコントローラ，１１１…ＣＰＵ，１１３…メモリモジュール，１１４…メインメモリ，１１５…ＳＰＤ，１１８…ＲＯＭ，１２０…ＲＯＭ，１２１…リアルタイムクロック，１２２…低速モードフラグ，１２４…キーボードコントローラＩＣ，１２５…パワーサプライ，１２６…ハードディスクドライブ

Claims

メモリと、
前記メモリの仕様を格納する格納部と、
第１の周波数および前記格納部に格納された前記メモリの仕様に基づいて求められる第１のタイミングパラメータより前記メモリへのアクセススピードが遅くなる第２のタイミングパラメータを求める手段と、
前記第２のタイミングパラメータに基づいて前記メモリのアクセス制御を行うコントローラと
を具備することを特徴とする情報処理装置。
前記コントローラは、前記メモリのコアクロックを前記第１の周波数より低い第２の周波数にすることを特徴とする請求項１記載の情報処理装置。
前記第２のタイミングパラメータは、前記メモリおよび前記コントローラがサポートする最低の設定であることを特徴とする請求項１記載の情報処理装置。
前記格納部に格納された前記メモリの仕様は、tＣＬ（CAS latency）、ｔＲＡＳ（Raw active time）、ｔＲＣＤ（RAS to CAS delay time）、ｔＲＰ(Row precharge time)、およびｔＷＲ（Write recovery time）を含むことを特徴とする請求項１記載の情報処理装置。
前記第２のタイミングパラメータに基づいて前記メモリのアクセス制御を行うか否かを設定する手段と、
前記第１のタイミングパラメータを求める手段とを更に具備し、
前記第２のタイミングパラメータに基づいて前記メモリのアクセス制御を行わない設定の場合、前記コントローラは前記第１のタイミングパラメータに基づいて前記メモリのアクセス制御を行うことを特徴とする請求項１記載の情報処理装置。
前記第２のタイミングパラメータに基づいて前記メモリのアクセス制御を行わない設定の場合、前記コントローラは、前記メモリのコアクロックを前記第１の周波数にすることを特徴とする請求項５記載の情報処理装置。
前記第１のタイミングパラメータを求める手段は、前記メモリへのアクセススピードが前記メモリの仕様の範囲内で最大となるように前記第１のタイミングパラメータを求めることを特徴とする請求項５記載の情報処理装置。
メモリと、前記メモリの仕様を格納する格納部と、前記メモリのアクセス制御を行うコントローラとを具備する情報処理装置のメモリ制御方法であって、
前記格納部に格納された前記メモリの仕様に基づいて求められる第１のタイミングパラメータより前記メモリへのアクセスタイミングが遅くなる第２のタイミングパラメータを求めるステップと、
前記メモリのアクセス制御を行うパラメータとして前記第２のタイミングパラメータを前記コントローラに設定するステップと
を具備することを特徴とするメモリ制御方法。
前記メモリのコアクロックを前記第１の周波数より低い第２の周波数にするステップを更に具備することを特徴とする請求項８記載のメモリ制御方法。
前記第２のタイミングパラメータは、前記メモリおよび前記コントローラがサポートする最低の設定であることを特徴とする請求項８記載のメモリ制御方法。
前記格納部に格納された前記メモリの仕様は、tＣＬ（CAS latency）、ｔＲＡＳ（Raw active time）、ｔＲＣＤ（RAS to CAS delay time）、ｔＲＰ(Row precharge time)、およびｔＷＲ（Write recovery time）を含むことを特徴とする請求項８記載のメモリ制御方法。
前記情報処理装置は、前記第２のタイミングパラメータに基づいて前記メモリのアクセス制御を行うか否かを設定するステップと、
前記第１のタイミングパラメータを求めるステップと
前記第２のタイミングパラメータに基づいて前記メモリのアクセス制御を行う設定になっているか否かを判定するステップと、
前記第２のタイミングパラメータに基づいて前記メモリのアクセス制御を行わない設定の場合、前記メモリのアクセス制御を行うパラメータとして前記第１のタイミングパラメータを前記コントローラに設定するステップとを更に具備することを特徴とする請求項８記載のメモリ制御方法。
前記第２のタイミングパラメータに基づいて前記メモリのアクセス制御を行わない設定の場合、前記コントローラは、前記メモリのコアクロックを前記第１の周波数にするステップを更に具備することを特徴とする請求項１２記載のメモリ制御方法。
前記第１のタイミングパラメータを求めるステップでは、前記メモリへのアクセススピードが前記メモリの仕様の範囲内で最大となるように前記第１のタイミングパラメータを求めることを特徴とする請求項１２記載のメモリ制御方法。