JPS593523A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS593523A JPS593523A JP57112996A JP11299682A JPS593523A JP S593523 A JPS593523 A JP S593523A JP 57112996 A JP57112996 A JP 57112996A JP 11299682 A JP11299682 A JP 11299682A JP S593523 A JPS593523 A JP S593523A
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- JP
- Japan
- Prior art keywords
- power supply
- power source
- storage device
- normal use
- circuit
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/30—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
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- Engineering & Computer Science (AREA)
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- Static Random-Access Memory (AREA)
- Stand-By Power Supply Arrangements (AREA)
- Direct Current Feeding And Distribution (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、半導体記憶装置に関し、特に非常時用電源に
よりバッファラグされ得る相補型半導体配憶装置に関す
る。
よりバッファラグされ得る相補型半導体配憶装置に関す
る。
（２）従来技術と問題点
従来形の、非常時用電源によｐパ、クアッノされるよう
に構成された半導体記憶装置が第１図に示される。第１
図の半導体記憶装置ＭＥＭの電源端子ｖＳにはダイオ−
）ＤＩ、Ｄ２を介して二つの電源、すなわち通常時の電
源ＶｃＨ（例えば５Ｖ）と非常時用電源Ｖｃｃ２（例え
ば２２ｖ）とが接続される。記憶装置ＭＥＭの外部にお
いて通常時の電源ＶＣ，の低下を検出する回路ＤＴが設
けられており、この検出回路ＤＴの出力は、メモリ全体
を制御する外部クロック信号（例えばチップセレクト信
号Ｃ８）とともにオアゲート回路ＯＲに入力され、オア
ゲート回路ＯＲの出力は、記憶装置ＭＦＪＭのメモリ制
御端子ＭＳに入力される。
に構成された半導体記憶装置が第１図に示される。第１
図の半導体記憶装置ＭＥＭの電源端子ｖＳにはダイオ−
）ＤＩ、Ｄ２を介して二つの電源、すなわち通常時の電
源ＶｃＨ（例えば５Ｖ）と非常時用電源Ｖｃｃ２（例え
ば２２ｖ）とが接続される。記憶装置ＭＥＭの外部にお
いて通常時の電源ＶＣ，の低下を検出する回路ＤＴが設
けられており、この検出回路ＤＴの出力は、メモリ全体
を制御する外部クロック信号（例えばチップセレクト信
号Ｃ８）とともにオアゲート回路ＯＲに入力され、オア
ゲート回路ＯＲの出力は、記憶装置ＭＦＪＭのメモリ制
御端子ＭＳに入力される。
第１図の回路において、通常の動作時には０点の電圧が
電源Ｖｃｃ３の出力電圧より大であるためダイオードＤ
２はカットオフしており、電源ＶｃＨからの電源電流に
より動作している。次に何んらかの原因により電源Ｖｅ
ａｌの出力電圧が低下するとダイオードＤＩがオンとな
シミ池等よ構成る非常時用電源ＶＯｅ２の出力電圧が供
給されはじめると同時に電源低下検出回路ＤＴからの出
力はハイレベルとなり、オアゲ−ト回路ＯＲの出力はチ
ップセレフト信号にかかわらずハイレベルとなりメモリ
が静止状態になる。従って、メモリのデータは電源電圧
Ｖｃｃｌの低下時においても破壊されることなく保持さ
れる。
電源Ｖｃｃ３の出力電圧より大であるためダイオードＤ
２はカットオフしており、電源ＶｃＨからの電源電流に
より動作している。次に何んらかの原因により電源Ｖｅ
ａｌの出力電圧が低下するとダイオードＤＩがオンとな
シミ池等よ構成る非常時用電源ＶＯｅ２の出力電圧が供
給されはじめると同時に電源低下検出回路ＤＴからの出
力はハイレベルとなり、オアゲ−ト回路ＯＲの出力はチ
ップセレフト信号にかかわらずハイレベルとなりメモリ
が静止状態になる。従って、メモリのデータは電源電圧
Ｖｃｃｌの低下時においても破壊されることなく保持さ
れる。
ところで、第１図に示される回路においては、半導体記
憶装置ＭＥＭの外部にダイオード、オアゲート回路、電
源低下検出回路等を設ける必要があり、それだけ回路設
計および回路構成が複雑化するという問題点がある。
憶装置ＭＥＭの外部にダイオード、オアゲート回路、電
源低下検出回路等を設ける必要があり、それだけ回路設
計および回路構成が複雑化するという問題点がある。
（３）発明の目的
本発明の目的は、前記の従来形の問題点にかんがみ、半
導体記憶装置において、電源端子として通常時用および
非常時用の二つの端子を設け、外部に特別の回路を設け
ることなしで通常時用電源電圧の低下時におけるメモリ
のバックアップ保持が行われるようにすることにある。
導体記憶装置において、電源端子として通常時用および
非常時用の二つの端子を設け、外部に特別の回路を設け
ることなしで通常時用電源電圧の低下時におけるメモリ
のバックアップ保持が行われるようにすることにある。
（４）発明の構成
本発明においては、通常時用電源端子と、非常時用電源
端子と、該通常時用電源端子に印加される電圧の低下を
検知する電圧低下検知手段を設け、該通常時用電源端子
及び該非常時用電源端子に印加される電圧をそれぞれダ
イオードを介して半導体記憶装置に供給すると共に、該
電圧低下検知手段の出力により該半導体記憶装置全体を
静止状態にするようにしたことを特徴とする半導体記憶
装置が提供される。
端子と、該通常時用電源端子に印加される電圧の低下を
検知する電圧低下検知手段を設け、該通常時用電源端子
及び該非常時用電源端子に印加される電圧をそれぞれダ
イオードを介して半導体記憶装置に供給すると共に、該
電圧低下検知手段の出力により該半導体記憶装置全体を
静止状態にするようにしたことを特徴とする半導体記憶
装置が提供される。
（５）発明の実施例
本発明の一実施例としての半導体配憶装置が第２図に示
される。第２図の半導体記憶装置においては、２つの電
源端子ＶＳｌおよびＶＳ！に通常用電源Ｖｃｃｌおよび
非常用電源■ｃｃ２がそれぞれ接続される。電源端子Ｖ
ＳｌおよびＶＳ、は、集積回路の内部においてダイオー
ドＤ１およびＤ２を介して接続点Ｎ１に接続される。接
続点Ｎ１からの電源線は、集積回路内の各回路に接続さ
れる。
される。第２図の半導体記憶装置においては、２つの電
源端子ＶＳｌおよびＶＳ！に通常用電源Ｖｃｃｌおよび
非常用電源■ｃｃ２がそれぞれ接続される。電源端子Ｖ
ＳｌおよびＶＳ、は、集積回路の内部においてダイオー
ドＤ１およびＤ２を介して接続点Ｎ１に接続される。接
続点Ｎ１からの電源線は、集積回路内の各回路に接続さ
れる。
第２図の半導体記憶装置にはまだ、通常用電源Ｖｃｃｌ
の電圧低下を検出する回路ＤＴが内蔵されている。電源
電圧低下検出回路ＤＴは、接続点Ｎ１と接地の間に接続
される相補型ＭＯＳインバータＩ、から構成され、電源
Ｖｅａｌの出力電圧が入力される。メモリ全体を制御す
る外部クロック信号（例えばチップセレクト信号百）は
、端子ＭＳを介して、制御信号発生回路Ｃ−８に入力さ
れる。
の電圧低下を検出する回路ＤＴが内蔵されている。電源
電圧低下検出回路ＤＴは、接続点Ｎ１と接地の間に接続
される相補型ＭＯＳインバータＩ、から構成され、電源
Ｖｅａｌの出力電圧が入力される。メモリ全体を制御す
る外部クロック信号（例えばチップセレクト信号百）は
、端子ＭＳを介して、制御信号発生回路Ｃ−８に入力さ
れる。
制御信号発生回路Ｃ８は、第２図に示されるように相補
型ＭＯＳインバータＩｌ＋Ｉｌから構成され、インバー
タＴ、を構成するＰチャンネルトランジスタＴ４のソー
スと接続点Ｎ１との間にＰチャンネルＭＯ８）ランジス
タＴＩが接続され、第２のインバータの出力と接地の間
にＮチャンネルＭＯＳ トランジスタがＴ６接続される
。前記のＰチャンネルおよびＮチャンネルＭＯＳ ）ラ
ンジスタのデートにはそれぞれ電圧低下検出回路ＤＴの
出力が接続される。
型ＭＯＳインバータＩｌ＋Ｉｌから構成され、インバー
タＴ、を構成するＰチャンネルトランジスタＴ４のソー
スと接続点Ｎ１との間にＰチャンネルＭＯ８）ランジス
タＴＩが接続され、第２のインバータの出力と接地の間
にＮチャンネルＭＯＳ トランジスタがＴ６接続される
。前記のＰチャンネルおよびＮチャンネルＭＯＳ ）ラ
ンジスタのデートにはそれぞれ電圧低下検出回路ＤＴの
出力が接続される。
第２図の半導体記憶装置においては、通常動作時ダイオ
ードＤ、に逆バイアスがかかる様に電源端子ＶＳ、に通
常用電源Ｖｅｃｔが接続され電源端子ＶＳ、に非常用電
源Ｖａｃｘが接続される。従って電源Ｖｃｃ＋が正常な
時には、インバータ■１の入力はハイレベルであるので
、その出力はローレベルとなりＰチャンネルトランジス
タＴ３はオン、ＮチャンネルトランジスタＴ６はオフと
なる。従ってメモリＭＥＭはチップセレクト信号Ｃ８に
応じて動作する。一方、何んらかの原因により電源Ｖｅ
ａｌの出力電圧が低下すると、ダイオードＤ！が導通し
て非常用電源Ｖｃｃｚより！王が供給される。この時端
子ＶＳ、の電位はローレベルとなるのでインバータ■、
の出力はハイレベルとなす、ＭＯＳトランジスタＴ３が
オフとなってインバータＩ、が非動作状態となり、また
ＭＯＳ ）→ンジスタＴ６がオンとなってインバータ■
３の入力がローレベルとなる。従ってインバータ■１の
出力はチップセレクト信号で百にかかわらず、ハイレベ
ルに固定されてメモリ全体が静止状態になり、メモリの
データは破壊されることなく保持される。
ードＤ、に逆バイアスがかかる様に電源端子ＶＳ、に通
常用電源Ｖｅｃｔが接続され電源端子ＶＳ、に非常用電
源Ｖａｃｘが接続される。従って電源Ｖｃｃ＋が正常な
時には、インバータ■１の入力はハイレベルであるので
、その出力はローレベルとなりＰチャンネルトランジス
タＴ３はオン、ＮチャンネルトランジスタＴ６はオフと
なる。従ってメモリＭＥＭはチップセレクト信号Ｃ８に
応じて動作する。一方、何んらかの原因により電源Ｖｅ
ａｌの出力電圧が低下すると、ダイオードＤ！が導通し
て非常用電源Ｖｃｃｚより！王が供給される。この時端
子ＶＳ、の電位はローレベルとなるのでインバータ■、
の出力はハイレベルとなす、ＭＯＳトランジスタＴ３が
オフとなってインバータＩ、が非動作状態となり、また
ＭＯＳ ）→ンジスタＴ６がオンとなってインバータ■
３の入力がローレベルとなる。従ってインバータ■１の
出力はチップセレクト信号で百にかかわらず、ハイレベ
ルに固定されてメモリ全体が静止状態になり、メモリの
データは破壊されることなく保持される。
尚、上記説明では相補型ＭＯＳメモリを例にあげて説明
したが本発明の適用範囲はこれに限るものではなＶｏ （６）発明の効果
したが本発明の適用範囲はこれに限るものではなＶｏ （６）発明の効果
Claims (1)
- 通常時用電源端子と、非常時用電源端子と、核通常時用
電源端子に印加される電圧の低下を検知する電圧低下検
知手段を設け、該通常時用電源端子及び該非常時用電源
端子に印加される電圧をそれぞれダイオードを介して半
導体記憶装置に供給すると共に、該電圧低下検知手段の
出力により該半導体配憶装置全体を静止状態にするよう
にしたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112996A JPS593523A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112996A JPS593523A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593523A true JPS593523A (ja) | 1984-01-10 |
| JPH0373891B2 JPH0373891B2 (ja) | 1991-11-25 |
Family
ID=14600810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112996A Granted JPS593523A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593523A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61278097A (ja) * | 1985-06-03 | 1986-12-08 | Nippon Telegr & Teleph Corp <Ntt> | 記憶集積回路 |
| JP2014178176A (ja) * | 2013-03-14 | 2014-09-25 | Fujitsu Semiconductor Ltd | 半導体装置および半導体装置のテスト方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5723123A (en) * | 1980-07-16 | 1982-02-06 | Fujitsu Ltd | Semiconductor device having volatile memory |
| JPS5738230U (ja) * | 1980-08-15 | 1982-03-01 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1489761A (en) * | 1974-03-08 | 1977-10-26 | Amf Inc | Process of treating tobacco |
-
1982
- 1982-06-30 JP JP57112996A patent/JPS593523A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5723123A (en) * | 1980-07-16 | 1982-02-06 | Fujitsu Ltd | Semiconductor device having volatile memory |
| JPS5738230U (ja) * | 1980-08-15 | 1982-03-01 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61278097A (ja) * | 1985-06-03 | 1986-12-08 | Nippon Telegr & Teleph Corp <Ntt> | 記憶集積回路 |
| JP2014178176A (ja) * | 2013-03-14 | 2014-09-25 | Fujitsu Semiconductor Ltd | 半導体装置および半導体装置のテスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0373891B2 (ja) | 1991-11-25 |
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