JPS58150189A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS58150189A JPS58150189A JP58001169A JP116983A JPS58150189A JP S58150189 A JPS58150189 A JP S58150189A JP 58001169 A JP58001169 A JP 58001169A JP 116983 A JP116983 A JP 116983A JP S58150189 A JPS58150189 A JP S58150189A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
- G11C11/4116—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access via separately connected emittors of said transistors or via multiple emittors, e.g. T2L, ECL
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶装置に関するものであり、更に詳し
く言えば負荷抵抗の代りにトランジスタを負荷とする交
さ接続型の半導体記憶セルを使用した半導体記憶装置に
関するものである。
く言えば負荷抵抗の代りにトランジスタを負荷とする交
さ接続型の半導体記憶セルを使用した半導体記憶装置に
関するものである。
周知のように、従来発表されているバイボーラ型の半導
体記憶セルの多くは、ｗ４１図のように交さ接続された
トランジスタ１，２と抵抗３，４より成るフリップフロ
ップで構成されている。この型のセルの欠点は、コレク
タ負荷抵抗３．４を使用しているため、セル面積が大き
いことである。
体記憶セルの多くは、ｗ４１図のように交さ接続された
トランジスタ１，２と抵抗３，４より成るフリップフロ
ップで構成されている。この型のセルの欠点は、コレク
タ負荷抵抗３．４を使用しているため、セル面積が大き
いことである。
また高速動作を行なわせかつ消費電力を小さくするため
には、記憶セルに流れる電流を読出し誉込み時には大き
くシ、情報を保持している時には小さくすることが望ま
しい。しかし＠１図のセルでは、トランジスタ１．２の
コレクタ電圧の差（すなわち２値情＠１，０の電圧差）
は、はぼセルに流れる電流×負荷抵抗で決定されるため
、セルに流れる電流値を変えることは不可能である。し
たがってセル電流を大幅に変えるには負荷抵抗３゜４と
して非線形の負荷抵抗を使用して、セルの電流値が変化
してもトランジスタ１．２のコレクタ電圧差が変化しな
いようにする必要がある。
には、記憶セルに流れる電流を読出し誉込み時には大き
くシ、情報を保持している時には小さくすることが望ま
しい。しかし＠１図のセルでは、トランジスタ１．２の
コレクタ電圧の差（すなわち２値情＠１，０の電圧差）
は、はぼセルに流れる電流×負荷抵抗で決定されるため
、セルに流れる電流値を変えることは不可能である。し
たがってセル電流を大幅に変えるには負荷抵抗３゜４と
して非線形の負荷抵抗を使用して、セルの電流値が変化
してもトランジスタ１．２のコレクタ電圧差が変化しな
いようにする必要がある。
また、第１図に示すような従来のセルをマトリックス状
にアレイ配列して半導体記憶装置を構成した場合、２個
以上のセルを同時選択するいわゆる２重選択が起ると、
記憶情報が破壊される恐れがあった。
にアレイ配列して半導体記憶装置を構成した場合、２個
以上のセルを同時選択するいわゆる２重選択が起ると、
記憶情報が破壊される恐れがあった。
本発明の目的は、セル面積を小さくシ、消費電力を少な
くシ、かつ、２重選択による記憶情報の破壊を防止して
、安定な動作を行なえるようにした半導体記憶装置を提
供することにある。
くシ、かつ、２重選択による記憶情報の破壊を防止して
、安定な動作を行なえるようにした半導体記憶装置を提
供することにある。
本発明は、＠１の導電型の第１および第２のトランジス
タと、第１の導電型とは異なる第２の導電型を有し、そ
れぞれ少なくとも２つのエミ、りをもつ第３および第４
のトランジスタとを備え、第１のトランジスタのベース
およびコレクタを第３のトランジスタのコレクタおよび
ベースにそれぞれ接続し、第２のトランジスタのベース
およびコレクタを第４のトランジスタのコレクタおよび
ベースにそれぞれ接続し、第３のトランジスタのベース
およびコレクタを第４のトランジスタのコレクタおよび
ベースにそれぞれ接続した半導体記憶セルを複数個マト
リ、クス状に配列し、半導体記憶セルの第１および第２
のトランジスタのエミッタをワード線に接続し、＃Ｉ３
および第４のトランジスタの第１のエミッタをディジッ
ト線を介して第１の電流源に接続し、第３および第４の
トランジスタの第２のエミッタを第２の電流源に接続し
、半導体記憶セルの選択時および非選択時にワード線に
異なる電圧を印加し、選択時には、ディジット線を介し
て第１の電流源に選択電流を流し、非選択時には、第２
の電流源に保持電流を流すようにしたことに特徴がある
。
タと、第１の導電型とは異なる第２の導電型を有し、そ
れぞれ少なくとも２つのエミ、りをもつ第３および第４
のトランジスタとを備え、第１のトランジスタのベース
およびコレクタを第３のトランジスタのコレクタおよび
ベースにそれぞれ接続し、第２のトランジスタのベース
およびコレクタを第４のトランジスタのコレクタおよび
ベースにそれぞれ接続し、第３のトランジスタのベース
およびコレクタを第４のトランジスタのコレクタおよび
ベースにそれぞれ接続した半導体記憶セルを複数個マト
リ、クス状に配列し、半導体記憶セルの第１および第２
のトランジスタのエミッタをワード線に接続し、＃Ｉ３
および第４のトランジスタの第１のエミッタをディジッ
ト線を介して第１の電流源に接続し、第３および第４の
トランジスタの第２のエミッタを第２の電流源に接続し
、半導体記憶セルの選択時および非選択時にワード線に
異なる電圧を印加し、選択時には、ディジット線を介し
て第１の電流源に選択電流を流し、非選択時には、第２
の電流源に保持電流を流すようにしたことに特徴がある
。
以下、実施例を参照しながら、本発明の詳細な説明する
。
。
ｔｓｚ図は、本発明に使用する半導体記憶セルの基本的
な一実施例の回路図である。第１図の従来型のセルと比
較すると、第１図の抵抗３．４がＰＮＰトランジスタ５
１ 、５２ におきかわっている。
な一実施例の回路図である。第１図の従来型のセルと比
較すると、第１図の抵抗３．４がＰＮＰトランジスタ５
１ 、５２ におきかわっている。
今、トランジスタ１１が導通、トランジスタ１２が非導
通の状態を考える。ＰＮＰトランジスタ５１゜５２の直
流増幅率ｈνｍ（ｙＮｙ）が０の時、すなわち、ＰＮＰ
トランジスタ５１．５２が単にエミッタ・ベース間のダ
イオードとしてしか働かない時は、トランジスタ１１の
ベース電流はトランジスタ５２のエミッタ・ベース間の
ダイオードから供給される。
通の状態を考える。ＰＮＰトランジスタ５１゜５２の直
流増幅率ｈνｍ（ｙＮｙ）が０の時、すなわち、ＰＮＰ
トランジスタ５１．５２が単にエミッタ・ベース間のダ
イオードとしてしか働かない時は、トランジスタ１１の
ベース電流はトランジスタ５２のエミッタ・ベース間の
ダイオードから供給される。
一方ＮＰＮＩ−ランジスタ１１のコレクタ電ｆｉは、ト
ランジスタ５１のエミッタ・ベース間のダイオードから
供給される。ＮＰＮトランジスタ１１の直流増幅率ｈｙ
ｍ（’ｎｙＮ）は５０〜１００８１度であるから、ＰＮ
Ｐ）ランジスタ５１のエミッタ・ベース間ダイオードに
流れる電流はトランジスタ５２のエミッタ・ベース間ダ
イオードに流れる電流の５０〜１００倍であり、トラン
ジスタ１１のコレクタ電圧はベース電圧よりも１００ｍ
ＶＱ直低くなる０したがって、トランジスタ１２のベー
ス電圧は、トランジスタ１１のベース電圧より１００ｍ
／Ｖ程度低くなり、この電圧差でトランジスタ１２はオ
フ。
ランジスタ５１のエミッタ・ベース間のダイオードから
供給される。ＮＰＮトランジスタ１１の直流増幅率ｈｙ
ｍ（’ｎｙＮ）は５０〜１００８１度であるから、ＰＮ
Ｐ）ランジスタ５１のエミッタ・ベース間ダイオードに
流れる電流はトランジスタ５２のエミッタ・ベース間ダ
イオードに流れる電流の５０〜１００倍であり、トラン
ジスタ１１のコレクタ電圧はベース電圧よりも１００ｍ
ＶＱ直低くなる０したがって、トランジスタ１２のベー
ス電圧は、トランジスタ１１のベース電圧より１００ｍ
／Ｖ程度低くなり、この電圧差でトランジスタ１２はオ
フ。
トランジスタ１１はオンとなって、フリップ・フロップ
回路が構成できる。上記の方法、すなわちトランジスタ
５１．５２がＰＮＰＩ−ランジスタとして動作しないフ
リップ・フロ、プ回路でもメモリセル回路となるが、ト
ランジスタ１１．１２のベース電圧の電圧差が１００ｍ
Ｖ程度では、安定な回路動作という点から問題がある。
回路が構成できる。上記の方法、すなわちトランジスタ
５１．５２がＰＮＰＩ−ランジスタとして動作しないフ
リップ・フロ、プ回路でもメモリセル回路となるが、ト
ランジスタ１１．１２のベース電圧の電圧差が１００ｍ
Ｖ程度では、安定な回路動作という点から問題がある。
つぎにＰＮＰトランジスタ５１ 、５２の直流増幅率ｈ
ｙｍ（ｒｓｐ）が０より大きくて、正常なＰＮＰ トラ
ンジスタとして動作する場合について述べる。
ｙｍ（ｒｓｐ）が０より大きくて、正常なＰＮＰ トラ
ンジスタとして動作する場合について述べる。
オンとなっているトランジスタ１１のベース電流は、ト
ランジスタ５１のコレクタおよびトランジスタ５２のベ
ースから供給される。したがって先に説明した、ＰＮＰ
トランジスタの直流増幅率ｈｎ＋（ｒｓｐ）が０の場
合より、トランジスタ５２のエミッタ・ベース間に流れ
る電流が少なくなって、トランジスタ１１のベース電圧
は高くなりトランジスタ１１と１２のベース間の電圧差
はより大きくなって安定なフリップ・フロップ動作をす
ることになる。ｈｒｉ＋（ｐＮｐ） ｗ ｌ／ｈｒｍ（
ＮｐＮ）のときは、トランジスタ１１のベース電流は全
てトランジスタ５１のコレクタ電流により供給されるよ
うになす、トランジスタ１１のコレクタ電圧はベース電
圧より０．４〜０．６Ｖｍ度低くなり、トランジスタ１
１と１２の両ベースの電位差は０．４〜０．６ｖとれる
。なお、能動状態でｈｙｉ＋（ｐａｒ） ） ｌ ／ｈ
ν１（ＮＰＮ）の場合には、トランジスタ１１および５
１が飽和してｈｙｉ＋（ｐａｙ） −１／ｈｙｍ（ｓｒ
ｓ）なる点に動作点がおちつくことを注意しておく。以
上のように、負荷抵抗をトランジスタにおきかえた本発
明の記憶セルは、より安定な動作をすることが理解でき
るであろう。
ランジスタ５１のコレクタおよびトランジスタ５２のベ
ースから供給される。したがって先に説明した、ＰＮＰ
トランジスタの直流増幅率ｈｎ＋（ｒｓｐ）が０の場
合より、トランジスタ５２のエミッタ・ベース間に流れ
る電流が少なくなって、トランジスタ１１のベース電圧
は高くなりトランジスタ１１と１２のベース間の電圧差
はより大きくなって安定なフリップ・フロップ動作をす
ることになる。ｈｒｉ＋（ｐＮｐ） ｗ ｌ／ｈｒｍ（
ＮｐＮ）のときは、トランジスタ１１のベース電流は全
てトランジスタ５１のコレクタ電流により供給されるよ
うになす、トランジスタ１１のコレクタ電圧はベース電
圧より０．４〜０．６Ｖｍ度低くなり、トランジスタ１
１と１２の両ベースの電位差は０．４〜０．６ｖとれる
。なお、能動状態でｈｙｉ＋（ｐａｒ） ） ｌ ／ｈ
ν１（ＮＰＮ）の場合には、トランジスタ１１および５
１が飽和してｈｙｉ＋（ｐａｙ） −１／ｈｙｍ（ｓｒ
ｓ）なる点に動作点がおちつくことを注意しておく。以
上のように、負荷抵抗をトランジスタにおきかえた本発
明の記憶セルは、より安定な動作をすることが理解でき
るであろう。
第３図は、第２図の記憶セルの点線内の部分の一実施例
の半導体基板の断面図である。３００はＰ型基板であり
％ ３０１はＮ型埋込層、３０２はＮ型エピタキシャル
層である。３０３，３０４はｐＨ拡散領域、３０５，３
０６，３０７はＮ型拡散領域である。
の半導体基板の断面図である。３００はＰ型基板であり
％ ３０１はＮ型埋込層、３０２はＮ型エピタキシャル
層である。３０３，３０４はｐＨ拡散領域、３０５，３
０６，３０７はＮ型拡散領域である。
３１０〜３１４はアルミ配線、３２ｏはシリコン酸化膜
である。ＰＮＰ トランジスタ５１はｉｉ域３０４゜３
０２．３０３（それぞれ、コレクタ、ベース、エミッタ
）で形成され、ＮＰＮトランジスタ１１は領域３０２，
３０３，３０５または３ｏ６（それぞれ）Ｌ／クタ、ベ
ース、エミッタ）で形成されている。第２図の記憶セル
の実施例は、このような構造の２個のトランジスタの対
をアルミ配線で相互結線して構成されている。
である。ＰＮＰ トランジスタ５１はｉｉ域３０４゜３
０２．３０３（それぞれ、コレクタ、ベース、エミッタ
）で形成され、ＮＰＮトランジスタ１１は領域３０２，
３０３，３０５または３ｏ６（それぞれ）Ｌ／クタ、ベ
ース、エミッタ）で形成されている。第２図の記憶セル
の実施例は、このような構造の２個のトランジスタの対
をアルミ配線で相互結線して構成されている。
第２図の実施例かられかるように、記憶セル内部の電圧
、たとえばトランジスタ１１のベース電圧およびコレク
タ電圧はＰＮ接合の順方向電圧により決定されており、
したがってセルに流れる電流を変えても大きな電圧の変
化はない。例えば、セルの電流を１００〜１０００ 倍
変化させても、トランジスタ１１のペースコレクタ間電
圧の変化は１００〜１５０ｍＶ＠［である。したがって
、非選択時と選択時（読出・書込時）とでセル電流を１
００〜１０００ 倍変化させても、セルは十分に２進０
．１の情報を保持していることができる。
、たとえばトランジスタ１１のベース電圧およびコレク
タ電圧はＰＮ接合の順方向電圧により決定されており、
したがってセルに流れる電流を変えても大きな電圧の変
化はない。例えば、セルの電流を１００〜１０００ 倍
変化させても、トランジスタ１１のペースコレクタ間電
圧の変化は１００〜１５０ｍＶ＠［である。したがって
、非選択時と選択時（読出・書込時）とでセル電流を１
００〜１０００ 倍変化させても、セルは十分に２進０
．１の情報を保持していることができる。
前述したように、この特徴により、消費電力を減少させ
かつ高速動作を行なわせることが可能である。
かつ高速動作を行なわせることが可能である。
第４図は本発明による半導体記憶装置のアレイ構成の一
例を示すものである。なお、第４図の記憶アレイの構成
方法は一実施例であり、本発明の記憶セルを用いてこの
他に多種の型の記憶アレイを作り得ることは言うまでも
ない。
例を示すものである。なお、第４図の記憶アレイの構成
方法は一実施例であり、本発明の記憶セルを用いてこの
他に多種の型の記憶アレイを作り得ることは言うまでも
ない。
非選択状態においてはワード線１０５，１０６は全て低
レベル例えば−１６Ｖにある。この時には、セルのうち
導通している側のトランジスタに流れる電流、たとえば
セル２０１のトランジスタ５１゜１１を流れる電流は、
エミッタホロワトランジスタ３１から供給され電流源１
１０に流れ込む。この保持電流により、トランジスタ１
１のコレクタは例えば−２，４■になり、トランジスタ
１１のベースは例えば−１，９■となる。そのため対と
なっているトランジスタ１２．５２は完全にオフ状態に
保たれている。
レベル例えば−１６Ｖにある。この時には、セルのうち
導通している側のトランジスタに流れる電流、たとえば
セル２０１のトランジスタ５１゜１１を流れる電流は、
エミッタホロワトランジスタ３１から供給され電流源１
１０に流れ込む。この保持電流により、トランジスタ１
１のコレクタは例えば−２，４■になり、トランジスタ
１１のベースは例えば−１，９■となる。そのため対と
なっているトランジスタ１２．５２は完全にオフ状態に
保たれている。
読出しを行なうには、■×のうちの１つたとえばＶＸＩ
を高レベルにしワード１ｉ１１０５を高レベル例えば−
〇、８■にする。ディジ、ト１ｉ１１０１〜１０４には
セルのＮＰＮＩランジスタおよび読出・書込回路のトラ
ンジスタのエミッタが接続され一種のカレントスイッチ
を構成しており、接続されているトランジスタのベース
電圧の比較の結果としてトランジスタ２３〜３０に電流
が流れるか流れないかが決定され読出しが行なわれる。
を高レベルにしワード１ｉ１１０５を高レベル例えば−
〇、８■にする。ディジ、ト１ｉ１１０１〜１０４には
セルのＮＰＮＩランジスタおよび読出・書込回路のトラ
ンジスタのエミッタが接続され一種のカレントスイッチ
を構成しており、接続されているトランジスタのベース
電圧の比較の結果としてトランジスタ２３〜３０に電流
が流れるか流れないかが決定され読出しが行なわれる。
例えば、ワード線１０５ が高レベル−〇、 Ｓ Ｖに
なり、トランジスタ５１．１１が導通している場合を考
える。この時、トランジスタ１１のベースは−１，ＯＶ
（！：なり、トランジスタ１２のベース電圧は−１，５
Ｖとなる。
なり、トランジスタ５１．１１が導通している場合を考
える。この時、トランジスタ１１のベースは−１，ＯＶ
（！：なり、トランジスタ１２のベース電圧は−１，５
Ｖとなる。
一方、電圧Ｖｒｅｆ ７０は読出し時には−１，３５Ｖ
にあり、Ｖｗｏ７２．Ｖｗｓ７１は−１，７５Ｖにある
。また、あるディジット線を選択するにはそのディジッ
ト線に接続されたトランジスタのベース電圧Ｗを低レベ
ルにする。たとえば、ディジット線１０１゜１０２を選
択するには、電圧ｖｙ１７３を低レベル−１，７５Ｖに
し、その他の電圧ｖｙを高レベル−〇、９５■にすれば
よい。以上のように各電圧が設定されるとディジット線
１０１ の電圧は蚊も高いベース電圧のトランジスタ
１１により決定され、電流源１１２にはセル２０１のト
ランジスタ１１から゛電流が流れる。選択されたもう一
方のディジット線１０２では接続されたトランジスタの
うちａもベース電圧が高いのはトランジスタ２４であり
、したがってトランジスタ２４からのみ電流源１１３に
流れる。この時トランジスタ２４の負荷抵抗１２１に電
流が流れて電圧降下が生じ、セル１の情報が読出しされ
る。セル２０１の情報が逆、すなわちトランジスタ５２
．１２が導通している時には、同様な読出し動作により
トランジスタ２３が導通、２４が非導通となるので読出
し電圧は抵抗１２０の電圧降下として取出される。読出
された電圧は、更にセンス増幅器で増幅されＩＯ外部に
取出される。この続出し動作中、ディジ、ト線１０１．
１０２に接続されているその他のセル２０３のトランジ
スタ１５．１６のベースは−１，９■または−２，４■
にあり、読出しには全く無関係であり。
にあり、Ｖｗｏ７２．Ｖｗｓ７１は−１，７５Ｖにある
。また、あるディジット線を選択するにはそのディジッ
ト線に接続されたトランジスタのベース電圧Ｗを低レベ
ルにする。たとえば、ディジット線１０１゜１０２を選
択するには、電圧ｖｙ１７３を低レベル−１，７５Ｖに
し、その他の電圧ｖｙを高レベル−〇、９５■にすれば
よい。以上のように各電圧が設定されるとディジット線
１０１ の電圧は蚊も高いベース電圧のトランジスタ
１１により決定され、電流源１１２にはセル２０１のト
ランジスタ１１から゛電流が流れる。選択されたもう一
方のディジット線１０２では接続されたトランジスタの
うちａもベース電圧が高いのはトランジスタ２４であり
、したがってトランジスタ２４からのみ電流源１１３に
流れる。この時トランジスタ２４の負荷抵抗１２１に電
流が流れて電圧降下が生じ、セル１の情報が読出しされ
る。セル２０１の情報が逆、すなわちトランジスタ５２
．１２が導通している時には、同様な読出し動作により
トランジスタ２３が導通、２４が非導通となるので読出
し電圧は抵抗１２０の電圧降下として取出される。読出
された電圧は、更にセンス増幅器で増幅されＩＯ外部に
取出される。この続出し動作中、ディジ、ト線１０１．
１０２に接続されているその他のセル２０３のトランジ
スタ１５．１６のベースは−１，９■または−２，４■
にあり、読出しには全く無関係であり。
またその情報は電流源１１１による保持電流により保た
れているので、情報の破壊は行なわれない。
れているので、情報の破壊は行なわれない。
一方、非選択のディジット線１０３，１０４の電位は、
高レベル−〇、８ｖにあるＶ）ｒｌがベースに印加され
ているトランジスタ２５．２６により決定され。
高レベル−〇、８ｖにあるＶ）ｒｌがベースに印加され
ているトランジスタ２５．２６により決定され。
電流源１１４，１１５への電流はトランジスタ２５゜２
６より流れる。したがってトランジスタ２９．３０の負
荷抵抗１２２，１２３には電圧降下が生ぜず。
６より流れる。したがってトランジスタ２９．３０の負
荷抵抗１２２，１２３には電圧降下が生ぜず。
読出しは行なわれない。
壷込みの場合には、読出しの時と同様Ｖｘ 、 Ｖｙに
より書込みを行なうべき１ビツトを選択する。
より書込みを行なうべき１ビツトを選択する。
たとえば、Ｖｘ＋が高レベル（−ＯＶ）となり、ワード
線１０５が高レベル−〇、８■になり、Ｖｙ１７３が低
レベル−１，７５Ｖになったとする。貴込みの場合には
電圧Ｖｒｅｆ ７０は低レベル−１，７５Ｖとなる。一
方ＶＷ９７２．Ｖｗ１７１は齋込むべき情報にしたがっ
てどちらか一方が高レベル−〇、９５Ｖ。
線１０５が高レベル−〇、８■になり、Ｖｙ１７３が低
レベル−１，７５Ｖになったとする。貴込みの場合には
電圧Ｖｒｅｆ ７０は低レベル−１，７５Ｖとなる。一
方ＶＷ９７２．Ｖｗ１７１は齋込むべき情報にしたがっ
てどちらか一方が高レベル−〇、９５Ｖ。
もう片方が低レベル−１，７５Ｖになる。例えば、セル
２０１のトランジスタ１１が導通しており、１２が非導
通の状態を考える。ＶＷＯが高レベル、Ｖｗｒが低レベ
ルであれば、電流源１１２，１１３へはそれぞれトラン
ジスタ１１．２２から電流が流れ込む。この状態は続出
しの状態と同じであり、セル２０１の情報はそのまま保
たれる。セル２０１に逆情報を書込むにはＶＷＯを低レ
ベル−１，７５Ｖ。
２０１のトランジスタ１１が導通しており、１２が非導
通の状態を考える。ＶＷＯが高レベル、Ｖｗｒが低レベ
ルであれば、電流源１１２，１１３へはそれぞれトラン
ジスタ１１．２２から電流が流れ込む。この状態は続出
しの状態と同じであり、セル２０１の情報はそのまま保
たれる。セル２０１に逆情報を書込むにはＶＷＯを低レ
ベル−１，７５Ｖ。
ＶＷＩを高レベル−〇、 ９５ Ｖにすればよい。★込
み前の状態ではトランジスタ１１のベース電圧は−１，
１■、トランジスタ１２のベース電圧は−１，６■であ
るから、電流源１１２へはトランジスタ２１から電流が
流れる。したがってセル２０１のトランジスタ５１．１
１には保持電流のみが流れるようになる。一方デイジツ
ト線１０２に接続されたトランジスト２０，２２．２４
のベース電圧は全て−１，７５Ｖでありトランジスタ１
２のベースは−１，６■であるから電流源１１３へはト
ランジスタ１２より電流が流れ出す。トランジスタ１２
が導通すると、トランジスタ５１のコレクタ電流はトラ
ンジスタ１２のコレクタ電流として流れトランジスタ１
１のベース電流は流れなくなる。このためには、ＰＮＰ
トランジスタの直流増幅率をｂｙｍ（ｔ）。
み前の状態ではトランジスタ１１のベース電圧は−１，
１■、トランジスタ１２のベース電圧は−１，６■であ
るから、電流源１１２へはトランジスタ２１から電流が
流れる。したがってセル２０１のトランジスタ５１．１
１には保持電流のみが流れるようになる。一方デイジツ
ト線１０２に接続されたトランジスト２０，２２．２４
のベース電圧は全て−１，７５Ｖでありトランジスタ１
２のベースは−１，６■であるから電流源１１３へはト
ランジスタ１２より電流が流れ出す。トランジスタ１２
が導通すると、トランジスタ５１のコレクタ電流はトラ
ンジスタ１２のコレクタ電流として流れトランジスタ１
１のベース電流は流れなくなる。このためには、ＰＮＰ
トランジスタの直流増幅率をｂｙｍ（ｔ）。
ＮＰＮ ）ランジスタの直流増幅率をｈ ｙｍ（＊）と
して、ｈｙｍ（ｙ） ＞ １／ｈｙｍ（Ｎ）が通常成立
するから（通常ｈＦｌｌ（Ｆ） −１、ｈｙｍ（Ｎ）二
５０）Ｉ＊ ／Ｉ ｕ ）ｂｙ罵（Ｐ） が成立しなくてはならない。但し工、は電流源１１２〜
１１５の電流すなわち続出・書込み電流であり、ＩＨは
電流源１１０，１１１の電流、すなわち保持電流である
。このようにＩ、／ＩＭを大きくとるのは、消費電力を
小さくしかつ高速化する上で好ましいことである。
して、ｈｙｍ（ｙ） ＞ １／ｈｙｍ（Ｎ）が通常成立
するから（通常ｈＦｌｌ（Ｆ） −１、ｈｙｍ（Ｎ）二
５０）Ｉ＊ ／Ｉ ｕ ）ｂｙ罵（Ｐ） が成立しなくてはならない。但し工、は電流源１１２〜
１１５の電流すなわち続出・書込み電流であり、ＩＨは
電流源１１０，１１１の電流、すなわち保持電流である
。このようにＩ、／ＩＭを大きくとるのは、消費電力を
小さくしかつ高速化する上で好ましいことである。
本発明の記憶装置は、読出しのさいの記憶セルの２重選
択にも情報が破壊されないという利点をもっている。す
なわち、第１図の記憶セルを第４図のアレイのセルとし
て使用すると、■８８．ｖｘ２カ同時に高レベルになっ
た時には、セルの情報が破壊される。しかし１本発明の
セルでは、セル各部の電圧はセルに流れる電流にはほと
んど無関係に決まるのでＶ、１．Ｖｘ！が同時に選択さ
れても情報の破壊は行なわれない。このことも、本発明
の記憶セルの動作を非常に安定なものとしている。
択にも情報が破壊されないという利点をもっている。す
なわち、第１図の記憶セルを第４図のアレイのセルとし
て使用すると、■８８．ｖｘ２カ同時に高レベルになっ
た時には、セルの情報が破壊される。しかし１本発明の
セルでは、セル各部の電圧はセルに流れる電流にはほと
んど無関係に決まるのでＶ、１．Ｖｘ！が同時に選択さ
れても情報の破壊は行なわれない。このことも、本発明
の記憶セルの動作を非常に安定なものとしている。
第５図は更に高速な動作をするように改良した実施例で
ある。６１．６２はシ、、トキーダイオードであり、そ
れぞれトランジスタ１１．５１および１２．５２の飽和
を防ぎ、高速動作が可能となる。
ある。６１．６２はシ、、トキーダイオードであり、そ
れぞれトランジスタ１１．５１および１２．５２の飽和
を防ぎ、高速動作が可能となる。
この実施例では、２進情報０，１の電圧差は、シ胃、ト
キーダイオードの順方向電圧で決定される。
キーダイオードの順方向電圧で決定される。
第６図は本発明のもう１つの実施例であり、第２図の実
施例に更に抵抗６３が付加され、動作の安定化が計られ
ている。前述したように１本発明の記憶セルの内部の電
圧はセルに流れる電流にはあまり依らないので、抵抗６
３の値は大きくばらついてもかまわぬので、抵抗として
エピタキシャル層を使用でき、小型に作り得る。
施例に更に抵抗６３が付加され、動作の安定化が計られ
ている。前述したように１本発明の記憶セルの内部の電
圧はセルに流れる電流にはあまり依らないので、抵抗６
３の値は大きくばらついてもかまわぬので、抵抗として
エピタキシャル層を使用でき、小型に作り得る。
なお、以上では１、ダブルエミッタトランジスタをＮＰ
Ｎ型、シングルエミッタトランジスタをＰＮＰ型として
説明してきたが１本発明のセルはダブルエミッタＰＮＰ
とシングルエミ、りＮＰＮのトランジスタでも同様に構
成できることは言うまでもない。
Ｎ型、シングルエミッタトランジスタをＰＮＰ型として
説明してきたが１本発明のセルはダブルエミッタＰＮＰ
とシングルエミ、りＮＰＮのトランジスタでも同様に構
成できることは言うまでもない。
第１図は従来から広く使用されている記憶セルの回路図
、第２図は本発明の記憶セルの一実施例の回路図、第３
図は第２図の記憶セルを集積化した一実施例の断面図、
第４図は本発明の記憶セルを用いた記憶セルアレイの一
実施例の回路図、第５図は本発明の記憶セルのもう１つ
の実施例の回路図、第６図は本発明の記憶セルの更にも
う１つの実施例の回路図である。 １１．１２はＮＰＮトランジスタ、５１．５２はＰＮＰ
トランジスタである。 代理人 弁理士 高橋明夫、、／”’Ｔゝ１（１ ＋ 則 第２（３） 才３図 −ｆ４図 才 Ｓ 口 才６１図
、第２図は本発明の記憶セルの一実施例の回路図、第３
図は第２図の記憶セルを集積化した一実施例の断面図、
第４図は本発明の記憶セルを用いた記憶セルアレイの一
実施例の回路図、第５図は本発明の記憶セルのもう１つ
の実施例の回路図、第６図は本発明の記憶セルの更にも
う１つの実施例の回路図である。 １１．１２はＮＰＮトランジスタ、５１．５２はＰＮＰ
トランジスタである。 代理人 弁理士 高橋明夫、、／”’Ｔゝ１（１ ＋ 則 第２（３） 才３図 −ｆ４図 才 Ｓ 口 才６１図
Claims (1)
- 【特許請求の範囲】 第１の導電型の第１および第２のトランジスタと、前記
第１の導電型とは異なる第２の導電型を有し、それぞれ
少くとも２つのエミッタをもつ第３および第４のトラン
ジスタとを構え、前記第１のトランジスタのベースおよ
びコレクタを前記第３のトランジスタのコレクタおよび
ベースにそれぞれ接続し、前記第２のトランジスタのベ
ースおヨヒコレクタを前記第４のトランジスタのコレク
タおよびベースにそれぞれ接続し、前記第３のトランジ
スタのベースおよびコレクタを前記第４のトランジスタ
のコレクトおよびベースにそれぞれ接続した半導体記憶
セルを複数個マトリックス状に配列し、前記半導体記憶
セルの前記第１および第２のトランジスタのエミッタを
ワード線に接続し、前記第３および第４のトランジスタ
の第１のエミッタをディジット線を介して第１の電流源
に接続し、前記第３および第４のトランジスタの第２の
エミッタを第２の電流源に接続し、前記半導体記憶セル
の選択時および非選択時に前記ワード線に異なる電圧を
印加し、選択時には、前記ディジット線を介して前記第
１の電流源に選択電流を流し、非選択時＃とは、前記第
２の電流源に保持電流を流すようにしたことを特徴とす
る半導体記憶装置。 ２、前記第２の電流源を複数個の半導体記憶セルに共通
に設けたことを特徴とする特許請求範囲第１項記載の半
導体記憶装置。 ３゜前記第３および第４のトランジスタのＷＡ２のエミ
ッタと前記第２の電流源との間に抵抗素子を挿入してな
ることを特徴とする特許請求範囲第２項記載の半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58001169A JPS58150189A (ja) | 1983-01-10 | 1983-01-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58001169A JPS58150189A (ja) | 1983-01-10 | 1983-01-10 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8840073A Division JPS5710509B2 (ja) | 1973-08-08 | 1973-08-08 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59011941A Division JPS6079772A (ja) | 1984-01-27 | 1984-01-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58150189A true JPS58150189A (ja) | 1983-09-06 |
Family
ID=11493929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58001169A Pending JPS58150189A (ja) | 1983-01-10 | 1983-01-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58150189A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4805149A (en) | 1986-08-28 | 1989-02-14 | Advanced Micro Devices, Inc. | Digital memory with reset/preset capabilities |
-
1983
- 1983-01-10 JP JP58001169A patent/JPS58150189A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4805149A (en) | 1986-08-28 | 1989-02-14 | Advanced Micro Devices, Inc. | Digital memory with reset/preset capabilities |
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