JP2005165716A - レギュレータ装置およびそれに用いる逆流防止ダイオード回路 - Google Patents

Abstract

【課題】小型化、省スペース化を図ったレギュレータ装置および逆流防止ダイオード回路を提供する。
【解決手段】 ソースが入力端ＩＮに接続され、ドレインが出力端ＯＵＴに接続されたＭＯＳトランジスタＭ１と、分圧回路１２で分圧された出力電圧と基準電圧Ｖｂｇを比較し、その差に比例した電流を出力する差動増幅器１３と、ＭＯＳトランジスタＭ１とカレントミラー回路１４を構成し、差動増幅器１３の出力電流に基づいてＭＯＳトランジスタＭ１にミラー比倍の電流を流すＭＯＳトランジスタＭ２と、ＭＯＳトランジスタＭ２とカレントミラー回路２４を構成してＭＯＳトランジスタＭ１のドレイン電流をモニタするＭＯＳトランジスタＭ３とを有している。また、ゲートとソースが短絡され、バックゲートがソースに接続されているＭＯＳトランジスタＭ４を逆流防止ダイオード回路４１としている。
【選択図】 図６

Description

本発明は、レギュレータ装置に係わり、特に集積化に好適な構造を有するレギュレータ装置に関する。また、集積化に好適な逆流防止ダイオード回路に関する。

従来、集積化されたレギュレータ装置としては高耐圧で大電流を流せるようにパワートランジスタを外付けにしたものが多かった（例えば、特許文献１参照。）。特許文献１に開示されたレギュレータ装置について図を用いて説明する。図９は、このレギュレータ装置１０１を示す図で、破線枠ａ内が集積化された部分を示している。

図９に示すように、レギュレータ装置１０１はドレインが電源Ｖｈｖに接続され、ソースが一端が接地されたコンデンサＣｅｘｔ１に接続された外付けのパワートランジスタ１０２と、パワートランジスタ１０２のソースに接続され、抵抗Ｒ１１と抵抗Ｒ１２が直列接続された分圧回路１０３と、分圧回路１０３で分圧された電圧を一方の入力とし、基準電圧Ｖｒｅｆを他方の入力とする差動増幅器１０４と、ゲートが差動増幅器１０４の出力に接続され、ドレインがパワートランジスタ１０２のゲートおよび抵抗Ｒ１０を介して出力端１０５に接続されたＭＯＳトランジスタ１０６とで構成されている。

レギュレータ装置１０１では、差動増幅器１０４の入力電圧が等しくなるようにフィードバック制御が行われて、パワートランジスタ１０２のドレインから調整された出力電圧Ｖｒｅｇが得られる。

コンデンサＣｅｘｔ１はパワートランジスタ１０２の増幅率が大き過ぎるとこのフィードバックループが正帰還となり発振する恐れがあるため、高周波域での増幅率を下げるために使用されている。コンデンサＣｅｘｔ１としてはパワートランジスタ１０２の増幅率に応じて適切な容量、例えば１〜１００μＦ程度のものが用いられる。

また、特許文献１では図示されていないが、一般にパワートランジスタ１０２の電流を外付け抵抗によりモニタし、例えばソースが地絡して異常電流が流れた場合にコンパレータが作動して差動増幅器１０４の出力を制限し、パワートランジスタ１０２の熱破壊を防止している。

しかしながら、特許文献１に開示されたレギュレータ装置ではパワートランジスタ１０２および電流モニタ用の抵抗が外付けであるため小型化、省スペース化が難しいという問題がある。

これに対して、外付け抵抗と外付けパワートランジスタを集積化したレギュレータ装置が知られている。図１０は、外付け抵抗と外付けＰＮＰ型バイポーラトランジスタを集積化したレギュレータ装置を示す図である。

図１０に示すように、レギュレータ装置２０１は電源Ｖｉｎに抵抗ＲＬを介してエミッタが接続され、他端が接地されたコンデンサＣｅｘｔ２にコレクタが接続されたＰＮＰ型バイポーラトランジスタＱ２１と、ＰＮＰ型バイポーラトランジスタＱ２１のコレクタに接続され、抵抗Ｒ２１と抵抗Ｒ２２が直列接続された分圧回路２０２と、分圧回路２０２で分圧された出力電圧を一方の入力とし、基準電圧Ｖｂｇを他方の入力とする差動トランスコンダクタンスアンプ２０３と、抵抗ＲＬの両端の電位差と基準電圧Ｖｏｆｆとの差の電圧を入力とするコンパレータ２０４とで構成されている。

しかしながら、集積化されたＰＮＰ型トランジスタＱ２１は、特にラテラル構造のＰＮＰ型バイポーラトランジスタの場合、電流増幅率は製造ロットによって大きく変動する。集積化されたトランジスタでは、一般に絶対精度は良くないため電流増幅率は大きくばらつく。

そのため、外付けコンデンサＣｅｘｔ２は電流増幅率のばらつきを見込んで予め容量の大きめの物を取り付ける必要がある。一般に、大容量のコンデンサは形状も大きく、コストも高くなる。

また、ラテラル構造のＰＮＰ型バイポーラトランジスタは実効トランジスタの接合面積が小さくトランジスタ１個当たりの電流容量が小さいので、大電流化するには数多くのラテラルＰＮＰ型トランジスタを並列接続して集積化する必要があり、チップサイズが大きくなるという問題がある。

更に、この問題を改善するためにＰＮＰ型トランジスタＱ２１をＮＰＮ型トランジスタとＰＮＰ型トランジスタを組み合わせた複合ＰＮＰ型トランジスタで構成すればよいが集積化したことにより、電源Ｖｉｎが低下した時、例えば電源Ｖｉｎがバッテリーより供給される車載用のレギュレータ装置ではバッテリーのスイッチがオフされて電源Ｖｉｎが低下した時に出力電圧Ｖｒｅｇから複合ＰＮＰ型バイポーラトランジスタＱ２１の寄生回路を介して電流が逆流する恐れがある。

そのため、逆流防止ダイオード２０５を外付けすることが必要となり、小型化、省スペース化を妨げるという問題がある。
特開２００３−６７０６１号公報（５頁、図２）

特許文献１に開示されたレギュレータ装置では、抵抗とパワートランジスタが外付けであるため、機能の向上、且つ小型化するのが難しいという問題がある。

また、従来の抵抗とパワートランジスタを集積化したレギュレータ装置では、電流増幅率のばらつきを見込むので外付けコンデンサの容量が過剰になり、また、逆流防止ダイオードが必要となるので、小型化を妨げるという問題がある。

本発明は、上記問題点を解決するためになされたもので、集積化に好適な構造を有するレギュレータ装置およびそれに用いる逆流防止ダイオード回路を提供することを目的とする。

上記目的を達成するために、本発明の一態様のレギュレータ装置は、ソースが入力端に接続され、ドレインが出力端に接続された第１の絶縁ゲート電界効果トランジスタと、ゲートおよびソースが前記第１の絶縁ゲート電界効果トランジスタのゲートおよびソースにそれぞれ接続され、ドレインとゲートが短絡された第２の絶縁ゲート電界効果トランジスタとで構成されたカレントミラー回路と、前記出力端の出力電圧を分圧して所定の基準電圧と比較し、その差に比例した出力を前記カレントミラー回路を構成する前記第２の絶縁ゲート電界効果トランジスタに入力する帰還制御手段とを具備し、前記カレントミラー回路のミラー比により前記第１の絶縁ゲート電界効果トランジスタの電流増幅率を制御することを特徴とている。

また、本発明の一態様のレギュレータ装置に用いる逆流防止ダイオード回路では、バックゲートがソースに接続された絶縁ゲート電界効果トランジスタのゲートとソースを短絡してバックゲートをアノードとし、ドレインをカソードとする寄生ダイオードにより、バックゲートから前記絶縁ゲート電界効果トランジスタを形成している領域を介してドレインへ電流を流すようにしたことを特徴としている。

本発明によれば、パワートランジスタ、抵抗、逆流防止ダイオードを集積化して、小型なレギュレータ装置を提供することができる。

以下、本発明の実施例について図面を参照しながら説明する。

図１は本発明の実施例１に係わるレギュレータ装置の構成を示す回路図である。本実施例は、従来外付けであったパワートランジスタを集積化する場合の例である。

図１に示すように、レギュレータ回路１１はソースＳ１が入力端ＩＮに接続され、ドレインＤ１が出力端ＯＵＴに接続されたＭＯＳトランジスタＭ１と、ゲートＧ２およびソースＳ２がＭＯＳトランジスタＭ１のゲートＧ１およびソースＳ１にそれぞれ接続されたＭＯＳトランジスタＭ２とで構成されたカレントミラー回路１４出構成されている。

ＭＯＳトランジスタＭ１とＭＯＳトランジスタＭ２は、例えば高耐圧のｐ型ＭＯＳトランジスタまたはｐ型ＤＭＯＳ（Double Diffused MOS）トランジスタである。

更に、出力端ＯＵＴの出力電圧を分圧する分圧回路１２と、分圧回路１２で分圧された出力電圧と所定の基準電圧Ｖｂｇとを比較して、その差に比例した電流を出力する差動トランスコンダクタンスアンプ１３とで構成され、ワンチップに集積化されている。

入力端ＩＮには電源Ｖｉｎが接続され、ＭＯＳトランジスタＭ１を介して出力端ＯＵＴに調整された電圧Ｖｒｅｇが出力される。出力端ＯＵＴにはコンデンサＣ１が接続されている。

分圧回路１２は、例えば抵抗Ｒ１と抵抗Ｒ２の直列接続からなり、出力電圧Ｖｒｅｇを分圧して、分圧された電圧を出力する。ここで、この明細書における「抵抗」とは、配線による寄生抵抗ではなく、例えば、不純物拡散領域や抵抗体膜などで形成されたものを言う。

差動トランスコンダクタンスアンプ１３は、分圧回路１２で分圧された出力電圧と所定の基準電圧Ｖｂｇ、例えばバンドギャップ基準電圧発生回路の定電圧とを比較して、その差に比例した電流を出力する。

カレントミラー回路１４の入力端であるＭＯＳトランジスタＭ２のゲートＧ２とドレインＤ２の接続点に差動トランスコンダクタンスアンプ１３の出力を入力すると、ＭＯＳトランジスタＭ２に差動トランスコンダクタンスアンプ１３の出力電流と等しいドレイン電流が流れる。

これにより、ＭＯＳトランジスタＭ１にはカレントミラー回路１４のミラー比倍のドレイン電流が流れるので、出力端ＯＵＴには分圧回路１２で分圧された電圧が基準電圧Ｖｂｇに等しくなるように調整された電圧Ｖｒｅｇが得られる。

ここでミラー比はＭＯＳトランジスタＭ１のゲート幅Ｗ１とゲート長Ｌ１の比Ｗ１／Ｌ１とＭＯＳトランジスタＭ２のゲート幅Ｗ２とゲート長Ｌ２の比Ｗ２／Ｌ２との比で決まる。そのため、ミラー比は任意の値に設定することができ、しかも製造プロセスの影響を受けないので変動は非常に少ない。

例えば、電流増幅率が１００と一定に制御されたパワートランジスタを得るためにはゲート長Ｌ１とゲート長Ｌ２を等しくし、ゲート幅Ｗ１をゲート幅Ｗ２より１００倍大きくしてミラー比を１００とすれば良い。

その結果、分圧回路１２と差動トランスコンダクタンスアンプ１３とカレントミラー回路１４で構成されるフィードバック制御ループの利得の変動も少なくなるので、外付けコンデンサＣ１はパワートランジスタの電流増幅率のばらつきを見込んだ大きめの容量とする必要がなく、電流増幅率に見合った容量のコンデンサを使用することが可能である。

以上説明したように、本実施例のレギュレータ装置１１によれば、パワートランジスタを高耐圧のｐ型ＭＯＳトランジスタで構成されたカレントミラー回路として集積化したので、電流増幅率のばらつきが抑えられ、外付けコンデンサの過剰な容量を削減することができる。

また、ラテラルＰＮＰ型バイポーラトランジスタによりカレントミラー回路を構成する場合に比べてチップサイズを小さくすることができる。従って、小型で省スペースなレギュレータ装置が得られる。

（実施例１の変形例１）
図２は、実施例１の変形例１に係わるカレントミラー回路を示す図である。本変形例が実施例１と異なる点は、差動コンダクタンスアンプ１３のオフリーク電流が発生した場合に、オフリーク電流を吸収する抵抗を設けたことにある。

即ち、図２に示すように、本変形例のカレントミラー回路１７は、ＭＯＳトランジスタＭ１と、ゲートＧ２およびソースＳ２がＭＯＳトランジスタＭ１のゲートＧ１およびソースＳ１にそれぞれ接続され、ドレインＤ２とゲートＧ２が短絡されたＭＯＳトランジスタＭ２とで構成されている。

更に、一端がＭＯＳトランジスタＭ１のゲートＧ１とＭＯＳトランジスタＭ２のゲートＧ２の接続部に接続され、他端がＭＯＳトランジスタＭ１のソースＳ１とＭＯＳトランジスタＭ２のソースＳ２の接続部に接続された抵抗Ｒ３とで構成されている。

オフリーク電流とは、レギュレータ装置１１の温度が上昇して高温、例えば１２０℃程度以上になると差動コンダクタンスアンプ１３の逆バイアスされた寄生素子に流れ出す微小電流を意味している。

オフリーク電流が発生すると、差動コンダクタンスアンプ１３がオフしているのにも拘らず、ＭＯＳトランジスタＭ２にこのオフリーク電流が流れ込むので、カレントミラー回路１４を構成しているＭＯＳトランジスタＭ１にも電流が流れてしまう。

その結果、ＭＯＳトランジスタＭ１がオンになると、出力端ＯＵＴが無負荷状態の場合、出力電圧Ｖｒｅｇが入力電圧Ｖｉｎまで上昇してしまい、出力端ＯＵＴに接続された低耐圧回路の最大定格電圧を超えて回路素子を破壊する恐れがある。

カレントミラー回路１７では、抵抗Ｒ３によりこのオフリーク電流を吸収してＭＯＳトランジスタＭ１がオンになるのを防止することが可能である。抵抗Ｒ３は微小なオフリーク電流を吸収できれば良いので、例えば１００ＫΩ程度が好ましい。

以上説明したように、上述の変形例では、オフリーク電流を吸収できる抵抗Ｒ３を設けたので、レギュレータ装置１１の温度上昇に対するマージンを更に確保することができる。

（実施例１の変形例２）
図３は、実施例１の変形例２に係わるカレントミラー回路を示す図である。本変形例が実施例１と異なる点は、ＥＳＤ（Electro Static Discharge）により入力端ＩＮの電圧が急激に大きくなった場合、あるいは出力端ＯＵＴの電圧が急激に低くなった場合に、ゲートとソースの間の電圧が過剰に高くなりゲートが破壊されるのを防止するための定電圧ダイオード、例えばツェナーダイオードを設けたことにある。

即ち、図３に示すように、本変形例のカレントミラー回路１９は、ＭＯＳトランジスタＭ１と、ゲートＧ２およびソースＳ２がＭＯＳトランジスタＭ１のゲートＧ１およびソースＳ１にそれぞれ接続され、ドレインＤ２とゲートＧ２が短絡されたＭＯＳトランジスタＭ２とで構成されている。

更に、一端がＭＯＳトランジスタＭ１のゲートＧ１とＭＯＳトランジスタＭ２のゲートＧ２の接続部に接続され、他端がＭＯＳトランジスタＭ１のソースＳ１とＭＯＳトランジスタＭ２のソースＳ２の接続部に接続されたツェナーダイオードＺＤとで構成されている。

ツェナーダイオードＺＤにより、ＭＯＳトランジスタＭ１のゲートＧ１とソースＳ１の間およびＭＯＳトランジスタＭ２のゲートＧ２とソースＳ２の間の電圧を所定の値以下に制限することができるので、過剰電圧によりゲートＧ１あるいはＧ２が破壊されるのを防止することが可能である。

以上説明したように、上述の変形例では過剰電圧を吸収するツェナーダイオードを設けたので、ＥＳＤに対するマージンを更に確保することができる。

ここではツェナーダイオードＺＤのみをゲートとソースに接続する場合について説明したが、変形例１で説明したオフリーク電流吸収用の抵抗Ｒ３を更に並列接続しても構わない。

図４は、本発明の実施例２に係わるレギュレータ装置の構成を示す回路図である。本実施例は、従来外付けであったパワートランジスタおよび電流モニタ抵抗を集積化する場合の例であり、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。

本実施例が実施例１と異なる点は、パワートランジスタの電流をモニタする絶縁ゲート電界効果トランジスタを外付け抵抗に替えて集積化したことにある。

即ち、図４に示すように、レギュレータ装置２１はゲートＧ３およびソースＳ３がＭＯＳトランジスタＭ２のゲートＧ２およびソースＳ２にそれぞれ接続され、ドレインＤ３が抵抗Ｒ４を介して接地された絶縁ゲート電界効果トランジスタとＭ３と、抵抗Ｒ４端の電圧と基準電圧Ｖｏｆｆとを比較して、抵抗Ｒ４端の電圧が基準電圧Ｖｏｆｆより大きい場合に、差動トランスコンダクタンスアンプ１３の出力を制限する信号を出力するコンパレータ２２とを有する電流制限回路２３を集積化している。

絶縁ゲート電界効果トランジスタＭ３は、例えば高耐圧のｐ型ＭＯＳトランジスタまたはｐ型ＤＭＯＳトランジスタで、ＭＯＳトランジスタＭ２とカレントミラー回路２４を構成している。

このカレントミラー回路２４の入力端であるＭＯＳトランジスタＭ２のゲートＧ２とドレインＤ２の接続点に差動トランスコンダクタンスアンプ１３の出力を入力すると、ＭＯＳトランジスタＭ３にはカレントミラー回路２４のミラー比倍、例えばミラー比を１とするとＭＯＳトランジスタＭ２のドレイン電流と等しいドレイン電流が流れる。

ＭＯＳトランジスタＭ３のドレイン電流は抵抗Ｒ４を流れるので、ＭＯＳトランジスタＭ１のドレイン電流を抵抗Ｒ４端の電圧としてモニタする事が可能である。

コンパレータ２２は抵抗Ｒ４端の電圧と基準電圧Ｖｏｆｆとを比較し、抵抗Ｒ４端の電圧が基準電圧Ｖｏｆｆより大きい場合に、差動トランスコンダクタンスアンプ１３の出力電流を制御してＭＯＳトランジスタＭ１のドレイン電流を制限することができる。

これにより、ＭＯＳトランジスタＭ１と直列接続される電流モニタ用抵抗による電圧損失がなくなるので、その分最低動作電圧の低いレギュレータ回路２１が得られる。また、電流モニタ用抵抗の製造プロセスによるばらつきを考慮する必要もないので、基準電圧Ｖｏｆｆの設定も容易である。

以上説明したように、本実施例のレギュレータ装置２１によれば、カレントミラー回路２４を構成するＭＯＳトランジスタＭ３を集積化したので、ＭＯＳトランジスタＭ１のドレイン電流をモニタすることができる。これにより、電流モニタ用抵抗が不要になり、その分最低動作電圧を下げることができる。従って、小型で省スペースなレギュレータ装置が得られる。

（実施例２の変形例）
図５は、実施例２の変形例に係わるカレントミラー回路を示す図である。本変形例が実施例２と異なる点は、ＭＯＳトランジスタＭ２とＭＯＳトランジスタＭ３とで構成されるカレントミラー回路２４のミラー比をＭＯＳトランジスタＭ２のＷ２／Ｌ２とＭＯＳトランジスタＭ３のＷ３／Ｌ３の比と抵抗値の両方で設定できるようにしたことにある。

即ち、図５に示すように、本変形例のカレントミラー回路２７は、ＭＯＳトランジスタＭ２と、ゲートＧ３がＭＯＳトランジスタＭ２のゲートＧ２に接続され、ソースＳ３が抵抗Ｒ５を介してＭＯＳトランジスタＭ２のソースＳ２に接続されたＭＯＳトランジスタＭ３とで構成されている。

カレントミラー回路２７のミラー比は差動トランスコンダクタンスアンプ１３やコンパレータ２２の駆動能力やカレントミラー回路１４のミラー比などに依存して変るため、例えばカレントミラー回路２７のミラー比は１より小さいことが要求される場合がある。

この場合、ＭＯＳトランジスタＭ２のＷ２／Ｌ２とＭＯＳトランジスタＭ３のＷ３／Ｌ３を等しくしておいても、抵抗Ｒ５によりＭＯＳトランジスタＭ３を流れる電流を制限できるので、カレントミラー回路２７のミラー比を1以下に調整することが可能である。

これにより、ＭＯＳトランジスタＭ３のＷ３／Ｌ３をＭＯＳトランジスタＭ２のＷ２／Ｌ２より小さくするか、あるいはＭＯＳトランジスタＭ２のＷ２／Ｌ２をＭＯＳトランジスタＭ３のＷ３／Ｌ３より大きくして、都度ミラー比を調整する必要がない。

以上説明したように、上述の変形例では、ミラー比を調整できる抵抗Ｒ５を設けたので、ＭＯＳトランジスタＭ２とＭＯＳトランジスタＭ３のデザインを揃えることができ、集積化するのに適している。

図６は、本発明の実施例３に係わるレギュレータ装置の構成を示す回路図である。本実施例は、従来外付けであったパワートランジスタと電流モニタ抵抗および逆流防止ダイオードを集積化する場合の例であり、上記実施例２と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。

本実施例が実施例２と異なる点は、入力端の電源電圧が低下した場合に出力端の出力電圧からパワートランジスタの寄生回路を介して電流が逆流するのを防止する逆流防止ダイオードを集積化したことにある。

始めに、逆流防止ダイオードについて説明する。図７は本発明の実施例３に係わる逆流防止ダイオードを示す図で、図７（ａ）はその等価回路、図７（ｂ）はその平面図、図７（ｃ）はその断面図である。

図７（ａ）に示すように、逆流防止ダイオード回路４１は電位を固定するためのバックゲートＢ４がソースＳ４に接続された絶縁ゲート電界効果トランジスタＭ４のゲートＧ４とソースＳ４を短絡してバックゲートＢ４をアノードとし、ドレインＤ４をカソードとする寄生ダイオードＤｐ４により、バックゲートＢ４からバルクを介してドレインＤ４へ電流を流すようにしたものである。

即ち、図７（ｂ）および図７（ｃ）に示すように、絶縁ゲート電界効果トランジスタＭ４は、例えば高耐圧のｎ型ＭＯＳトランジスタまたはｎ型ＤＭＯＳトランジスタで、基板、例えばｐ型シリコン基板４２に形成されたｎ型埋め込み領域４３によりｐ型シリコン基板４２と絶縁分離されている。

ｎ型埋め込み領域４３の内部にはｐ型ウェル領域４４が形成されている。このｎ型埋め込み領域４３に囲われたｐ型ウェル領域４４をバルクとして、バックゲートＢ４、ソースＳ４、ドレインＤ４およびゲートＧ４がそれぞれ所定の領域に設けら、ＭＯＳトランジスタＭ４を形成している。

そして、バックゲートＢ４、ソースＳ４、ゲートＧ４およびｎ型埋め込み領域４３は電源Ｖｉｎに接続され、ドレインＤ４はＭＯＳトランジスタＭ１のソースＳ１に接続されている。

次に、この逆流防止ダイオード回路４１を用いたレギュレータ装置３１について説明する。図６に示すように、レギュレータ装置３１はゲートＧ４とソースＳ４が短絡され、バックゲートＢ４がソースＳ４に接続されているＭＯＳトランジスタＭ４を入力端ＩＮとＭＯＳトランジスタＭ１のソースＳ１との間に接続したものである。

これにより、逆流防止ダイオード回路４１はＭＯＳトランジスタM4のドレインＤ４とソースＳ４間のブレークダウン電圧ＢＶｄｓｓと同じ逆バイアス電圧まで使うことが可能である。

また、ｐ型ウェル領域４４とｎ型埋め込み領域４３とｐ型シリコン基板４２とで寄生ＰＮＰ型トランジスタが形成されるが、ベース層となるｎ型埋め込み領域４３が厚いため電流増幅率は小さい。従って、大電流を流してもｐ型シリコン基板４２へのリーク電流が抑制され無駄な消費電流を抑制することが可能である。

更に、逆流防止ダイオード回路４１を用いてもＭＯＳトランジスタＭ１と直列接続される電流モニタ用抵抗がないため、逆流防止ダイオード２０５を外付けした従来のレギュレータ装置２０１より最低動作電圧を低くすることが可能である。

以上説明したように、本実施例のレギュレータ装置３１によれば、高耐圧のｎ型ＭＯＳトランジスタのバックゲートをアノードとし、ドレインをカソードとする寄生ダイオード回路４１を逆流防止ダイオードとして集積化しているので、十分な逆耐圧が得られ、また、無駄な消費電流を抑制できる。従って、小型で省スペースなレギュレータ装置を提供することができる。

（実施例３の変形例）
図８は、本発明の実施例３の変形例に係わるレギュレータ装置の構成を示す回路図である。本変形例において、上記実施例３と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。

本変形例が実施例３と異なる点は、ＭＯＳトランジスタＭ１のドレイン電流をモニタするバイポーラトランジスタをＭＯＳトランジスタＭ３に替えて集積化したことにある。

即ち、図８に示すように、レギュレータ装置５１はエミッタＥ１が抵抗Ｒ６を介して入力端ＩＮに接続され、ベースＢ１が逆流防止回路のＭＯＳトランジスタＭ４のドレインＤ４に接続され、コレクタＣｔ１が抵抗Ｒ４を介して接地されたバイポーラトランジスタＱ１を有している。

バイポーラトランジスタＱ１は、例えばラテラル構造のＰＮＰ型バイポーラトランジスタで、逆流防止ダイオード回路４１の順方向電圧ＶｆとＰＮＰ型バイポーラトランジスタＱ１のベース・エミッタ間電圧Ｖｂｅおよび抵抗Ｒ６を流れるエミッタ電流Ｉｅによる降下電圧ΔＶ＝Ｉｅ×Ｒ６の和が等しくなるように動作する。

ＭＯＳトランジスタＭ１のドレイン電流とＭＯＳトランジスタＭ２のドレイン電流はそれぞれ逆流防止ダイオード回路４１に流れるが、その殆どがＭＯＳトランジスタＭ１のドレイン電流である。従って、逆流防止ダイオード回路４１の順方向電圧ＶｆはＭＯＳトランジスタＭ１のドレイン電流によりほぼ決まるので、ＰＮＰ型バイポーラトランジスタＱ１のコレクタ電流Ｉｃにより、ＭＯＳトランジスタＭ１のドレイン電流をモニタする事が可能である。

以上説明したように、実施例３の変形例に係わるレギュレータ装置５１によれば、ＰＮＰ型バイポーラトランジスタＱ１をＭＯＳトランジスタＭ１のドレイン電流をモニタできるように集積化したので、ＭＯＳトランジスタとバイポーラトランジスタを同一チップに集積する、例えばＢｉＣＭＯＳ集積回路装置に組み込むのに適している。

上述した実施例において、逆流防止ダイオード回路４１はＭＯＳトランジスタＭ１およびＭＯＳトランジスタＭ２を有するカレントミラー回路１４に接続する場合について説明したが、本発明はこれに限定されるものではなく、どのようなパワートランジスタ、例えばバイポーラトランジスタに接続しても構わない。

本発明の実施例１に係わるレギュレータ装置の構成を示す回路図。 本発明の実施例１の変形例１に係わるカレントミラー回路の構成を示す回路図。 本発明の実施例１の変形例２に係わるカレントミラー回路の構成を示す回路図。 本発明の実施例２に係わるレギュレータ装置の構成を示す回路図。 本発明の実施例２の変形例に係わるカレントミラー回路の構成を示す回路図。 本発明の実施例３に係わるレギュレータ装置の構成を示す回路図。 本発明の実施例３に係わる逆流防止ダイオード回路を示す図で、図７（ａ）はその等価回路、図７（ｂ）はその平面図、図７（ｃ）はその断面図。 本発明の実施例３の変形例に係わるレギュレータ装置の構成を示す回路図。 従来のレギュレータ装置の構成を示す回路図。 従来の他のレギュレータ装置の構成を示す回路図。

符号の説明

１１、２１、３１、５１ レギュレータ装置
１２ 分圧回路
１３ 差動トランスコンダクタンスアンプ
１４、１７、１９、２４、２７ カレントミラー回路
２２ コンパレータ
２３ 電流制限回路
４１ 逆流防止ダイオード回路
４２ ｐ型シリコン基板
４３ ｎ型埋め込み領域
４４ ｐ型ウェル領域
Ｍ１、Ｍ２、Ｍ３ ｐ型ＭＯＳトランジスタ
Ｍ４ ｎ型ＭＯＳトランジスタ
Ｑ１ ＰＮＰ型バイポーラトランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６ 抵抗
Ｃ１ コンデンサ
Ｖｉｎ 電源
Ｖｂｇ、Ｖｏｆｆ 基準電圧
Ｄｐ４ 寄生ダイオード
ＩＮ 入力端
ＯＵＴ 出力端
ＺＤ ツェナーダイオード

Claims (10)

1. ソースが入力端に接続され、ドレインが出力端に接続された第１の絶縁ゲート電界効果トランジスタと、ゲートおよびソースが前記第１の絶縁ゲート電界効果トランジスタのゲートおよびソースにそれぞれ接続され、ドレインとゲートが短絡された第２の絶縁ゲート電界効果トランジスタとで構成されたカレントミラー回路と、
   前記出力端の出力電圧を分圧して所定の基準電圧と比較し、その差に比例した出力を前記第２の絶縁ゲート電界効果トランジスタに入力する帰還制御手段と、
   を具備し、
   前記カレントミラー回路のミラー比により前記第１の絶縁ゲート電界効果トランジスタの電流増幅率を制御することを特徴とするレギュレータ装置。
2. 前記帰還制御手段は、一方の入力として前記所定の基準電圧が与えられ、他方の入力として前記出力端の分圧電圧が与えられ、且つその出力を前記第２の絶縁ゲート電界効果トランジスタに入力する差動トランスコンダクタンスアンプで構成されていることを特徴とする請求項１に記載のレギュレータ装置。
3. ソースが入力端に接続され、ドレインが出力端に接続された第１の絶縁ゲート電界効果トランジスタと、ゲートおよびソースが前記第１の絶縁ゲート電界効果トランジスタのゲートおよびソースにそれぞれ接続され、ドレインとゲートが短絡された第２の絶縁ゲート電界効果トランジスタとで構成された第１のカレントミラー回路と、
   前記第２の絶縁ゲート電界効果トランジスタと、ゲートおよびソースが前記第２の絶縁ゲート電界効果トランジスタのゲートおよびソースにそれぞれ接続された第３の絶縁ゲート電界効果トランジスタとで構成された第２のカレントミラー回路と、
   前記出力端の出力電圧を分圧して所定の第１の基準電圧と比較し、その差に比例した出力を前記第２の絶縁ゲート電界効果トランジスタに入力する帰還制御手段と、
   前記第２のカレントミラー回路を構成する前記第３の絶縁ゲート電界効果トランジスタの出力を電圧に変換して所定の第２の基準電圧と比較し、前記変換された電圧が前記第２の基準電圧より大きい場合に、前記帰還制御手段の出力を制限する電流制限手段と、
   を具備し、
   前記第２のカレントミラー回路のミラー比により前記第１の絶縁ゲート電界効果トランジスタのドレイン電流をモニタし、前記第１の絶縁ゲート電界効果トランジスタのドレイン電流を制限することを特徴とするレギュレータ装置。
4. 前記帰還制御手段は、一方の入力として前記所定の第１の基準電圧が与えられ、他方の入力として前記出力端の分圧電圧が与えられ、且つその出力を前記第２の絶縁ゲート電界効果トランジスタに入力する差動トランスコンダクタンスアンプで構成され、
   前記電流制限手段は、一方の入力として前記所定の第２の基準電圧が与えられ、他方の入力として前記第３の絶縁ゲート電界効果トランジスタの出力が与えられ、且つその出力を前記差動トランスコンダクタンスアンプに入力するコンパレータを有することを特徴とする請求項３に記載のレギュレータ装置。
5. 前記第２の絶縁ゲート電界効果トランジスタのソースと前記第３の絶縁ゲート電界効果トランジスタのソースとが抵抗を介して接続されていることを特徴とする請求項３または請求項４に記載のレギュレータ装置。
6. ゲートとソースが短絡され、バックゲートがソースに接続されている絶縁ゲート電界効果トランジスタで構成される逆流防止ダイオード回路を有し、前記入力端と前記第１の絶縁ゲート電界効果トランジスタのソースとが前記逆流防止ダイオード回路を介して接続されていることを特徴とする請求項１乃至請求項５のいずれか１項に記載のレギュレータ装置。
7. ゲートとソースが短絡され、バックゲートがソースに接続されている絶縁ゲート電界効果トランジスタで構成される逆流防止ダイオード回路と、
   ソースが前記逆流防止ダイオード回路を介して入力端に接続され、ドレインが出力端に接続された第１の絶縁ゲート電界効果トランジスタと、ゲートおよびソースが前記第１の絶縁ゲート電界効果トランジスタのゲートおよびソースにそれぞれ接続され、ドレインとゲートが短絡された第２の絶縁ゲート電界効果トランジスタとで構成されたカレントミラー回路と、
   前記出力端の出力電圧を分圧して所定の第１の基準電圧と比較し、その差に比例した出力を前記カレントミラー回路を構成する前記第２の絶縁ゲート電界効果トランジスタに入力する帰還制御手段と、
   エミッタが直接または抵抗を介して前記入力端に接続され、ベースが前記逆流防止ダイオード回路のドレインに接続されたバイポーラトランジスタと、
   前記バイポーラトランジスタの出力を電圧に変換して所定の第２の基準電圧と比較し、前記変換された電圧が前記所定の第２の基準電圧より大きい場合に、前記帰還制御手段の出力を制限する電流制限手段と、
   を有すること特徴とするレギュレータ装置。
8. 前記帰還制御手段は、一方の入力として前記所定の第１の基準電圧が与えられ、他方の入力として前記出力端の分圧電圧が与えられ、且つその出力を前記第２の絶縁ゲート電界効果トランジスタに入力する差動トランスコンダクタンスアンプで構成され、
   前記電流制限手段は、一方の入力として前記所定の第２の基準電圧が与えられ、他方の入力として前記バイポーラトランジスタの出力が与えられ、且つその出力を前記差動トランスコンダクタンスアンプに入力するコンパレータを有することを特徴とする請求項７に記載のレギュレータ装置。
9. 抵抗素子を有し、前記抵抗素子の一端が前記第１および第２の絶縁ゲート電界効果トランジスタのゲートの接続部に接続され、前記抵抗素子の他端が前記第１および第２の絶縁ゲート電界効果トランジスタのソースの接続部に接続されていることを特徴とする請求項１乃至請求項８のいずれか１項に記載のレギュレータ装置。
10. バックゲート、ゲートおよびソースが互いに接続された絶縁ゲート電界効果トランジスタの前記バックゲートをアノードとし、ドレインをカソードとする寄生ダイオードにより、バックゲートから前記絶縁ゲート電界効果トランジスタを形成している領域を介してドレインへ電流を流すようにしたことを特徴とするレギュレータ装置における逆流防止ダイオード回路。

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