JP2003198346A - 駆動回路 - Google Patents
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- JP2003198346A JP2003198346A JP2001393654A JP2001393654A JP2003198346A JP 2003198346 A JP2003198346 A JP 2003198346A JP 2001393654 A JP2001393654 A JP 2001393654A JP 2001393654 A JP2001393654 A JP 2001393654A JP 2003198346 A JP2003198346 A JP 2003198346A
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
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- Logic Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 回路の調整を簡単にでき、出力される駆動電
流のバランスを保持でき、負荷回路に高精度の駆動電流
を供給できる駆動回路を提供する。 【解決手段】負荷抵抗に駆動電流を供給する電流出力用
トランジスタＱＮ１２のドレイン電圧を保持するクラン
プ回路１０を設けて、トランジスタＱＮ１２が導通状態
にあるとき、クランプ回路１０によってトランジスタＱ
Ｎ１２のドレイン電圧ＶA をトランジスタＱＮ１４のソ
ース電圧ＶD とほぼ同じレベルに保持することで、トラ
ンジスタＱＮ１２のドレイン出力電流の立ち上がり、立
ち下がりバランスを保つことができ、また、入力信号Ｓ
inに対して立ち上がりと立ち下がり遅延時間をほぼ等し
くできる。
流のバランスを保持でき、負荷回路に高精度の駆動電流
を供給できる駆動回路を提供する。 【解決手段】負荷抵抗に駆動電流を供給する電流出力用
トランジスタＱＮ１２のドレイン電圧を保持するクラン
プ回路１０を設けて、トランジスタＱＮ１２が導通状態
にあるとき、クランプ回路１０によってトランジスタＱ
Ｎ１２のドレイン電圧ＶA をトランジスタＱＮ１４のソ
ース電圧ＶD とほぼ同じレベルに保持することで、トラ
ンジスタＱＮ１２のドレイン出力電流の立ち上がり、立
ち下がりバランスを保つことができ、また、入力信号Ｓ
inに対して立ち上がりと立ち下がり遅延時間をほぼ等し
くできる。
Description
【０００１】
【発明の属する技術分野】本発明は、クランプ回路を用
いることで、負荷に供給される駆動電流を制御する駆動
回路に関するものである。
いることで、負荷に供給される駆動電流を制御する駆動
回路に関するものである。
【０００２】
【従来の技術】電気エネルギーを熱エネルギーに変換す
るための駆動電流を供給する駆動回路において、アプリ
ケーションによっては、入力される制御信号のパルス幅
に対して、正確な出力パルス幅を持つ駆動電流が要求さ
れる。例えば、いわゆるインクジェットプリンタにおい
て、インクをプリント用紙に吹き付けるために、瞬間的
に高温に熱したインクをノズルによって噴射させる仕組
みが採用されている。印字ドットの微細化に伴って、イ
ンクを噴射するタイミングの制御に高精度が要求され
る。このため、インクを加熱させる駆動回路では、入力
されるパルス制御信号に対して、高精度なパルス信号の
出力が要求される。
るための駆動電流を供給する駆動回路において、アプリ
ケーションによっては、入力される制御信号のパルス幅
に対して、正確な出力パルス幅を持つ駆動電流が要求さ
れる。例えば、いわゆるインクジェットプリンタにおい
て、インクをプリント用紙に吹き付けるために、瞬間的
に高温に熱したインクをノズルによって噴射させる仕組
みが採用されている。印字ドットの微細化に伴って、イ
ンクを噴射するタイミングの制御に高精度が要求され
る。このため、インクを加熱させる駆動回路では、入力
されるパルス制御信号に対して、高精度なパルス信号の
出力が要求される。
【０００３】このような駆動回路は、従来のバイポーラ
トランジスタを用いた回路の他に、高耐圧ｎＭＯＳトラ
ンジスタを用いたドレイン出力型の駆動回路が提案され
ていた。図５は、このような駆動回路の一例を示す回路
図である。図示のように、この駆動回路はｐＭＯＳトラ
ンジスタＱＰ１，ＱＰ２、ｎＭＯＳトランジスタＱＮ
１，ＱＮ２，ＱＮ３、及びインバータＩＮＶ１によって
構成されている。
トランジスタを用いた回路の他に、高耐圧ｎＭＯＳトラ
ンジスタを用いたドレイン出力型の駆動回路が提案され
ていた。図５は、このような駆動回路の一例を示す回路
図である。図示のように、この駆動回路はｐＭＯＳトラ
ンジスタＱＰ１，ＱＰ２、ｎＭＯＳトランジスタＱＮ
１，ＱＮ２，ＱＮ３、及びインバータＩＮＶ１によって
構成されている。
【０００４】トランジスタＱＮ３は、高耐圧ｎＭＯＳト
ランジスタである。また、トランジスタＱＮ３のドレイ
ンに接続されている抵抗素子Ｒ１は、負荷抵抗である。
動作時に、トランジスタＱＮ３のドレインから出力され
る駆動電流ＩL が負荷抵抗Ｒ１を流れることによって熱
が発生する。この熱は、例えば、インクの加熱に利用さ
れる。
ランジスタである。また、トランジスタＱＮ３のドレイ
ンに接続されている抵抗素子Ｒ１は、負荷抵抗である。
動作時に、トランジスタＱＮ３のドレインから出力され
る駆動電流ＩL が負荷抵抗Ｒ１を流れることによって熱
が発生する。この熱は、例えば、インクの加熱に利用さ
れる。
【０００５】図５に示すように、ｐＭＯＳトランジスタ
ＱＰ１とＱＰ２は、ソースが電源電圧ＶCC1 に接続さ
れ、ゲートが互いに相手のドレインに接続されている。
ｎＭＯＳトランジスタＱＮ１とＱＮ２のドレインがそれ
ぞれトランジスタＱＰ１とＱＰ２のドレインに接続さ
れ、ソースがともに接地されている。トランジスタＱＮ
１のゲートに入力信号Ｓinが印加され、トランジスタＱ
Ｎ２のゲートに入力信号Ｓ inの論理反転信号が印加され
る。
ＱＰ１とＱＰ２は、ソースが電源電圧ＶCC1 に接続さ
れ、ゲートが互いに相手のドレインに接続されている。
ｎＭＯＳトランジスタＱＮ１とＱＮ２のドレインがそれ
ぞれトランジスタＱＰ１とＱＰ２のドレインに接続さ
れ、ソースがともに接地されている。トランジスタＱＮ
１のゲートに入力信号Ｓinが印加され、トランジスタＱ
Ｎ２のゲートに入力信号Ｓ inの論理反転信号が印加され
る。
【０００６】負荷抵抗Ｒ１は、電源電圧ＶCC2 とｎＭＯ
ＳトランジスタＱＮ３のドレインとの間に接続されてい
る。トランジスタＱＮ３のゲートがトランジスタＱＮ２
のドレインに接続され、ソースが接地されている。電源
電圧ＶCC1 は、例えば、１５Ｖであり、電源電圧ＶCC2
は、例えば、２０〜３０Ｖである。入力信号Ｓinの論理
レベルは、例えば、ハイレベルが５Ｖであり、ローレベ
ルが０Ｖである。
ＳトランジスタＱＮ３のドレインとの間に接続されてい
る。トランジスタＱＮ３のゲートがトランジスタＱＮ２
のドレインに接続され、ソースが接地されている。電源
電圧ＶCC1 は、例えば、１５Ｖであり、電源電圧ＶCC2
は、例えば、２０〜３０Ｖである。入力信号Ｓinの論理
レベルは、例えば、ハイレベルが５Ｖであり、ローレベ
ルが０Ｖである。
【０００７】入力信号Ｓinはパルス信号であり、このパ
ルス信号に応じて、トランジスタＱＮ３は、負荷抵抗Ｒ
１にパルス状の電流信号を供給する。以下、図５を参照
しながら、この駆動回路の動作について説明する。入力
信号Ｓinがローレベルのとき、トランジスタＱＮ１が遮
断し、トランジスタＱＮ２が導通する。このとき、トラ
ンジスタＱＮ２のドレインがほぼ接地電位に保持される
ので、トランジスタＱＰ１が導通し、トランジスタＱＰ
２が遮断する。このとき、ノードＮＤ１がほぼ接地電位
ＧＮＤに保持される。トランジスタＱＮ３のゲートにノ
ードＮＤ１の電圧ＶO1が印加されるので、トランジスタ
ＱＮ３が遮断し、負荷抵抗Ｒ１に電流が流れない。
ルス信号に応じて、トランジスタＱＮ３は、負荷抵抗Ｒ
１にパルス状の電流信号を供給する。以下、図５を参照
しながら、この駆動回路の動作について説明する。入力
信号Ｓinがローレベルのとき、トランジスタＱＮ１が遮
断し、トランジスタＱＮ２が導通する。このとき、トラ
ンジスタＱＮ２のドレインがほぼ接地電位に保持される
ので、トランジスタＱＰ１が導通し、トランジスタＱＰ
２が遮断する。このとき、ノードＮＤ１がほぼ接地電位
ＧＮＤに保持される。トランジスタＱＮ３のゲートにノ
ードＮＤ１の電圧ＶO1が印加されるので、トランジスタ
ＱＮ３が遮断し、負荷抵抗Ｒ１に電流が流れない。
【０００８】次に、入力信号Ｓinがローレベルからハイ
レベルに切り替わると、トランジスタＱＮ１が導通し、
トランジスタＱＮ２が遮断する。これに応じて、トラン
ジスタＱＰ２が導通するので、トランジスタＱＰ１が遮
断し、ノードＮＤ１がほぼ電源電圧ＶCC1 に保持され
る。このとき、トランジスタＱＮ３が導通し、負荷抵抗
Ｒ１に駆動電流ＩL が流れる。この駆動電流によって負
荷抵抗Ｒ１が熱を発生する。
レベルに切り替わると、トランジスタＱＮ１が導通し、
トランジスタＱＮ２が遮断する。これに応じて、トラン
ジスタＱＰ２が導通するので、トランジスタＱＰ１が遮
断し、ノードＮＤ１がほぼ電源電圧ＶCC1 に保持され
る。このとき、トランジスタＱＮ３が導通し、負荷抵抗
Ｒ１に駆動電流ＩL が流れる。この駆動電流によって負
荷抵抗Ｒ１が熱を発生する。
【０００９】上述したように、入力信号Ｓinがローレベ
ルのとき、トランジスタＱＮ３が遮断し、負荷抵抗Ｒ１
に駆動電流が供給されない。一方、入力信号Ｓinがハイ
レベルのとき、トランジスタＱＮ３が導通し、負荷抵抗
Ｒ１に駆動電流ＩL が供給される。即ち、入力信号Ｓin
に応じて、負荷抵抗Ｒ１に供給される駆動電流のタイミ
ングが制御される。
ルのとき、トランジスタＱＮ３が遮断し、負荷抵抗Ｒ１
に駆動電流が供給されない。一方、入力信号Ｓinがハイ
レベルのとき、トランジスタＱＮ３が導通し、負荷抵抗
Ｒ１に駆動電流ＩL が供給される。即ち、入力信号Ｓin
に応じて、負荷抵抗Ｒ１に供給される駆動電流のタイミ
ングが制御される。
【００１０】
【発明が解決しようとする課題】ところで、上述した従
来の駆動回路において、入力信号Ｓinの切り替えに伴っ
て大きな貫通電流が流れるので、回路の消費電力が大き
くなる。また、出力のバランスをよくするために、即
ち、負荷抵抗に供給される駆動電流ＩL の立ち上がり時
間ｔr と立ち下がり時間ｔf 及び立ち上がり遅延時間ｔ
PLH と立ち下がり遅延時間ｔPHL のバランスをよくする
ため、出力トランジスタＱＰ２とＱＮ２のサイズ及び電
源電圧ＶCC1 の値を調整する必要があり、さらに、負荷
条件、例えば、電源電圧ＶCC2 の値、負荷抵抗Ｒ１の抵
抗値などに応じて再調整を行う必要がある。また、調整
を行ったとしても、製造バラツキを考慮する必要があ
る。これらの問題点を改善するために、図６及び図７に
示す駆動回路が提案されている。
来の駆動回路において、入力信号Ｓinの切り替えに伴っ
て大きな貫通電流が流れるので、回路の消費電力が大き
くなる。また、出力のバランスをよくするために、即
ち、負荷抵抗に供給される駆動電流ＩL の立ち上がり時
間ｔr と立ち下がり時間ｔf 及び立ち上がり遅延時間ｔ
PLH と立ち下がり遅延時間ｔPHL のバランスをよくする
ため、出力トランジスタＱＰ２とＱＮ２のサイズ及び電
源電圧ＶCC1 の値を調整する必要があり、さらに、負荷
条件、例えば、電源電圧ＶCC2 の値、負荷抵抗Ｒ１の抵
抗値などに応じて再調整を行う必要がある。また、調整
を行ったとしても、製造バラツキを考慮する必要があ
る。これらの問題点を改善するために、図６及び図７に
示す駆動回路が提案されている。
【００１１】図６に示すように、この駆動回路は、図５
に示す駆動回路に対して、定電流源ＩＳ１，ＩＳ２が追
加されている。図示のように、ｎＭＯＳトランジスタＱ
Ｐ３とＱＰ４のソース同士が接続され、その接続点が電
流源ＩＳ１に接続されている。電流源ＩＳ１の供給電流
Ｉ0 がトランジスタＱＰ３またはＱＰ４のソースに入力
される。一方、電流源ＩＳ２がトランジスタＱＮ５のソ
ースと接地電位ＧＮＤとの間に接続されている。これに
よって、トランジスタＱＮ５が導通しているとき、その
ソース電流が電流源ＩＳ２の供給電流Ｉ1 によって制限
される。
に示す駆動回路に対して、定電流源ＩＳ１，ＩＳ２が追
加されている。図示のように、ｎＭＯＳトランジスタＱ
Ｐ３とＱＰ４のソース同士が接続され、その接続点が電
流源ＩＳ１に接続されている。電流源ＩＳ１の供給電流
Ｉ0 がトランジスタＱＰ３またはＱＰ４のソースに入力
される。一方、電流源ＩＳ２がトランジスタＱＮ５のソ
ースと接地電位ＧＮＤとの間に接続されている。これに
よって、トランジスタＱＮ５が導通しているとき、その
ソース電流が電流源ＩＳ２の供給電流Ｉ1 によって制限
される。
【００１２】図６に示す駆動回路は、上述した図５に示
す駆動回路とほぼ同じ動作をする。即ち、入力信号Ｓin
がローレベルのとき、トランジスタＱＮ６が遮断し、負
荷抵抗Ｒ２に駆動電流が供給されない。一方、入力信号
Ｓinがハイレベルのとき、トランジスタＱＮ６が導通
し、負荷抵抗Ｒ２に駆動電流ＩL が供給される。このよ
うに、入力信号Ｓinに応じて、負荷抵抗Ｒ２に供給され
る駆動電流のタイミングが制御される。
す駆動回路とほぼ同じ動作をする。即ち、入力信号Ｓin
がローレベルのとき、トランジスタＱＮ６が遮断し、負
荷抵抗Ｒ２に駆動電流が供給されない。一方、入力信号
Ｓinがハイレベルのとき、トランジスタＱＮ６が導通
し、負荷抵抗Ｒ２に駆動電流ＩL が供給される。このよ
うに、入力信号Ｓinに応じて、負荷抵抗Ｒ２に供給され
る駆動電流のタイミングが制御される。
【００１３】図７は、駆動回路の他の改良例を示してい
る。図示のように、この駆動回路において、トランジス
タＱＰ５とＱＰ６がカレントミラー回路を構成してい
る。このカレントミラー回路は、トランジスタＱＮ７と
ＱＮ８のダイナミック負荷回路として機能する。また、
トランジスタＱＰ５のドレインとＱＮ７のドレインの間
に、抵抗素子Ｒ３が接続され、トランジスタＱＰ６のド
レインとＱＮ８のドレインの間に、抵抗素子Ｒ４が接続
されている。
る。図示のように、この駆動回路において、トランジス
タＱＰ５とＱＰ６がカレントミラー回路を構成してい
る。このカレントミラー回路は、トランジスタＱＮ７と
ＱＮ８のダイナミック負荷回路として機能する。また、
トランジスタＱＰ５のドレインとＱＮ７のドレインの間
に、抵抗素子Ｒ３が接続され、トランジスタＱＰ６のド
レインとＱＮ８のドレインの間に、抵抗素子Ｒ４が接続
されている。
【００１４】この駆動回路も図５に示す駆動回路とほぼ
同じように動作する。即ち、入力信号Ｓinがローレベル
のとき、トランジスタＱＮ９が遮断し、負荷抵抗Ｒ５に
駆動電流が供給されない。一方、入力信号Ｓinがハイレ
ベルのとき、トランジスタＱＮ９が導通し、負荷抵抗Ｒ
５に駆動電流ＩL が供給される。このように、入力信号
Ｓinに応じて、負荷抵抗Ｒ５の駆動電流のタイミングが
制御される。
同じように動作する。即ち、入力信号Ｓinがローレベル
のとき、トランジスタＱＮ９が遮断し、負荷抵抗Ｒ５に
駆動電流が供給されない。一方、入力信号Ｓinがハイレ
ベルのとき、トランジスタＱＮ９が導通し、負荷抵抗Ｒ
５に駆動電流ＩL が供給される。このように、入力信号
Ｓinに応じて、負荷抵抗Ｒ５の駆動電流のタイミングが
制御される。
【００１５】図６に示す駆動回路において、電流源ＩＳ
１とＩＳ２によって、切り替え時の貫通電流が制限され
る。しかし、この駆動回路では、出力のバランスをよく
するために、電源電圧ＶCC1 及び電流源ＩＳ１とＩＳ２
の出力電流Ｉ0 とＩ1 を調整する必要があり、さらに、
負荷条件、例えば、電源電圧ＶCC2 の値、負荷抵抗Ｒ２
の抵抗値などに応じて再調整を行う必要がある。
１とＩＳ２によって、切り替え時の貫通電流が制限され
る。しかし、この駆動回路では、出力のバランスをよく
するために、電源電圧ＶCC1 及び電流源ＩＳ１とＩＳ２
の出力電流Ｉ0 とＩ1 を調整する必要があり、さらに、
負荷条件、例えば、電源電圧ＶCC2 の値、負荷抵抗Ｒ２
の抵抗値などに応じて再調整を行う必要がある。
【００１６】また、図７に示す駆動回路において、トラ
ンジスタＱＮ７とＱＮ８のドレインに接続されている抵
抗素子Ｒ３とＲ４によって、切り替え時の貫通電流が制
限される。しかし、図５及び図６に示す駆動回路と同じ
ように、出力のバランスをよくするために、抵抗素子Ｒ
３とＲ４及び電源電圧ＶCC1 の値などを調整する必要が
あり、さらに、負荷条件、例えば、電源電圧ＶCC2 の
値、負荷抵抗Ｒ５の抵抗値などに応じて再調整を行う必
要がある。
ンジスタＱＮ７とＱＮ８のドレインに接続されている抵
抗素子Ｒ３とＲ４によって、切り替え時の貫通電流が制
限される。しかし、図５及び図６に示す駆動回路と同じ
ように、出力のバランスをよくするために、抵抗素子Ｒ
３とＲ４及び電源電圧ＶCC1 の値などを調整する必要が
あり、さらに、負荷条件、例えば、電源電圧ＶCC2 の
値、負荷抵抗Ｒ５の抵抗値などに応じて再調整を行う必
要がある。
【００１７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、回路の調整を簡単にでき、出力
される駆動電流のバランスを保持でき、負荷回路に高精
度の駆動電流を供給できる駆動回路を提供することにあ
る。
のであり、その目的は、回路の調整を簡単にでき、出力
される駆動電流のバランスを保持でき、負荷回路に高精
度の駆動電流を供給できる駆動回路を提供することにあ
る。
【００１８】
【課題を解決するための手段】上記課題を解決するため
に、本発明の駆動回路は、第１の電源電圧の供給端子に
接続された負荷抵抗に対して駆動電流を供給する駆動回
路であって、上記負荷抵抗に直列に接続された電流出力
用ＭＯＳトランジスタと、第２の電源電圧の供給端子に
接続され、上記電流出力用ＭＯＳトランジスタのゲート
端子に駆動信号を供給する駆動部と、上記第２の電源電
圧の供給端子に接続され、上記電流出力用ＭＯＳトラン
ジスタのドレイン端子を所定の電位に保持するためのク
ランプ回路とを有する。
に、本発明の駆動回路は、第１の電源電圧の供給端子に
接続された負荷抵抗に対して駆動電流を供給する駆動回
路であって、上記負荷抵抗に直列に接続された電流出力
用ＭＯＳトランジスタと、第２の電源電圧の供給端子に
接続され、上記電流出力用ＭＯＳトランジスタのゲート
端子に駆動信号を供給する駆動部と、上記第２の電源電
圧の供給端子に接続され、上記電流出力用ＭＯＳトラン
ジスタのドレイン端子を所定の電位に保持するためのク
ランプ回路とを有する。
【００１９】また、本発明では、好適には、上記クラン
プ回路が、上記電流出力用ＭＯＳトランジスタのゲート
端子とドレイン端子との間に接続された第１のＭＯＳト
ランジスタと、ゲート端子とドレイン端子とが互いに接
続され、当該ゲート端子が上記第１のＭＯＳトランジス
タのゲート端子に接続された第２のＭＯＳトランジスタ
と、上記電流出力用ＭＯＳトランジスタのゲート端子と
上記第１のＭＯＳトランジスタとの間または上記第１の
ＭＯＳトランジスタと上記電流出力用ＭＯＳトランジス
タのドレイン端子との間に接続された整流素子と、上記
第２のＭＯＳトランジスタのソース端子に接続され、当
該ソース端子の電位を所定の電圧に保持する電圧保持手
段とを有することが好ましい。
プ回路が、上記電流出力用ＭＯＳトランジスタのゲート
端子とドレイン端子との間に接続された第１のＭＯＳト
ランジスタと、ゲート端子とドレイン端子とが互いに接
続され、当該ゲート端子が上記第１のＭＯＳトランジス
タのゲート端子に接続された第２のＭＯＳトランジスタ
と、上記電流出力用ＭＯＳトランジスタのゲート端子と
上記第１のＭＯＳトランジスタとの間または上記第１の
ＭＯＳトランジスタと上記電流出力用ＭＯＳトランジス
タのドレイン端子との間に接続された整流素子と、上記
第２のＭＯＳトランジスタのソース端子に接続され、当
該ソース端子の電位を所定の電圧に保持する電圧保持手
段とを有することが好ましい。
【００２０】また、本発明では、好適には、上記クラン
プ回路が上記第２のＭＯＳトランジスタに電流を供給す
る第１の電流源を有し、上記電流出力用ＭＯＳトランジ
スタと上記第１および第２のＭＯＳトランジスタとがｎ
ＭＯＳトランジスタであり、上記電圧保持手段が上記第
２のｎＭＯＳトランジスタのソース端子と基準電位との
間に直列に接続された複数個のダイオードであることが
好ましい。更には、上記第１の電流源が、上記第２の電
源電圧の供給端子と上記第２のｎＭＯＳトランジスタの
ドレイン端子との間に接続された第１のｐＭＯＳトラン
ジスタと、ゲート端子とドレイン端子とが互いに接続さ
れ、当該ゲート端子が上記第１のｐＭＯＳトランジスタ
のゲート端子に接続され、ソース端子が上記第２の電源
電圧の供給端子に接続された第２のｐＭＯＳトランジス
タと、上記第２のｐＭＯＳトランジスタのドレイン端子
と基準電位との間に接続された第１の抵抗素子とを有す
ることが好ましい。
プ回路が上記第２のＭＯＳトランジスタに電流を供給す
る第１の電流源を有し、上記電流出力用ＭＯＳトランジ
スタと上記第１および第２のＭＯＳトランジスタとがｎ
ＭＯＳトランジスタであり、上記電圧保持手段が上記第
２のｎＭＯＳトランジスタのソース端子と基準電位との
間に直列に接続された複数個のダイオードであることが
好ましい。更には、上記第１の電流源が、上記第２の電
源電圧の供給端子と上記第２のｎＭＯＳトランジスタの
ドレイン端子との間に接続された第１のｐＭＯＳトラン
ジスタと、ゲート端子とドレイン端子とが互いに接続さ
れ、当該ゲート端子が上記第１のｐＭＯＳトランジスタ
のゲート端子に接続され、ソース端子が上記第２の電源
電圧の供給端子に接続された第２のｐＭＯＳトランジス
タと、上記第２のｐＭＯＳトランジスタのドレイン端子
と基準電位との間に接続された第１の抵抗素子とを有す
ることが好ましい。
【００２１】また、本発明では、好適には、上記整流素
子が、上記電流出力用ｎＭＯＳトランジスタのゲート端
子にアノードが接続され、上記第１のｎＭＯＳトランジ
スタのドレイン端子にカソードが接続されたダイオード
である、または上記電流出力用ｎＭＯＳトランジスタの
ドレイン端子と上記第１のｎＭＯＳトランジスタのソー
ス端子との間に接続され、ゲート端子が上記第１のｎＭ
ＯＳトランジスタのドレイン端子に接続された第３のｎ
ＭＯＳトランジスタであることが好ましい。
子が、上記電流出力用ｎＭＯＳトランジスタのゲート端
子にアノードが接続され、上記第１のｎＭＯＳトランジ
スタのドレイン端子にカソードが接続されたダイオード
である、または上記電流出力用ｎＭＯＳトランジスタの
ドレイン端子と上記第１のｎＭＯＳトランジスタのソー
ス端子との間に接続され、ゲート端子が上記第１のｎＭ
ＯＳトランジスタのドレイン端子に接続された第３のｎ
ＭＯＳトランジスタであることが好ましい。
【００２２】また、本発明では、好適には、上記駆動部
が、上記電流出力用ＭＯＳトランジスタのゲート端子に
接続され、上記電流供給用ＭＯＳトランジスタに駆動信
号を供給する第４のＭＯＳトランジスタと、上記第４の
ＭＯＳトランジスタに電流を供給する第２の電流源とを
有することが好ましい。
が、上記電流出力用ＭＯＳトランジスタのゲート端子に
接続され、上記電流供給用ＭＯＳトランジスタに駆動信
号を供給する第４のＭＯＳトランジスタと、上記第４の
ＭＯＳトランジスタに電流を供給する第２の電流源とを
有することが好ましい。
【００２３】また、本発明では、好適には、上記駆動部
が、ｎＭＯＳトランジスタである上記第４のＭＯＳトラ
ンジスタのソース端子と基準電位との間に接続された第
３の電流源と、上記第２の電流源と基準電位との間に接
続され、上記第４のｎＭＯＳトランジスタと相補的に動
作する第５のｎＭＯＳトランジスタとを有し、上記第２
の電流源が、上記第２の電源電圧の供給端子と上記第５
のｎＭＯＳトランジスタとの間に接続され、ゲート端子
とドレイン端子とが接続された第３のｐＭＯＳトランジ
スタと、上記第２の電源電圧の供給端子と上記電流出力
用ＭＯＳトランジスタのゲート端子と上記第４のｎＭＯ
Ｓトランジスタとの接続中点との間に接続され、ゲート
端子が上記第３のｐＭＯＳトランジスタのゲート端子に
接続された第４のｐＭＯＳトランジスタとを有すること
が好ましい。更には、上記駆動部が、上記第３のｐＭＯ
Ｓトランジスタのドレイン端子と上記第５のｎＭＯＳト
ランジスタのドレイン端子との間に接続された第２の抵
抗素子と、上記第２の電源電圧の供給端子と上記第３の
ｐＭＯＳトランジスタのゲート端子との間に接続された
第３の抵抗素子とを有することが好ましい。
が、ｎＭＯＳトランジスタである上記第４のＭＯＳトラ
ンジスタのソース端子と基準電位との間に接続された第
３の電流源と、上記第２の電流源と基準電位との間に接
続され、上記第４のｎＭＯＳトランジスタと相補的に動
作する第５のｎＭＯＳトランジスタとを有し、上記第２
の電流源が、上記第２の電源電圧の供給端子と上記第５
のｎＭＯＳトランジスタとの間に接続され、ゲート端子
とドレイン端子とが接続された第３のｐＭＯＳトランジ
スタと、上記第２の電源電圧の供給端子と上記電流出力
用ＭＯＳトランジスタのゲート端子と上記第４のｎＭＯ
Ｓトランジスタとの接続中点との間に接続され、ゲート
端子が上記第３のｐＭＯＳトランジスタのゲート端子に
接続された第４のｐＭＯＳトランジスタとを有すること
が好ましい。更には、上記駆動部が、上記第３のｐＭＯ
Ｓトランジスタのドレイン端子と上記第５のｎＭＯＳト
ランジスタのドレイン端子との間に接続された第２の抵
抗素子と、上記第２の電源電圧の供給端子と上記第３の
ｐＭＯＳトランジスタのゲート端子との間に接続された
第３の抵抗素子とを有することが好ましい。
【００２４】
【発明の実施の形態】第１実施形態
図１は本発明に係る駆動回路の第１の実施形態を示す概
念図である。図示のように、本実施形態の駆動回路は、
電流源ＩＳ３，ＩＳ４，ＩＳ５、スイッチング素子ＳＷ
１，ＳＷ２、ｎＭＯＳトランジスタＱＮ１２、ｎＭＯＳ
トランジスタＱＮ１３，ＱＮ１４、逆流防止用ダイオー
ドＤ３、及びダイオードＤ０，Ｄ１，Ｄ２によって構成
されている。
念図である。図示のように、本実施形態の駆動回路は、
電流源ＩＳ３，ＩＳ４，ＩＳ５、スイッチング素子ＳＷ
１，ＳＷ２、ｎＭＯＳトランジスタＱＮ１２、ｎＭＯＳ
トランジスタＱＮ１３，ＱＮ１４、逆流防止用ダイオー
ドＤ３、及びダイオードＤ０，Ｄ１，Ｄ２によって構成
されている。
【００２５】図示のように、電流源ＩＳ３は、スイッチ
ング素子ＳＷ１によってノードＮＤ４に接続され、ま
た、電流源ＩＳ４は、スイッチング素子ＳＷ２によって
ノードＮＤ４に接続されている。トランジスタＱＮ１２
は、ゲートがノードＮＤ４に接続され、ドレインが負荷
抵抗Ｒ６に接続され、ソースが接地されている。トラン
ジスタＱＮ１２が電流出力用トランジスタである。即
ち、トランジスタＱＮ１２のオン／オフによって、負荷
抵抗Ｒ６に供給される駆動電流ＩL のタイミングが制御
される。なお、図示していないが、スイッチング素子Ｓ
Ｗ１とＳＷ２は、外部から入力される制御信号によって
制御される。
ング素子ＳＷ１によってノードＮＤ４に接続され、ま
た、電流源ＩＳ４は、スイッチング素子ＳＷ２によって
ノードＮＤ４に接続されている。トランジスタＱＮ１２
は、ゲートがノードＮＤ４に接続され、ドレインが負荷
抵抗Ｒ６に接続され、ソースが接地されている。トラン
ジスタＱＮ１２が電流出力用トランジスタである。即
ち、トランジスタＱＮ１２のオン／オフによって、負荷
抵抗Ｒ６に供給される駆動電流ＩL のタイミングが制御
される。なお、図示していないが、スイッチング素子Ｓ
Ｗ１とＳＷ２は、外部から入力される制御信号によって
制御される。
【００２６】図１に示す駆動回路において、トランジス
タＱＮ１３，ＱＮ１４、逆流防止用ダイオードＤ３、ダ
イオードＤ０，Ｄ１，Ｄ２及び電流源ＩＳ５によって、
クランプ回路１０が構成されている。図示のように、ト
ランジスタＱＮ１３のドレインがダイオードＤ３のカソ
ードに接続され、ソースがトランジスタＱＮ１２のドレ
イン、即ちノードＮＤ５に接続されている。ダイオード
Ｄ３のアノードはノードＮＤ４に接続されている。トラ
ンジスタＱＮ１３とＱＮ１４のゲート同士が接続され、
その接続点がトランジスタＱＮ１４のドレインに接続さ
れている。また、トランジスタＱＮ１４のドレイン側に
電流源ＩＳ５が接続され、そのソース側に、ダイオード
Ｄ２，Ｄ１，Ｄ０が直列接続されている。
タＱＮ１３，ＱＮ１４、逆流防止用ダイオードＤ３、ダ
イオードＤ０，Ｄ１，Ｄ２及び電流源ＩＳ５によって、
クランプ回路１０が構成されている。図示のように、ト
ランジスタＱＮ１３のドレインがダイオードＤ３のカソ
ードに接続され、ソースがトランジスタＱＮ１２のドレ
イン、即ちノードＮＤ５に接続されている。ダイオード
Ｄ３のアノードはノードＮＤ４に接続されている。トラ
ンジスタＱＮ１３とＱＮ１４のゲート同士が接続され、
その接続点がトランジスタＱＮ１４のドレインに接続さ
れている。また、トランジスタＱＮ１４のドレイン側に
電流源ＩＳ５が接続され、そのソース側に、ダイオード
Ｄ２，Ｄ１，Ｄ０が直列接続されている。
【００２７】上述した駆動回路において、定電流源ＩＳ
３とＩＳ４の出力電流Ｉ1 とＩ0 が等しく設定されてい
る。そして、クランプ回路１０の働きと合わせて、負荷
条件、例えば、負荷抵抗に供給される電源電圧ＶCC2 及
び負荷抵抗Ｒ６の抵抗値に左右されず、負荷電流ＩL の
バランスを保つことができる。
３とＩＳ４の出力電流Ｉ1 とＩ0 が等しく設定されてい
る。そして、クランプ回路１０の働きと合わせて、負荷
条件、例えば、負荷抵抗に供給される電源電圧ＶCC2 及
び負荷抵抗Ｒ６の抵抗値に左右されず、負荷電流ＩL の
バランスを保つことができる。
【００２８】以下、図１を参照しつつ、本実施形態の駆
動回路の動作原理について説明する。まず、制御信号に
応じて、スイッチング素子ＳＷ１がオン、スイッチング
素子ＳＷ２がオフ状態に制御されている場合、電流源Ｉ
Ｓ３の供給電流Ｉ1 によって、トランジスタＱＮ１２の
ゲート寄生容量が充電されるので、トランジスタＱＮ１
２のゲート電圧が上昇する。即ち、ノードＮＤ４の電圧
ＶB が上昇する。ノードＮＤ４の電圧ＶB がトランジス
タＱＮ１２のしきい値電圧ＶTHN を越えると、トランジ
スタＱＮ１２が導通し、負荷抵抗Ｒ６に駆動電流ＩL が
供給される。このとき、トランジスタＱＮ１２のドレイ
ン電圧、即ち、ノードＮＤ５の電圧ＶAがクランプ回路
１０によってほぼ一定の値に保持される。
動回路の動作原理について説明する。まず、制御信号に
応じて、スイッチング素子ＳＷ１がオン、スイッチング
素子ＳＷ２がオフ状態に制御されている場合、電流源Ｉ
Ｓ３の供給電流Ｉ1 によって、トランジスタＱＮ１２の
ゲート寄生容量が充電されるので、トランジスタＱＮ１
２のゲート電圧が上昇する。即ち、ノードＮＤ４の電圧
ＶB が上昇する。ノードＮＤ４の電圧ＶB がトランジス
タＱＮ１２のしきい値電圧ＶTHN を越えると、トランジ
スタＱＮ１２が導通し、負荷抵抗Ｒ６に駆動電流ＩL が
供給される。このとき、トランジスタＱＮ１２のドレイ
ン電圧、即ち、ノードＮＤ５の電圧ＶAがクランプ回路
１０によってほぼ一定の値に保持される。
【００２９】クランプ回路１０において、トランジスタ
ＱＮ１３とＱＮ１４のサイズが等しく、かつ電流源ＩＳ
５の供給電流Ｉ2 が電流源ＩＳ３の供給電流Ｉ1 に等し
いと仮定する。ダイオードＤ２，Ｄ１とＤ０の順方向電
圧降下がともにＶthとすると、動作時にトランジスタＱ
Ｎ１４のソース電圧ＶD が３Ｖthに保持される。トラン
ジスタＱＮ１４のソース電圧ＶD によって、トランジス
タＱＮ１３のソース電圧、即ち、ノードＮＤ５の電圧が
クランプされる。以下、これについて具体的に説明す
る。
ＱＮ１３とＱＮ１４のサイズが等しく、かつ電流源ＩＳ
５の供給電流Ｉ2 が電流源ＩＳ３の供給電流Ｉ1 に等し
いと仮定する。ダイオードＤ２，Ｄ１とＤ０の順方向電
圧降下がともにＶthとすると、動作時にトランジスタＱ
Ｎ１４のソース電圧ＶD が３Ｖthに保持される。トラン
ジスタＱＮ１４のソース電圧ＶD によって、トランジス
タＱＮ１３のソース電圧、即ち、ノードＮＤ５の電圧が
クランプされる。以下、これについて具体的に説明す
る。
【００３０】トランジスタＱＮ１２が導通するとき、ノ
ードＮＤ５の電圧がトランジスタＱＮ１４のソース電圧
ＶD 以下に低下すると、トランジスタＱＮ１３が導通
し、ノードＮＤ５の電圧ＶA が引き上げられる。また、
ノードＮＤ５の電圧がＶD より高くなると、逆流防止用
ダイオードＤ３の働きによってトランジスタＱＮ１３が
遮断し、ノードＮＤ５の電圧ＶA がトランジスタＱＮ１
２によって引き下げられる。このように、トランジスタ
ＱＮ１３、ＱＮ１４、逆流防止用ダイオードＤ３及び直
列接続のダイオードＤ２，Ｄ１，Ｄ０によって構成され
たクランプ回路１０によって、トランジスタＱＮ１２が
導通時に、ノードＮＤ５の電圧がほぼトランジスタＱＮ
１４のソース電圧ＶD に保持される。図１に示す例で
は、トランジスタＱＮ１４のソース電圧ＶD が直列接続
されている３段のダイオードの順方向電圧降下によって
決まるが、ダイオードの段数は、必要に応じて適宜設定
すればよい。
ードＮＤ５の電圧がトランジスタＱＮ１４のソース電圧
ＶD 以下に低下すると、トランジスタＱＮ１３が導通
し、ノードＮＤ５の電圧ＶA が引き上げられる。また、
ノードＮＤ５の電圧がＶD より高くなると、逆流防止用
ダイオードＤ３の働きによってトランジスタＱＮ１３が
遮断し、ノードＮＤ５の電圧ＶA がトランジスタＱＮ１
２によって引き下げられる。このように、トランジスタ
ＱＮ１３、ＱＮ１４、逆流防止用ダイオードＤ３及び直
列接続のダイオードＤ２，Ｄ１，Ｄ０によって構成され
たクランプ回路１０によって、トランジスタＱＮ１２が
導通時に、ノードＮＤ５の電圧がほぼトランジスタＱＮ
１４のソース電圧ＶD に保持される。図１に示す例で
は、トランジスタＱＮ１４のソース電圧ＶD が直列接続
されている３段のダイオードの順方向電圧降下によって
決まるが、ダイオードの段数は、必要に応じて適宜設定
すればよい。
【００３１】入力信号に応じて、スイッチング素子ＳＷ
１がオフ、スイッチング素子ＳＷ２がオン状態に制御さ
れている場合、ノードＮＤ４がほぼ接地電位に保持され
る。これに応じて、トランジスタＱＮ１２が遮断し、ノ
ードＮＤ５がほぼ電源電圧Ｖ CC2 に保持される。このと
き、負荷抵抗Ｒ６には駆動電流が流れない。
１がオフ、スイッチング素子ＳＷ２がオン状態に制御さ
れている場合、ノードＮＤ４がほぼ接地電位に保持され
る。これに応じて、トランジスタＱＮ１２が遮断し、ノ
ードＮＤ５がほぼ電源電圧Ｖ CC2 に保持される。このと
き、負荷抵抗Ｒ６には駆動電流が流れない。
【００３２】上述したように、図１に示す駆動回路にお
いて、入力信号に応じてスイッチング素子ＳＷ１とＳＷ
２が交互にオン／オフし、これに応じてトランジスタＱ
Ｎ１２は導通または遮断する。トランジスタＱＮ１２が
オン状態にあるとき、負荷抵抗Ｒ６に駆動電流ＩL が供
給される。また、このとき、クランプ回路１０によっ
て、トランジスタＱＮ１２のドレイン電圧ＶA がほぼト
ランジスタＱＮ１４のソース電圧ＶD に保持される。一
方、トランジスタＱＮ１２がオフ状態にあるとき、負荷
抵抗Ｒ６に電流が供給されない。また、このとき、トラ
ンジスタＱＮ１３もオフ状態に保持される。
いて、入力信号に応じてスイッチング素子ＳＷ１とＳＷ
２が交互にオン／オフし、これに応じてトランジスタＱ
Ｎ１２は導通または遮断する。トランジスタＱＮ１２が
オン状態にあるとき、負荷抵抗Ｒ６に駆動電流ＩL が供
給される。また、このとき、クランプ回路１０によっ
て、トランジスタＱＮ１２のドレイン電圧ＶA がほぼト
ランジスタＱＮ１４のソース電圧ＶD に保持される。一
方、トランジスタＱＮ１２がオフ状態にあるとき、負荷
抵抗Ｒ６に電流が供給されない。また、このとき、トラ
ンジスタＱＮ１３もオフ状態に保持される。
【００３３】本実施形態の駆動回路において、クランプ
回路１０を用いることによって、駆動用トランジスタＱ
Ｎ１２の導通時のドレイン電圧を所定のレベルに保持す
ることができ、トランジスタＱＮ１２が飽和状態になる
ことを防止できる。また、電流源ＩＳ３とＩＳ４の供給
電流Ｉ1 とＩ0 を等しく設定することによって、負荷抵
抗Ｒ６に供給される駆動電流ＩL のパルス幅を入力され
る制御信号のパルス幅にほぼ等しくすることができ、出
力のバランスを良くできる。また、駆動用トランジスタ
ＱＮ１２の導通時に、ノードＮＤ４の電圧ＶB が電源電
圧ＶCC1 とトランジスタＱＮ１４のソース電圧ＶD との
中間のレベルに保持されるので、駆動用トランジスタＱ
Ｎ１２のゲート電圧の立ち上がり／立ち下がりの時間お
よび遅延時間のバランスを取り易い。
回路１０を用いることによって、駆動用トランジスタＱ
Ｎ１２の導通時のドレイン電圧を所定のレベルに保持す
ることができ、トランジスタＱＮ１２が飽和状態になる
ことを防止できる。また、電流源ＩＳ３とＩＳ４の供給
電流Ｉ1 とＩ0 を等しく設定することによって、負荷抵
抗Ｒ６に供給される駆動電流ＩL のパルス幅を入力され
る制御信号のパルス幅にほぼ等しくすることができ、出
力のバランスを良くできる。また、駆動用トランジスタ
ＱＮ１２の導通時に、ノードＮＤ４の電圧ＶB が電源電
圧ＶCC1 とトランジスタＱＮ１４のソース電圧ＶD との
中間のレベルに保持されるので、駆動用トランジスタＱ
Ｎ１２のゲート電圧の立ち上がり／立ち下がりの時間お
よび遅延時間のバランスを取り易い。
【００３４】図２は、本実施形態の駆動回路の一具体例
を示す回路図である。図示のように、本例の駆動回路
は、ｐＭＯＳトランジスタＱＰ７，ＱＰ８，ＱＰ９，Ｑ
Ｐ１０、ｎＭＯＳトランジスタＱＮ１０，ＱＮ１１，Ｑ
Ｎ１２，ＱＮ１３，ＱＮ１４、電流源ＩＳ４、インバー
タＩＮＶ１、抵抗素子Ｒ７，Ｒ８，Ｒ９，Ｒ１０、逆流
防止用ダイオードＤ３、及びダイオードＤ２，Ｄ１，Ｄ
０によって構成されている。
を示す回路図である。図示のように、本例の駆動回路
は、ｐＭＯＳトランジスタＱＰ７，ＱＰ８，ＱＰ９，Ｑ
Ｐ１０、ｎＭＯＳトランジスタＱＮ１０，ＱＮ１１，Ｑ
Ｎ１２，ＱＮ１３，ＱＮ１４、電流源ＩＳ４、インバー
タＩＮＶ１、抵抗素子Ｒ７，Ｒ８，Ｒ９，Ｒ１０、逆流
防止用ダイオードＤ３、及びダイオードＤ２，Ｄ１，Ｄ
０によって構成されている。
【００３５】図２に示すように、トランジスタＱＰ７と
ＱＰ８のソースがともに電源電圧Ｖ CC1 に接続され、ゲ
ート同士が接続され、その接続点がトランジスタＱＰ７
のドレインに接続されている。また、トランジスタＱＰ
７とＱＰ８のゲート同士の接続点と電源電圧ＶCC1 との
間に、抵抗素子Ｒ９が接続されている。
ＱＰ８のソースがともに電源電圧Ｖ CC1 に接続され、ゲ
ート同士が接続され、その接続点がトランジスタＱＰ７
のドレインに接続されている。また、トランジスタＱＰ
７とＱＰ８のゲート同士の接続点と電源電圧ＶCC1 との
間に、抵抗素子Ｒ９が接続されている。
【００３６】トランジスタＱＮ１０のソースが接地さ
れ、ドレインが抵抗素子Ｒ７を介してトランジスタＱＰ
７のドレインに接続されている。トランジスタＱＮ１１
のソースが電流源ＩＳ４を介して接地され、ドレインが
トランジスタＱＰ８のドレインに接続されている。トラ
ンジスタＱＮ１０のゲートに入力信号Ｓinが印加され、
トランジスタＱＮ１１のゲートに入力信号Ｓinの論理反
転信号が印加される。
れ、ドレインが抵抗素子Ｒ７を介してトランジスタＱＰ
７のドレインに接続されている。トランジスタＱＮ１１
のソースが電流源ＩＳ４を介して接地され、ドレインが
トランジスタＱＰ８のドレインに接続されている。トラ
ンジスタＱＮ１０のゲートに入力信号Ｓinが印加され、
トランジスタＱＮ１１のゲートに入力信号Ｓinの論理反
転信号が印加される。
【００３７】電流出力用トランジスタＱＮ１２のソース
が接地され、ドレインが負荷抵抗Ｒ８に接続されてい
る。負荷抵抗Ｒ８の他方の端子が電源電圧ＶCC2 に接続
されている。トランジスタＱＮ１２のゲートがトランジ
スタＱＮ１１のドレインに接続されている。
が接地され、ドレインが負荷抵抗Ｒ８に接続されてい
る。負荷抵抗Ｒ８の他方の端子が電源電圧ＶCC2 に接続
されている。トランジスタＱＮ１２のゲートがトランジ
スタＱＮ１１のドレインに接続されている。
【００３８】トランジスタＱＮ１３，ＱＮ１４、逆流防
止用ダイオードＤ３、ダイオードＤ２，Ｄ１，Ｄ０、ト
ランジスタＱＰ９，ＱＰ１０及び抵抗素子Ｒ１０によっ
てクランプ回路１０が構成されている。図２に示すよう
に、トランジスタＱＮ１３は、ソースがトランジスタＱ
Ｎ１２のドレイン、即ち、ノードＮＤ５に接続され、ド
レインが逆流防止用ダイオードＤ３のカソードに接続さ
れている。逆流防止用ダイオードＤ３のアノードは、ト
ランジスタＱＮ１１のドレイン、即ち、ノードＮＤ４に
接続されている。トランジスタＱＮ１４のソースが直列
接続されているダイオードＤ２，Ｄ１，Ｄ０を介して接
地され、ドレインがトランジスタＱＰ９のドレインに接
続されている。トランジスタＱＮ１３とＱＮ１４のゲー
ト同士が接続され、その接続点がトランジスタＱＮ１４
のドレインに接続されている。トランジスタＱＰ９とＱ
Ｐ１０のソースがともに電源電圧ＶCC1 に接続され、ゲ
ート同士が接続され、その接続点がトランジスタＱＰ１
０のドレインに接続されている。トランジスタＱＰ１０
のドレインが抵抗素子Ｒ１０を介して接地されている。
止用ダイオードＤ３、ダイオードＤ２，Ｄ１，Ｄ０、ト
ランジスタＱＰ９，ＱＰ１０及び抵抗素子Ｒ１０によっ
てクランプ回路１０が構成されている。図２に示すよう
に、トランジスタＱＮ１３は、ソースがトランジスタＱ
Ｎ１２のドレイン、即ち、ノードＮＤ５に接続され、ド
レインが逆流防止用ダイオードＤ３のカソードに接続さ
れている。逆流防止用ダイオードＤ３のアノードは、ト
ランジスタＱＮ１１のドレイン、即ち、ノードＮＤ４に
接続されている。トランジスタＱＮ１４のソースが直列
接続されているダイオードＤ２，Ｄ１，Ｄ０を介して接
地され、ドレインがトランジスタＱＰ９のドレインに接
続されている。トランジスタＱＮ１３とＱＮ１４のゲー
ト同士が接続され、その接続点がトランジスタＱＮ１４
のドレインに接続されている。トランジスタＱＰ９とＱ
Ｐ１０のソースがともに電源電圧ＶCC1 に接続され、ゲ
ート同士が接続され、その接続点がトランジスタＱＰ１
０のドレインに接続されている。トランジスタＱＰ１０
のドレインが抵抗素子Ｒ１０を介して接地されている。
【００３９】上述したように構成されたクランプ回路１
０において、トランジスタＱＰ９とＱＰ１０によってカ
レントミラー回路が構成されている。このため、トラン
ジスタＱＰ９のドレイン電流Ｉ2 がトランジスタＱＰ１
０のドレイン電流Ｉ’2 によって決まる。なお、トラン
ジスタＱＰ１０のドレイン電流は、電源電圧ＶCC1 と抵
抗素子Ｒ１０の値によって決まる。このため、このカレ
ントミラー回路によって、トランジスタＱＮ１４のドレ
インに定電流Ｉ2 が供給される。
０において、トランジスタＱＰ９とＱＰ１０によってカ
レントミラー回路が構成されている。このため、トラン
ジスタＱＰ９のドレイン電流Ｉ2 がトランジスタＱＰ１
０のドレイン電流Ｉ’2 によって決まる。なお、トラン
ジスタＱＰ１０のドレイン電流は、電源電圧ＶCC1 と抵
抗素子Ｒ１０の値によって決まる。このため、このカレ
ントミラー回路によって、トランジスタＱＮ１４のドレ
インに定電流Ｉ2 が供給される。
【００４０】動作時に、トランジスタＱＮ１４のソース
電圧ＶD がダイオードＤ２，Ｄ１，Ｄ０順方向電圧降下
によって決定される。即ち、上述した図１と同じよう
に、ダイオードＤ２，Ｄ１，Ｄ０順方向電圧降下をすべ
てＶthとすると、トランジスタＱＮ１４のソース電圧Ｖ
D が３Ｖthとなる。
電圧ＶD がダイオードＤ２，Ｄ１，Ｄ０順方向電圧降下
によって決定される。即ち、上述した図１と同じよう
に、ダイオードＤ２，Ｄ１，Ｄ０順方向電圧降下をすべ
てＶthとすると、トランジスタＱＮ１４のソース電圧Ｖ
D が３Ｖthとなる。
【００４１】本実施形態の駆動回路において、クランプ
回路１０の働きによって、トランジスタＱＮ１２が導通
するとき、トランジスタＱＮ１２のドレイン電圧、即
ち、トランジスタＱＮ１３のソース電圧ＶA がトランジ
スタＱＮ１４のソース電圧ＶDによってクランプされ
る。以下、これについてさらに詳しく説明する。
回路１０の働きによって、トランジスタＱＮ１２が導通
するとき、トランジスタＱＮ１２のドレイン電圧、即
ち、トランジスタＱＮ１３のソース電圧ＶA がトランジ
スタＱＮ１４のソース電圧ＶDによってクランプされ
る。以下、これについてさらに詳しく説明する。
【００４２】入力信号Ｓinがハイレベルのとき、トラン
ジスタＱＮ１０が導通し、トランジスタＱＮ１１が遮断
する。このとき、トランジスタＱＮ１１のドレイン、即
ち、ノードＮＤ４の電位が上昇してトランジスタＱＮ１
２が導通し、負荷抵抗Ｒ８に駆動電流ＩL が供給され
る。このとき、ノードＮＤ４の電圧ＶB は、駆動電流Ｉ
L の電流値に応じて、電源電圧ＶCC1 とトランジスタＱ
Ｎ１４のソース電圧ＶDにダイオードＤ３の順方向電圧
降下ＶF(D3) を加えた電圧との中間の電圧（ＶCC 1 ＞Ｖ
B ＞ＶF(D3) ）に保持される。このとき、例えば、トラ
ンジスタＱＮ１２のドレイン電圧、即ちノードＮＤ５の
電圧ＶA がトランジスタＱＮ１４のソース電圧ＶD より
低くなると、トランジスタＱＮ１３が導通し、トランジ
スタＱＮ１２のドレイン電圧ＶA が引き上げられる。逆
に、トランジスタＱＮ１２のドレイン電圧ＶA がトラン
ジスタＱＮ１４のソース電圧ＶD より高くなると、逆流
防止用ダイオードＤ３の働きによってトランジスタＱＮ
１３が遮断し、トランジスタＱＮ１２のドレイン電圧Ｖ
A がトランジスタＱＮ１２によって引き下げられる。こ
のため、トランジスタＱＮ１２が導通状態にあるとき、
そのドレイン電圧、即ちノードＮＤ５の電圧ＶA は、常
にクランプ回路１０のトランジスタＱＮ１４のソース電
圧ＶD とほぼ同じレベルに保持される。
ジスタＱＮ１０が導通し、トランジスタＱＮ１１が遮断
する。このとき、トランジスタＱＮ１１のドレイン、即
ち、ノードＮＤ４の電位が上昇してトランジスタＱＮ１
２が導通し、負荷抵抗Ｒ８に駆動電流ＩL が供給され
る。このとき、ノードＮＤ４の電圧ＶB は、駆動電流Ｉ
L の電流値に応じて、電源電圧ＶCC1 とトランジスタＱ
Ｎ１４のソース電圧ＶDにダイオードＤ３の順方向電圧
降下ＶF(D3) を加えた電圧との中間の電圧（ＶCC 1 ＞Ｖ
B ＞ＶF(D3) ）に保持される。このとき、例えば、トラ
ンジスタＱＮ１２のドレイン電圧、即ちノードＮＤ５の
電圧ＶA がトランジスタＱＮ１４のソース電圧ＶD より
低くなると、トランジスタＱＮ１３が導通し、トランジ
スタＱＮ１２のドレイン電圧ＶA が引き上げられる。逆
に、トランジスタＱＮ１２のドレイン電圧ＶA がトラン
ジスタＱＮ１４のソース電圧ＶD より高くなると、逆流
防止用ダイオードＤ３の働きによってトランジスタＱＮ
１３が遮断し、トランジスタＱＮ１２のドレイン電圧Ｖ
A がトランジスタＱＮ１２によって引き下げられる。こ
のため、トランジスタＱＮ１２が導通状態にあるとき、
そのドレイン電圧、即ちノードＮＤ５の電圧ＶA は、常
にクランプ回路１０のトランジスタＱＮ１４のソース電
圧ＶD とほぼ同じレベルに保持される。
【００４３】即ち、トランジスタＱＮ１３、ＱＮ１４、
逆流防止用ダイオードＤ３及びダイオードＤ２，Ｄ１，
Ｄ０などによって構成されたクランプ回路１０によっ
て、トランジスタＱＮ１２が導通状態にあるとき、その
ドレイン電圧ＶA がトランジスタＱＮ１４のソース電圧
ＶD と同じレベルにクランプされる。これによって、導
通時にトランジスタＱＮ１２が深い飽和状態に陥るこ
と、つまり必要以上にトランジスタＱＮ１２のゲート電
圧ＶB が上昇することを回避でき、トランジスタＱＮ１
２のオン／オフ状態の切り替えが高速にでき、負荷抵抗
Ｒ８に出力される駆動電流ＩL の立ち上がり、立ち下が
りのバランスを保つことができる。また、入力信号Ｓin
に対して、負荷抵抗Ｒ８に出力される駆動電流ＩL の立
ち上がり、立ち下がりの遅延時間をほぼ等しく制御で
き、駆動電流のタイミングを制御信号Ｓ inによって高精
度に制御できる。
逆流防止用ダイオードＤ３及びダイオードＤ２，Ｄ１，
Ｄ０などによって構成されたクランプ回路１０によっ
て、トランジスタＱＮ１２が導通状態にあるとき、その
ドレイン電圧ＶA がトランジスタＱＮ１４のソース電圧
ＶD と同じレベルにクランプされる。これによって、導
通時にトランジスタＱＮ１２が深い飽和状態に陥るこ
と、つまり必要以上にトランジスタＱＮ１２のゲート電
圧ＶB が上昇することを回避でき、トランジスタＱＮ１
２のオン／オフ状態の切り替えが高速にでき、負荷抵抗
Ｒ８に出力される駆動電流ＩL の立ち上がり、立ち下が
りのバランスを保つことができる。また、入力信号Ｓin
に対して、負荷抵抗Ｒ８に出力される駆動電流ＩL の立
ち上がり、立ち下がりの遅延時間をほぼ等しく制御で
き、駆動電流のタイミングを制御信号Ｓ inによって高精
度に制御できる。
【００４４】図３は、図２に示す駆動回路の動作時の信
号波形を示す波形図である。以下、図２及び図３を参照
しつつ、本実施形態の駆動回路の動作について説明す
る。なお、ここで、電源電圧ＶCC1 を１５〜３０Ｖ、電
源電圧ＶCC2 を２０〜３０Ｖと仮定する。また、入力信
号Ｓinを周期２．０μｓのパルス信号とする。なお、電
源電圧ＶCC1 とＶCC2 とは、同じ電圧であっても、異な
る電圧であっても構わない。まず、入力信号Ｓinがロー
レベルのとき、トランジスタＱＮ１０が遮断し、トラン
ジスタＱＮ１１が導通する。即ち、このとき、トランジ
スタＱＮ１２のゲートがほぼ接地電位に保持されるの
で、トランジスタＱＮ１２が遮断する。このとき、負荷
抵抗Ｒ８に駆動電流が出力されない。
号波形を示す波形図である。以下、図２及び図３を参照
しつつ、本実施形態の駆動回路の動作について説明す
る。なお、ここで、電源電圧ＶCC1 を１５〜３０Ｖ、電
源電圧ＶCC2 を２０〜３０Ｖと仮定する。また、入力信
号Ｓinを周期２．０μｓのパルス信号とする。なお、電
源電圧ＶCC1 とＶCC2 とは、同じ電圧であっても、異な
る電圧であっても構わない。まず、入力信号Ｓinがロー
レベルのとき、トランジスタＱＮ１０が遮断し、トラン
ジスタＱＮ１１が導通する。即ち、このとき、トランジ
スタＱＮ１２のゲートがほぼ接地電位に保持されるの
で、トランジスタＱＮ１２が遮断する。このとき、負荷
抵抗Ｒ８に駆動電流が出力されない。
【００４５】次に、図３に示すように、時間ｔ1 におい
て、入力信号Ｓinがローレベルからハイレベルに切り替
わる。これに応じて、トランジスタＱＮ１０が導通し、
トランジスタＱＮ１１が遮断する。従って、トランジス
タＱＮ１１のドレイン電圧Ｖ B がローレベルからハイレ
ベルに切り替わり、これに従って、トランジスタＱＮ１
２が導通状態に切り替わる。
て、入力信号Ｓinがローレベルからハイレベルに切り替
わる。これに応じて、トランジスタＱＮ１０が導通し、
トランジスタＱＮ１１が遮断する。従って、トランジス
タＱＮ１１のドレイン電圧Ｖ B がローレベルからハイレ
ベルに切り替わり、これに従って、トランジスタＱＮ１
２が導通状態に切り替わる。
【００４６】このとき、トランジスタＱＮ１２のドレイ
ン電圧、即ち、ノードＮＤ５の電圧ＶA がクランプ回路
１０によって、トランジスタＱＮ１４のソース電圧ＶD
とほぼ同じレベルに保持される。即ち、ＶA ＝３Ｖthと
なる。また、負荷抵抗Ｒ８に駆動電流ＩL が供給され
る。
ン電圧、即ち、ノードＮＤ５の電圧ＶA がクランプ回路
１０によって、トランジスタＱＮ１４のソース電圧ＶD
とほぼ同じレベルに保持される。即ち、ＶA ＝３Ｖthと
なる。また、負荷抵抗Ｒ８に駆動電流ＩL が供給され
る。
【００４７】以上説明したように、本実施形態の駆動回
路によれば、ドレイン出力型駆動回路にクランプ回路１
０を設けて、電流出力用トランジスタのドレイン電圧を
所定のレベルに保持する。駆動部分において、入力信号
Ｓinに応じて、負荷抵抗Ｒ８に供給される駆動電流ＩL
のタイミングが制御される。クランプ回路１０によっ
て、電流出力用トランジスタＱＮ１２が導通状態にある
とき、そのドレイン電圧ＶA が一定の電圧レベルに保持
される。このため、トランジスタＱＮ１２が飽和状態に
陥ること、つまり必要以上にトランジスタＱＮ１２のゲ
ート電圧ＶB が上昇することが回避され、オン／オフの
切り替えが高速にでき、負荷抵抗Ｒ８に出力される駆動
電流ＩL の立ち上がり、立ち下がりのバランスを保つこ
とができる。また、入力信号Ｓinに対して、負荷抵抗Ｒ
８に出力される駆動電流ＩL の立ち上がり、立ち下がり
の遅延時間をほぼ等しく制御でき、駆動電流のタイミン
グを制御信号Ｓinによって高精度に制御できる。
路によれば、ドレイン出力型駆動回路にクランプ回路１
０を設けて、電流出力用トランジスタのドレイン電圧を
所定のレベルに保持する。駆動部分において、入力信号
Ｓinに応じて、負荷抵抗Ｒ８に供給される駆動電流ＩL
のタイミングが制御される。クランプ回路１０によっ
て、電流出力用トランジスタＱＮ１２が導通状態にある
とき、そのドレイン電圧ＶA が一定の電圧レベルに保持
される。このため、トランジスタＱＮ１２が飽和状態に
陥ること、つまり必要以上にトランジスタＱＮ１２のゲ
ート電圧ＶB が上昇することが回避され、オン／オフの
切り替えが高速にでき、負荷抵抗Ｒ８に出力される駆動
電流ＩL の立ち上がり、立ち下がりのバランスを保つこ
とができる。また、入力信号Ｓinに対して、負荷抵抗Ｒ
８に出力される駆動電流ＩL の立ち上がり、立ち下がり
の遅延時間をほぼ等しく制御でき、駆動電流のタイミン
グを制御信号Ｓinによって高精度に制御できる。
【００４８】また、図２に示すように、本実施形態の駆
動回路の駆動部において、トランジスタＱＰ７とＱＰ８
からなるカレントミラー回路によって、トランジスタＱ
Ｐ８のドレイン電流Ｉ1 が決まる。また、トランジスタ
ＱＮ１１に流れる電流が電流源ＩＳ４の供給電流Ｉ0 に
よって決まる。このため、トランジスタＱＮ１１のオン
／オフ状態が切り換えられるときの貫通電流が、カレン
トミラー回路の電流Ｉ 1 及び電流源の電流Ｉ0 によって
制限され、トランジスタの切り替えによる消費電力の増
加、スイッチングノイズによる回路の誤動作などを防止
できる。
動回路の駆動部において、トランジスタＱＰ７とＱＰ８
からなるカレントミラー回路によって、トランジスタＱ
Ｐ８のドレイン電流Ｉ1 が決まる。また、トランジスタ
ＱＮ１１に流れる電流が電流源ＩＳ４の供給電流Ｉ0 に
よって決まる。このため、トランジスタＱＮ１１のオン
／オフ状態が切り換えられるときの貫通電流が、カレン
トミラー回路の電流Ｉ 1 及び電流源の電流Ｉ0 によって
制限され、トランジスタの切り替えによる消費電力の増
加、スイッチングノイズによる回路の誤動作などを防止
できる。
【００４９】さらに、本実施形態の駆動回路に設けられ
ているクランプ回路１０の逆流防止用ダイオードＤ３と
トランジスタＱＮ１３以外の回路は、複数の出力部分回
路によって共有することができる。即ち、図２に示す駆
動回路において、クランプ回路１０の逆流防止用ダイオ
ードＤ３とトランジスタＱＮ１３と駆動回路を複数設け
て出力アレイ回路を構成することができる。このアレイ
回路にある複数の駆動部分が一つのクランプ回路を共有
して制御特性を改善することができる。このため、クラ
ンプ回路を設けることによって回路構成が複雑になるこ
とがなく、例えば、インクジェット式プリンタに用いら
れるプリントヘッドの小型化及び印字ドットの微細化を
実現できる。
ているクランプ回路１０の逆流防止用ダイオードＤ３と
トランジスタＱＮ１３以外の回路は、複数の出力部分回
路によって共有することができる。即ち、図２に示す駆
動回路において、クランプ回路１０の逆流防止用ダイオ
ードＤ３とトランジスタＱＮ１３と駆動回路を複数設け
て出力アレイ回路を構成することができる。このアレイ
回路にある複数の駆動部分が一つのクランプ回路を共有
して制御特性を改善することができる。このため、クラ
ンプ回路を設けることによって回路構成が複雑になるこ
とがなく、例えば、インクジェット式プリンタに用いら
れるプリントヘッドの小型化及び印字ドットの微細化を
実現できる。
【００５０】第２実施形態
図４は本発明に係る駆動回路の第２の実施形態を示す回
路図である。図示のように、本実施形態の駆動回路は、
図２に示す本発明の第１の実施形態の駆動回路とほぼ同
じ構成を有する。ただし、本実施形態において、クラン
プ回路２０の構成は、第１の実施形態の駆動回路におけ
るクランプ回路１０とは異なる。
路図である。図示のように、本実施形態の駆動回路は、
図２に示す本発明の第１の実施形態の駆動回路とほぼ同
じ構成を有する。ただし、本実施形態において、クラン
プ回路２０の構成は、第１の実施形態の駆動回路におけ
るクランプ回路１０とは異なる。
【００５１】図４に示すように、本実施形態の駆動回路
において、ｎＭＯＳトランジスタＱＮ１０，ＱＮ１１，
ＱＮ１２などによって構成されている駆動部は、図２に
示す第１の実施形態の駆動回路の対応する部分とほぼ同
じ構成を有する。一方、クランプ回路２０は、ｎＭＯＳ
トランジスタＱＮ１３，ＱＮ１４，ＱＮ１５、ｐＭＯＳ
トランジスタＱＰ９，ＱＰ１０、ダイオードＤ２，Ｄ
１，Ｄ０及び抵抗素子Ｒ１０によって構成されている。
第１の実施形態の駆動回路のクランプ回路１０に較べ
て、逆流防止用ダイオードＤ３が削除され、ｎＭＯＳト
ランジスタＱＮ１５が追加されている。
において、ｎＭＯＳトランジスタＱＮ１０，ＱＮ１１，
ＱＮ１２などによって構成されている駆動部は、図２に
示す第１の実施形態の駆動回路の対応する部分とほぼ同
じ構成を有する。一方、クランプ回路２０は、ｎＭＯＳ
トランジスタＱＮ１３，ＱＮ１４，ＱＮ１５、ｐＭＯＳ
トランジスタＱＰ９，ＱＰ１０、ダイオードＤ２，Ｄ
１，Ｄ０及び抵抗素子Ｒ１０によって構成されている。
第１の実施形態の駆動回路のクランプ回路１０に較べ
て、逆流防止用ダイオードＤ３が削除され、ｎＭＯＳト
ランジスタＱＮ１５が追加されている。
【００５２】本発明の駆動回路の第１の実施形態におい
て、電流出力用トランジスタＱＮ１２が遮断状態にある
とき、そのドレイン電圧、即ち、ノードＮＤ５の電圧Ｖ
A がほぼ電源電圧ＶCC2 に保持される。このとき、トラ
ンジスタＱＮ１３のゲート電圧がトランジスタＱＮ１４
のゲート電圧と等しく、例えば、直列接続されているダ
イオードＤ２，Ｄ１，Ｄ０の順方向電圧降下及びトラン
ジスタＱＮ１４のゲート−ソース間電圧の和となる。電
源電圧ＶCC2 は、通常、例えば、２０〜３０Ｖの高電圧
である。このため、トランジスタＱＮ１３のゲート−ソ
ース間に高い逆バイアス電圧が印加されるので、トラン
ジスタＱＮ１３は、ゲート−ソース間逆耐圧特性のよい
トランジスタを用いなければならない。例えば、トラン
ジスタＱＮ１３はソースとドレインにそれぞれ２重拡散
を施した対称ＬＤＭＯＳを用いることで、このゲート−
ソース間の逆バイアス電圧が耐えられるが、ドレインの
み２重拡散した非対称ＬＤＭＯＳの場合、ソース−基板
間の耐圧が小さく、この逆バイアス電圧に耐えられな
い。このように、図２に示す本発明の第１の実施形態の
駆動回路において、トランジスタＱＮ１３のソース−基
板間（バックゲート）の逆耐圧特性を改善するための措
置を取らなければならない。これによって、製造工程数
が増え、製造コストが上がる不利益が生じる。
て、電流出力用トランジスタＱＮ１２が遮断状態にある
とき、そのドレイン電圧、即ち、ノードＮＤ５の電圧Ｖ
A がほぼ電源電圧ＶCC2 に保持される。このとき、トラ
ンジスタＱＮ１３のゲート電圧がトランジスタＱＮ１４
のゲート電圧と等しく、例えば、直列接続されているダ
イオードＤ２，Ｄ１，Ｄ０の順方向電圧降下及びトラン
ジスタＱＮ１４のゲート−ソース間電圧の和となる。電
源電圧ＶCC2 は、通常、例えば、２０〜３０Ｖの高電圧
である。このため、トランジスタＱＮ１３のゲート−ソ
ース間に高い逆バイアス電圧が印加されるので、トラン
ジスタＱＮ１３は、ゲート−ソース間逆耐圧特性のよい
トランジスタを用いなければならない。例えば、トラン
ジスタＱＮ１３はソースとドレインにそれぞれ２重拡散
を施した対称ＬＤＭＯＳを用いることで、このゲート−
ソース間の逆バイアス電圧が耐えられるが、ドレインの
み２重拡散した非対称ＬＤＭＯＳの場合、ソース−基板
間の耐圧が小さく、この逆バイアス電圧に耐えられな
い。このように、図２に示す本発明の第１の実施形態の
駆動回路において、トランジスタＱＮ１３のソース−基
板間（バックゲート）の逆耐圧特性を改善するための措
置を取らなければならない。これによって、製造工程数
が増え、製造コストが上がる不利益が生じる。
【００５３】これに対して、本実施形態の駆動回路のク
ランプ回路において、トランジスタＱＮ１２のドレイン
とトランジスタＱＮ１３のソースとの間に、ｎＭＯＳト
ランジスタＱＮ１５が接続されている。図４に示すよう
に、トランジスタＱＮ１５のドレインがトランジスタＱ
Ｎ１２のドレイン、即ち、ノードＮＤ５に接続され、そ
のソースがトランジスタＱＮ１３のソースに接続されて
いる。トランジスタＱＮ１５のゲートがノードＮＤ４に
接続されている。
ランプ回路において、トランジスタＱＮ１２のドレイン
とトランジスタＱＮ１３のソースとの間に、ｎＭＯＳト
ランジスタＱＮ１５が接続されている。図４に示すよう
に、トランジスタＱＮ１５のドレインがトランジスタＱ
Ｎ１２のドレイン、即ち、ノードＮＤ５に接続され、そ
のソースがトランジスタＱＮ１３のソースに接続されて
いる。トランジスタＱＮ１５のゲートがノードＮＤ４に
接続されている。
【００５４】このように構成されているクランプ回路に
おいて、入力信号Ｓinに従って、ノードＮＤ４がローレ
ベルに保持され、トランジスタＱＮ１２が遮断状態にあ
るとき、トランジスタＱＮ１５も遮断状態にある。この
とき、トランジスタＱＮ１５のドレインに印加される電
源電圧ＶCC2 とトランジスタＱＮ１３の基板電圧との電
圧差は、トランジスタＱＮ１５とトランジスタＱＮ１３
によって分担する。即ち、この電圧差がトランジスタＱ
Ｎ１５のドレイン−ソース間及びトランジスタＱＮ１３
のソース−基板間で分圧される。トランジスタＱＮ１５
が遮断状態にあるので、そのドレイン−ソース間の抵抗
が大きく、この電圧差のほとんどがトランジスタＱＮ１
５のドレイン−ソース間にかかる。これによって、トラ
ンジスタＱＮ１３のソース−基板間に高い逆バイアス電
圧がかかることなく、トランジスタＱＮ１３は通常の耐
圧特性を有すればよい。また、ノードＮＤ４がローレベ
ルに保持されることにより、トランジスタＱＮ１５のゲ
ート電圧もローレベル（接地電位）になるので、トラン
ジスタＱＮ１５は完全に遮断状態となる。従って、図２
の実施例における逆流防止用ダイオードＤ３は不要とな
る。通常、ドレインのみを二重拡散構造とした非対称Ｌ
ＤＭＯＳトランジスタのドレイン−ソース間の耐圧が大
きく、特別な耐圧処理をせずにこの高電圧に十分耐えら
れる。これによって、製造工程数の増加を回避でき、製
造コストを必要最小限に抑えられる。
おいて、入力信号Ｓinに従って、ノードＮＤ４がローレ
ベルに保持され、トランジスタＱＮ１２が遮断状態にあ
るとき、トランジスタＱＮ１５も遮断状態にある。この
とき、トランジスタＱＮ１５のドレインに印加される電
源電圧ＶCC2 とトランジスタＱＮ１３の基板電圧との電
圧差は、トランジスタＱＮ１５とトランジスタＱＮ１３
によって分担する。即ち、この電圧差がトランジスタＱ
Ｎ１５のドレイン−ソース間及びトランジスタＱＮ１３
のソース−基板間で分圧される。トランジスタＱＮ１５
が遮断状態にあるので、そのドレイン−ソース間の抵抗
が大きく、この電圧差のほとんどがトランジスタＱＮ１
５のドレイン−ソース間にかかる。これによって、トラ
ンジスタＱＮ１３のソース−基板間に高い逆バイアス電
圧がかかることなく、トランジスタＱＮ１３は通常の耐
圧特性を有すればよい。また、ノードＮＤ４がローレベ
ルに保持されることにより、トランジスタＱＮ１５のゲ
ート電圧もローレベル（接地電位）になるので、トラン
ジスタＱＮ１５は完全に遮断状態となる。従って、図２
の実施例における逆流防止用ダイオードＤ３は不要とな
る。通常、ドレインのみを二重拡散構造とした非対称Ｌ
ＤＭＯＳトランジスタのドレイン−ソース間の耐圧が大
きく、特別な耐圧処理をせずにこの高電圧に十分耐えら
れる。これによって、製造工程数の増加を回避でき、製
造コストを必要最小限に抑えられる。
【００５５】本実施形態の駆動回路は、上述したよう
に、クランプ回路２０において、逆流防止用ダイオード
Ｄ３を削除し、トランジスタＱＮ１５を追加した点を除
けば、図２に示す本発明の第１の実施形態の駆動回路と
ほぼ同じである。このため、本実施形態の駆動回路は、
上述した第１の実施形態の駆動回路とほぼ同じように動
作する。以下、図４を参照しつつ、本実施形態の駆動回
路の動作について簡単に説明する。
に、クランプ回路２０において、逆流防止用ダイオード
Ｄ３を削除し、トランジスタＱＮ１５を追加した点を除
けば、図２に示す本発明の第１の実施形態の駆動回路と
ほぼ同じである。このため、本実施形態の駆動回路は、
上述した第１の実施形態の駆動回路とほぼ同じように動
作する。以下、図４を参照しつつ、本実施形態の駆動回
路の動作について簡単に説明する。
【００５６】入力信号Ｓinがローレベルのとき、トラン
ジスタＱＮ１０が遮断し、トランジスタＱＮ１１が導通
する。これに応じて、ノードＮＤ４がローレベルに保持
され、トランジスタＱＮ１２が遮断する。このとき、ノ
ードＮＤ５がほぼ電源電圧Ｖ CC2 に保持され、負荷抵抗
Ｒ８に駆動電流が流れない。このとき、トランジスタＱ
Ｎ１５は遮断し、ノードＮＤ５とトランジスタＱＮ１３
またはＱＮ１５の基板との間の高電圧は、ほとんどトラ
ンジスタＱＮ１５のドレイン−ソース間にかかり、トラ
ンジスタＱＮ１３またはＱＮ１５のソース−基板間の耐
圧負担が低減される。
ジスタＱＮ１０が遮断し、トランジスタＱＮ１１が導通
する。これに応じて、ノードＮＤ４がローレベルに保持
され、トランジスタＱＮ１２が遮断する。このとき、ノ
ードＮＤ５がほぼ電源電圧Ｖ CC2 に保持され、負荷抵抗
Ｒ８に駆動電流が流れない。このとき、トランジスタＱ
Ｎ１５は遮断し、ノードＮＤ５とトランジスタＱＮ１３
またはＱＮ１５の基板との間の高電圧は、ほとんどトラ
ンジスタＱＮ１５のドレイン−ソース間にかかり、トラ
ンジスタＱＮ１３またはＱＮ１５のソース−基板間の耐
圧負担が低減される。
【００５７】入力信号Ｓinがローレベルからハイレベル
に切り替わると、これに従ってトランジスタＱＮ１０が
導通し、トランジスタＱＮ１１が遮断する。このため、
ノードＮＤ４がハイレベル、例えば、駆動電流ＩL に応
じて電源電圧ＶCC1 とトランジスタＱＮ１４のソース電
圧ＶD との中間のレベルに保持される。これに応じて、
トランジスタＱＮ１２、ＱＮ１３及びＱＮ１５が導通す
る。このとき、ノードＮＤ５の電圧ＶA は、クランプ回
路２０によって、ほぼトランジスタＱＮ１４のソース電
圧ＶD と等しく保持される。例えば、トランジスタＱＮ
１４のソースと接地電位との間に直列接続されているダ
イオードＤ２，Ｄ１，Ｄ０の順方向電圧降下をすべてＶ
thとすると、トランジスタＱＮ１４のソース電圧ＶD は
３Ｖthとなる。これに応じて、ノードＮＤ５の電圧ＶA
もほぼ３Ｖthに保持される。トランジスタＱＮ１２が導
通している間、負荷抵抗Ｒ８に駆動電流ＩL が流れる。
に切り替わると、これに従ってトランジスタＱＮ１０が
導通し、トランジスタＱＮ１１が遮断する。このため、
ノードＮＤ４がハイレベル、例えば、駆動電流ＩL に応
じて電源電圧ＶCC1 とトランジスタＱＮ１４のソース電
圧ＶD との中間のレベルに保持される。これに応じて、
トランジスタＱＮ１２、ＱＮ１３及びＱＮ１５が導通す
る。このとき、ノードＮＤ５の電圧ＶA は、クランプ回
路２０によって、ほぼトランジスタＱＮ１４のソース電
圧ＶD と等しく保持される。例えば、トランジスタＱＮ
１４のソースと接地電位との間に直列接続されているダ
イオードＤ２，Ｄ１，Ｄ０の順方向電圧降下をすべてＶ
thとすると、トランジスタＱＮ１４のソース電圧ＶD は
３Ｖthとなる。これに応じて、ノードＮＤ５の電圧ＶA
もほぼ３Ｖthに保持される。トランジスタＱＮ１２が導
通している間、負荷抵抗Ｒ８に駆動電流ＩL が流れる。
【００５８】上述したように、本実施形態の駆動回路に
おいて、入力信号Ｓinに応じて、負荷抵抗Ｒ８に供給さ
れる駆動電流ＩL のタイミングが制御される。即ち、入
力信号Ｓinがローレベルのとき、負荷抵抗Ｒ８に駆動電
流が供給されず、入力信号Ｓ inがハイレベルのとき、負
荷抵抗Ｒ８に駆動電流ＩL が供給される。さらに、本実
施形態の駆動回路において、クランプ回路２０が設けら
れ、電流出力用トランジスタＱＮ１２が導通するときそ
のドレイン電圧が所定のレベルに保持される。これによ
って、トランジスタＱＮ１２が深い飽和状態になるこ
と、つまりトランジスタＱＮ１２のゲート電圧が必要以
上に上昇することが回避され、オン／オフ状態の切り替
えが高速に行える。また、負荷抵抗に出力される駆動電
流の立ち上がりと立ち下がりの対称性がよくなり、ま
た、入力信号Ｓinに対して立ち上がりエッジと立ち下が
りエッジの遅延時間をほぼ等しく保持できる。
おいて、入力信号Ｓinに応じて、負荷抵抗Ｒ８に供給さ
れる駆動電流ＩL のタイミングが制御される。即ち、入
力信号Ｓinがローレベルのとき、負荷抵抗Ｒ８に駆動電
流が供給されず、入力信号Ｓ inがハイレベルのとき、負
荷抵抗Ｒ８に駆動電流ＩL が供給される。さらに、本実
施形態の駆動回路において、クランプ回路２０が設けら
れ、電流出力用トランジスタＱＮ１２が導通するときそ
のドレイン電圧が所定のレベルに保持される。これによ
って、トランジスタＱＮ１２が深い飽和状態になるこ
と、つまりトランジスタＱＮ１２のゲート電圧が必要以
上に上昇することが回避され、オン／オフ状態の切り替
えが高速に行える。また、負荷抵抗に出力される駆動電
流の立ち上がりと立ち下がりの対称性がよくなり、ま
た、入力信号Ｓinに対して立ち上がりエッジと立ち下が
りエッジの遅延時間をほぼ等しく保持できる。
【００５９】また、上述した第１の実施形態の駆動回路
と同様に、駆動部においてトランジスタＱＮ１１の状態
が切り替わるときの貫通電流は、トランジスタＱＰ７と
ＱＰ８からなるカレントミラー回路の出力電流Ｉ1 及び
電流源ＩＳ４の供給電流Ｉ0によって制限されるので、
トランジスタの状態の切り替えによる消費電力の増加を
抑制できる。また、トランジスタのスイッチングノイズ
による回路の誤動作等を防止できる。
と同様に、駆動部においてトランジスタＱＮ１１の状態
が切り替わるときの貫通電流は、トランジスタＱＰ７と
ＱＰ８からなるカレントミラー回路の出力電流Ｉ1 及び
電流源ＩＳ４の供給電流Ｉ0によって制限されるので、
トランジスタの状態の切り替えによる消費電力の増加を
抑制できる。また、トランジスタのスイッチングノイズ
による回路の誤動作等を防止できる。
【００６０】さらに、本実施形態の駆動回路によれば、
上述した本発明の第１の実施形態と同様に、クランプ回
路のトランジスタＱＮ１３とＱＮ１５以外の回路は複数
の駆動部分によって共有することができるので、複数の
駆動部分で構成された出力アレイ回路に一つのクランプ
回路のみを設ければ、すべての駆動部分の出力特性を改
善できる。これによって、例えば、プリンタヘッドの小
型化及び印字ドットの精度の良い微細化を容易に実現可
能である。
上述した本発明の第１の実施形態と同様に、クランプ回
路のトランジスタＱＮ１３とＱＮ１５以外の回路は複数
の駆動部分によって共有することができるので、複数の
駆動部分で構成された出力アレイ回路に一つのクランプ
回路のみを設ければ、すべての駆動部分の出力特性を改
善できる。これによって、例えば、プリンタヘッドの小
型化及び印字ドットの精度の良い微細化を容易に実現可
能である。
【００６１】
【発明の効果】以上説明したように、本発明の駆動回路
によれば、負荷抵抗に供給される駆動電流の立ち上がり
及び立ち下がりのバランスを保つことができ、かつ入力
信号に対して、負荷抵抗に出力される駆動電流の立ち上
がり遅延時間と立ち下がり遅延時間をほぼ等しく保持で
き、駆動電流の出力タイミングを高精度で制御できる利
点がある。また、本発明の駆動回路によれば、複数の駆
動部分によって一つのクランプ回路を共有することがで
きるので、複数の駆動部分からなる出力アレイ回路に一
つのクランプ回路のみを設ければ、すべての駆動部分の
出力特性を改善でき、クランプ回路を設けることによっ
て回路構成が複雑になることがなく、プリントヘッドの
小型化及び印字ドットの微細化を容易に実現できる。さ
らに、本発明によれば、クランプ回路において、逆耐圧
特性が要求されるトランジスタのソース側にＭＯＳトラ
ンジスタを接続することによって、通常の耐圧特性を有
するＭＯＳトランジスタでも逆耐圧による破壊を防止で
き、回路の製造工程数の増加を防止でき、製造コストの
低減を実現できる利点がある。
によれば、負荷抵抗に供給される駆動電流の立ち上がり
及び立ち下がりのバランスを保つことができ、かつ入力
信号に対して、負荷抵抗に出力される駆動電流の立ち上
がり遅延時間と立ち下がり遅延時間をほぼ等しく保持で
き、駆動電流の出力タイミングを高精度で制御できる利
点がある。また、本発明の駆動回路によれば、複数の駆
動部分によって一つのクランプ回路を共有することがで
きるので、複数の駆動部分からなる出力アレイ回路に一
つのクランプ回路のみを設ければ、すべての駆動部分の
出力特性を改善でき、クランプ回路を設けることによっ
て回路構成が複雑になることがなく、プリントヘッドの
小型化及び印字ドットの微細化を容易に実現できる。さ
らに、本発明によれば、クランプ回路において、逆耐圧
特性が要求されるトランジスタのソース側にＭＯＳトラ
ンジスタを接続することによって、通常の耐圧特性を有
するＭＯＳトランジスタでも逆耐圧による破壊を防止で
き、回路の製造工程数の増加を防止でき、製造コストの
低減を実現できる利点がある。
【図１】本発明に係る駆動回路の第１の実施形態を示す
概念図である。
概念図である。
【図２】本発明に係る駆動回路の第１の実施形態の一構
成例を示す回路図である。
成例を示す回路図である。
【図３】本発明に係る駆動回路の第１の実施形態の動作
を示す波形図である。
を示す波形図である。
【図４】本発明に係る駆動回路の第２の実施形態を示す
回路図である。
回路図である。
【図５】従来の駆動回路の一構成例を示す回路図であ
る。
る。
【図６】従来の駆動回路の他の構成例を示す回路図であ
る。
る。
【図７】従来の駆動回路の他の構成例を示す回路図であ
る。
る。
１０、２０…クランプ回路、ＶCC1 ，ＶCC2 …電源電
圧、ＧＮＤ…接地電位。
圧、ＧＮＤ…接地電位。
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Ｆターム(参考） 5J055 AX27 AX55 AX64 BX16 CX10
CX27 DX22 DX55 EX01 EX07
EX11 EX19 EY01 EY12 EY21
EZ03 EZ07 EZ16 FX13 FX17
FX35 GX01 GX04
5J056 AA05 BB19 CC01 CC02 CC12
DD13 DD28 DD55 EE07 FF08
KK01
5J092 AA01 CA14 CA57 CA87 FA19
FA20 HA10 HA17 HA19 HA29
HA38 KA04 KA05 KA09 KA21
MA22 SA00 TA01 TA06
5J500 AA01 AC14 AC57 AC87 AF19
AF20 AH10 AH17 AH19 AH29
AH38 AK04 AK05 AK09 AK21
AM22 AS00 AT01 AT06
Claims (9)
- 【請求項１】第１の電源電圧の供給端子に接続された負
荷抵抗に対して駆動電流を供給する駆動回路であって、 上記負荷抵抗に直列に接続された電流出力用ＭＯＳトラ
ンジスタと、 第２の電源電圧の供給端子に接続され、上記電流出力用
ＭＯＳトランジスタのゲート端子に駆動信号を供給する
駆動部と、 上記第２の電源電圧の供給端子に接続され、上記電流出
力用ＭＯＳトランジスタのドレイン端子を所定の電位に
保持するためのクランプ回路と、 を有する駆動回路。 - 【請求項２】上記クランプ回路が、 上記電流出力用ＭＯＳトランジスタのゲート端子とドレ
イン端子との間に接続された第１のＭＯＳトランジスタ
と、 ゲート端子とドレイン端子とが互いに接続され、当該ゲ
ート端子が上記第１のＭＯＳトランジスタのゲート端子
に接続された第２のＭＯＳトランジスタと、 上記電流出力用ＭＯＳトランジスタのゲート端子と上記
第１のＭＯＳトランジスタとの間または上記第１のＭＯ
Ｓトランジスタと上記電流出力用ＭＯＳトランジスタの
ドレイン端子との間に接続された整流素子と、 上記第２のＭＯＳトランジスタのソース端子に接続さ
れ、当該ソース端子の電位を所定の電圧に保持する電圧
保持手段と、 を有する請求項１記載の駆動回路。 - 【請求項３】上記クランプ回路が上記第２のＭＯＳトラ
ンジスタに電流を供給する第１の電流源を有し、 上記電流出力用ＭＯＳトランジスタと上記第１および第
２のＭＯＳトランジスタとがｎＭＯＳトランジスタであ
り、 上記電圧保持手段が上記第２のｎＭＯＳトランジスタの
ソース端子と基準電位との間に直列に接続された複数個
のダイオードである請求項２記載の駆動回路。 - 【請求項４】上記第１の電流源が、上記第２の電源電圧
の供給端子と上記第２のｎＭＯＳトランジスタのドレイ
ン端子との間に接続された第１のｐＭＯＳトランジスタ
と、ゲート端子とドレイン端子とが互いに接続され、当
該ゲート端子が上記第１のｐＭＯＳトランジスタのゲー
ト端子に接続され、ソース端子が上記第２の電源電圧の
供給端子に接続された第２のｐＭＯＳトランジスタと、
上記第２のｐＭＯＳトランジスタのドレイン端子と基準
電位との間に接続された第１の抵抗素子とを有する請求
項３記載の駆動回路。 - 【請求項５】上記整流素子が、上記電流出力用ｎＭＯＳ
トランジスタのゲート端子にアノードが接続され、上記
第１のｎＭＯＳトランジスタのドレイン端子にカソード
が接続されたダイオードである請求項３または４記載の
駆動回路。 - 【請求項６】上記整流素子が、上記電流出力用ｎＭＯＳ
トランジスタのドレイン端子と上記第１のｎＭＯＳトラ
ンジスタのソース端子との間に接続され、ゲート端子が
上記第１のｎＭＯＳトランジスタのドレイン端子に接続
された第３のｎＭＯＳトランジスタである請求項３また
は４記載の駆動回路。 - 【請求項７】上記駆動部が、 上記電流出力用ＭＯＳトランジスタのゲート端子に接続
され、上記電流供給用ＭＯＳトランジスタに駆動信号を
供給する第４のＭＯＳトランジスタと、 上記第４のＭＯＳトランジスタに電流を供給する第２の
電流源とを有する 請求項１、２、３、４、５または６記載の駆動回路。 - 【請求項８】上記駆動部が、ｎＭＯＳトランジスタであ
る上記第４のＭＯＳトランジスタのソース端子と基準電
位との間に接続された第３の電流源と、上記第２の電流
源と基準電位との間に接続され、上記第４のｎＭＯＳト
ランジスタと相補的に動作する第５のｎＭＯＳトランジ
スタとを有し、 上記第２の電流源が、上記第２の電源電圧の供給端子と
上記第５のｎＭＯＳトランジスタとの間に接続され、ゲ
ート端子とドレイン端子とが接続された第３のｐＭＯＳ
トランジスタと、上記第２の電源電圧の供給端子と上記
電流出力用ＭＯＳトランジスタのゲート端子と上記第４
のｎＭＯＳトランジスタとの接続中点との間に接続さ
れ、ゲート端子が上記第３のｐＭＯＳトランジスタのゲ
ート端子に接続された第４のｐＭＯＳトランジスタとを
有する請求項７記載の駆動回路。 - 【請求項９】上記駆動部が、上記第３のｐＭＯＳトラン
ジスタのドレイン端子と上記第５のｎＭＯＳトランジス
タのドレイン端子との間に接続された第２の抵抗素子
と、上記第２の電源電圧の供給端子と上記第３のｐＭＯ
Ｓトランジスタのゲート端子との間に接続された第３の
抵抗素子とを有する請求項８記載の駆動回路。
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