JP4014865B2 - 駆動回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、駆動回路、例えば、バブルジェットプリンタに用いられ、プリンタヘッド部のヒーターに加熱するための駆動電流を供給する電流出力型駆動回路に関するものである。
【０００２】
【従来の技術】
バブルジェットプリンタのヘッド部において、ヒーターに電流を供給することで熱を発生させ、この熱によってヘッダ部のノズル内にバブルを発生させ、紙面にインクを吹き付ける。通常、ヒーターに電流を供給するための駆動回路がヘッド部に設けられている。従来では、この駆動回路は、バイポーラトランジスタで構成されていたが、低消費電力化のためにＣＭＯＳトランジスタで構成される駆動回路が望まれる。
【０００３】
図６は、駆動回路の一構成例を示す概略図である。図示のように、駆動回路は、入力バッファ１０、レベル変換回路２０、駆動部３０及び電流出力部４０によって構成されている。通常動作速度の面でバイポーラトランジスタに劣るＣＭＯＳトランジスタによって図６に示す駆動回路を構成する場合、動作速度、特に電流出力部４０における出力電流の切り替え特性が重要なスペックとなる。
【０００４】
理想的には、駆動回路によってヒーターに供給される駆動電流は、入力される制御信号Ｓinによって歪みなく制御できることが望ましい。即ち、駆動回路によってヒーターに供給される駆動電流の波形は、制御信号Ｓinの波形とほぼ一致することが要求される。しかし、実際にＣＭＯＳトランジスタによって駆動回路が構成された場合、回路の周波数特性及び遅延特性などによって、出力される駆動電流の波形が入力信号Ｓinの波形と異なることがある。
【０００５】
図７は、入力信号Ｓin及び駆動回路によって出力される駆動電流ＩH の波形の一例を示す波形図である。図示のように、駆動電流ＩH の波形において、立ち上がり時間ｔR 、立ち下がり時間ｔF 、立ち上がり遅延時間ｔPLH 及び立ち下がり遅延時間ｔPHL が重要なスペックとなる。
なお、立ち上がり時間ｔR は駆動電流ＩH が最大電流値ＩHmaxの１０％から９０％に達するまでの所要時間であり、立ち下がり時間ｔF は、駆動電流ＩH が最大電流値ＩHmaxの９０％から１０％に下がるための時間である。また、立ち上がり遅延時間ｔPLH は、入力信号Ｓinの立ち上がりエッジに対する、駆動電流の立ち上がりエッジの遅延時間であり、また、立ち下がり遅延時間ｔPHL は、入力信号Ｓinの立ち下がりエッジに対する、駆動電流の立ち下がりエッジの遅延時間である。
【０００６】
図８は、出力部４０に用いられている電流出力ＭＯＳトランジスタＱH のドレイン−ソース間電圧Ｖds及びドレイン電流Ｉdsの特性を示している。ＭＯＳトランジスタの導通時の抵抗、いわゆるオン抵抗は、そのゲート−ソース間電圧Ｖgによって決まり、飽和領域を除けば、通常ＭＯＳトランジスタのオン抵抗はそのドレイン−ソース間電圧Ｖdsによらず、ゲート−ソース間電圧Ｖg にのみ依存する。また、ＭＯＳトランジスタのドレイン電流Ｉds、即ち、負荷抵抗Ｒ１に供給される駆動電流ＩH は、電源電圧ＶH 、負荷抵抗値ｒ１及びＭＯＳトランジスタのオン抵抗ｒONによって決まり、次式で与えられる。
【０００７】
【数１】
ＩH ＝ＶH ／（ｒ１＋ｒON） …（１）
【０００８】
図８における点線は、ＭＯＳトランジスタのドレインに接続されているヒーターの負荷特性を示している。ここで、電源電圧ＶH を２５Ｖとし、ヒーターの抵抗値を約２５０Ωとする。
図８に示すように、ヒーターに供給される駆動電流ＩH は、トランジスタのゲート電圧Ｖg に応じて、０ｍＡから、約１００ｍＡまで変化する。
【０００９】
電流出力用ＭＯＳトランジスタの出力特性及びヒーターの負荷特性をもとに、入力信号Ｓinに対して、電流出力トランジスタＱH のゲート電圧Ｖg 及びその出力電流ＩH の特性が求められる。
図９は、入力信号Ｓin、電流出力トランジスタＱH のゲート電圧Ｖg 及び駆動電流ＩH のそれぞれの波形を示している。また、図９において、立ち上がり遅延時間ｔPLH と立ち下がり遅延時間ｔPHL の関係も示されている。
【００１０】
図９に示すように、立ち上がり遅延時間ｔPLH は、入力信号Ｓinの立ち上がりエッジにおいて、その電圧が最大値の半分、例えば、最大値が入力バッファ１０の電源電圧Ｖdd＝５Ｖのとき、その半分の２．５Ｖに達してから、電流出力トランジスタＱH のゲート電圧Ｖg が、例えば、６Ｖに達するまでの遅延時間をいう。なお、ここで、トランジスタＱH のゲート電圧Ｖg の最大値を、電源電圧ＶHとほぼ等しく、例えば、２５Ｖとする。
また、立ち下がり遅延時間ｔPHL は、入力信号Ｓinの立ち下がりエッジにおいて、その電圧が最大値Ｖddの半分、即ち、２．５Ｖに達してから、トランジスタＱH のゲート電圧Ｖg が６Ｖに低下するまでの時間をいう。
【００１１】
また、立ち上がり遅延時間ｔPLH は、入力信号Ｓinが最大値の半分に達してから駆動電流ＩH が最大値の半分に達するまでの遅延時間にほぼ等しく、一方、立ち下がり遅延時間ｔPHL は、入力信号Ｓinが最大値の半分に達してから、駆動電流ＩH が最大値の半分に達するまでの遅延時間にほぼ等しくなる。
【００１２】
図示のように、電流出力トランジスタＱH のゲート電圧Ｖg が０Ｖから６Ｖに上昇するに要する時間は、ゲート電圧Ｖg が最大値の２５Ｖから６Ｖまでに降下するために要する時間より短い。即ち、立ち下がり遅延時間ｔPHL ＞立ち上がり遅延時間ｔPLH 。
【００１３】
このため、出力される駆動電流ＩH の立ち上がり時間ｔR と立ち下がり時間ｔF を同じにした場合、入力信号Ｓinに対して、駆動電流ＩH の立ち下がり遅延時間ｔPHL は、立ち上がり遅延時間ｔPLH より長くなる。即ち、駆動電流ＩH の立ち上がりと立ち下がりのバランスが悪くなり、入力信号Ｓinのパルス幅Ｔw-INより駆動電流ＩH のパルス幅ＴW-IHが大きくなってしまい、駆動電流ＩH を高精度で制御することができなくなる。
【００１４】
【発明が解決しようとする課題】
駆動電流の制御性をよくするために、従来の駆動回路において、立ち下がり時間を短く設定する方法が取られていた。
例えば、図１０に示すように、入力信号Ｓinの立ち上がりエッジ及び立ち下がりエッジにおいて、入力信号Ｓinが最大値の半分になってから、電流出力用トランジスタＱH のゲート電圧Ｖg が変化しはじめるまでの時間をそれぞれＴ１１及びＴ２１とし、また、Ｔ１１＝Ｔ２１＝１０ｎｓとする。さらに、トランジスタＱH の出力電流ＩH の立ち上がり時間ＴR 及び立ち下がり時間ＴF をそれぞれＴR ＝ＴF ＝２０ｎｓとする。
【００１５】
図１０に示すように、ゲート電圧Ｖg が６Ｖに上昇するまでの所要時間Ｔ１２は、ほぼ立ち上がり時間ＴR の１／４であり、また、ゲート電圧Ｖg が最大値２５Ｖから６Ｖに降下するまでの所要時間Ｔ２２は、ほぼ立ち下がり時間ＴF の３／４となる。即ち、Ｔ１２＝５ｎｓであり、Ｔ２２＝１５ｎｓである。このため、立ち上がり遅延時間ＴPLH 及び立ち下がり遅延時間ＴPHL はそれぞれ次のように求められる。即ち、ＴPLH ＝Ｔ１１＋Ｔ１２＝１５ｎｓ、ＴPHL ＝Ｔ２１＋Ｔ２２＝２５ｎｓである。これによって、立ち上がり遅延時間ＴPLH と立ち下がり遅延時間ＴPHL との差は、ＴPLH −ＴPHL ＝１０ｎｓとなる。例えば、入力信号Ｓinのパルス幅Ｔw-inが１００ｎｓの場合、駆動電流ＩH のパルス幅Ｔw-IHはほぼ１１０ｎｓとなり、入力と出力のパルス幅に差が生じてしまい、駆動電流のタイミングを精確に制御することができなくなる。
【００１６】
従来では、立ち下がり遅延時間ＴPHL を短縮するために、駆動電流ＩH の立ち下がり時間ＴF を短くする方法が取られている。しかし、この方法では、立ち上がり時間ＴR と立ち下がり時間ＴF の対称性がくずれるほか、立ち下がり時間ＴF が速くなりすぎたとき、駆動電流ＩH の立ち下がりエッジにおいてアンダー・シュートが大きくなり、リンギングが大きくなるという不利益がある。
【００１７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、出力電流の過渡時におけるリンギングを小さくしながら、立ち下がり遅延時間を短縮でき、駆動電流の出力タイミングを高精度で制御できる駆動回路を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、本発明の駆動回路は、第１の電圧の供給ラインに電気的に接続され、制御信号を供給するためのバッファ回路と、第１の電圧よりも高い第２の電圧の供給ラインに電気的に接続され、第１の電圧に対応する第１の論理レベルの上記制御信号を第２の電圧に対応する第２の論理レベルの信号に変換して出力するレベル変換回路と、第２の電圧の供給ラインに電気的に接続された負荷抵抗の電流路に接続され、上記負荷抵抗に対する駆動電流を制御するためのスイッチング素子と、上記レベル変換回路の出力信号に応じた駆動信号を上記スイッチング素子に対して出力する駆動部とを有し、
上記駆動部が、第２の電圧の供給ラインと出力端子との間に電気的に接続された第１のＭＯＳトランジスタと、上記出力端子と基準電位との間に電気的に接続され、上記第１のＭＯＳトランジスタと相補的に導通する第２のＭＯＳトランジスタと、上記出力端子と上記第２のＭＯＳトランジスタとの間に電気的に接続された第１のダイオード回路と、上記第１のダイオード回路に対して並列に接続された第１の抵抗とを有し、
上記制御信号と上記駆動電流との間の立ち上がり遅延時間と立ち下がり遅延時間とが等しくなるように上記駆動信号の立ち下がりが上記第１のダイオード回路と上記第１の抵抗とにより制御される。
【００１９】
また本発明においては、上記駆動部が、上記第１のＭＯＳトランジスタと上記出力端子との間に電気的に接続された第２のダイオード回路と、上記第２のダイオード回路に対して並列に接続された第２の抵抗とを有することが好ましい。
【００２０】
また、上記第１のダイオード回路がダイオード接続された第３のＭＯＳトランジスタを有することが好ましく、上記第２のダイオード回路がダイオード接続された第４のＭＯＳトランジスタを有することが好ましい。
更には、上記第１のＭＯＳトランジスタがｐＭＯＳトランジスタであり、上記第２および第３のＭＯＳトランジスタがｎＭＯＳトランジスタであることが好ましい。
【００２１】
【発明の実施の形態】
第１実施形態
図１は本発明に係る駆動回路の第１の実施形態を示す回路図である。
図示のように、本実施形態の駆動回路は、入力バッファ１０、レベル変換回路２０、駆動部３０及び電流出力部４０によって構成されている。電流出力部４０は、電流出力用ＭＯＳトランジスタＱＮ０が設けられ、そのドレインに負荷抵抗Ｒ０が接続されている。
本実施形態の駆動回路は、例えば、バブルジェットプリンタのヘッド部に設けられ、ヒーターに駆動電流を供給して発熱させることで、プリンタのノズルにバブルを発生し、インクを紙面に吹き付ける。図１に示すように、入力バッファ１０に入力される制御信号Ｓinに応じて、例えば、制御信号Ｓinがハイレベルのとき、電流出力トランジスタＱＮ０によって、負荷であるヒーターに駆動電流ＩHを供給する。
【００２２】
以下、図１を参照しつつ、本実施形態の駆動回路の各部分の構成について説明する。
入力バッファ１０は、例えば、インバータによって構成されている。なお、本実施形態の駆動回路において、入力バッファ１０は、例えば、通常のロジック回路部分と同じく低電源電圧Ｖdd、例えば、５Ｖの電源電圧で動作する。一方、駆動部３０及び負荷抵抗Ｒ０には、高い電源電圧ＶH 、例えば、２０〜３０Ｖの電源電圧が供給されるので、入力バッファ１０と駆動部３０との間に、信号レベルを変換するレベル変換回路２０が設けられている。
【００２３】
図示のように、レベル変換回路２０は、ｐＭＯＳトランジスタＱＰ１，ＱＰ２及びｎＭＯＳトランジスタＱＮ１，ＱＮ２によって構成されている。トランジスタＱＰ１とＱＰ２のソースがともに電源電圧ＶH に接続され、トランジスタＱＰ１のゲートがトランジスタＱＰ２のドレインに接続され、トランジスタＱＰ２のゲートがトランジスタＱＰ１のドレインに接続されている。
トランジスタＱＮ１のドレインがトランジスタＱＰ１のドレインに接続され、トランジスタＱＮ２のドレインがトランジスタＱＰ２のドレインに接続されている。トランジスタＱＮ１とＱＮ２のソースがともに接地されている。また、トランジスタＱＮ１のゲートに入力信号Ｓinの論理反転信号が印加され、トランジスタＱＮ２のゲートに入力信号Ｓinが印加される。
【００２４】
このように構成されているレベル変換回路２０において、Ｖddの振幅を持つ入力信号Ｓinに応じて、ＶH 振幅の信号を出力する。
例えば、入力信号Ｓinがローレベルのとき、トランジスタＱＮ１が導通し、トランジスタＱＮ２が遮断する。このとき、トランジスタＱＮ１とＱＰ１のドレイン同士の接続点、即ちノードＮＤ１がほぼ接地電位ＧＮＤに保持されるので、トランジスタＱＰ２が導通する。この結果、トランジスタＱＮ２とＱＰ２のドレイン同士の接続点、即ち、ノードＮＤ２がほぼ電源電圧ＶH のハイレベルに保持される。
入力信号Ｓinがローレベルからハイレベルに切り替わったとき、トランジスタＱＮ１が遮断し、トランジスタＱＮ２が導通する。これに応じて、ノードＮＤ２がローレベルに保持され、トランジスタＱＰ１が導通するので、ノードＮＤ１がハイレベルに保持される。
【００２５】
上述したように、入力信号Ｓinがローレベルのとき、レベル変換回路２０のノードＮＤ２がほぼ電源電圧ＶH に等しいハイレベルに保持され、逆に入力信号Ｓinがハイレベルのとき、レベル変換回路２０のノードＮＤ２がほぼ接地電位ＧＮＤに等しいローレベルに保持される。ノードＮＤ２の電圧をＶa とすると、レベル変換回路２０によって、入力されるＶdd振幅の信号Ｓinに応じて、ＶH 振幅の信号Ｖa が得られる。
【００２６】
次に、駆動部３０の構成について説明する。
図１に示すように、駆動部３０は、ｐＭＯＳトランジスタＱＰ３、ダイオードＤ１、抵抗素子Ｒ１及びｎＭＯＳトランジスタＱＮ３によって構成されている。トランジスタＱＰ３のソースが電源電圧ＶH に接続され、ドレインが駆動部３０の出力端子であるノードＮＤ３に接続されている。
ダイオードＤ１と抵抗素子Ｒ１がノードＮＤ３とトランジスタＱＮ３のドレインとの間に並列に接続されている。
トランジスタＱＮ３のソースが接地されている。
トランジスタＱＮ３とＱＰ３のゲートにレベル変換回路２０のノードＮＤ２からの出力信号Ｖa が印加される。
【００２７】
即ち、駆動部３０は、通常のＣＭＯＳインバータに対して、ｐＭＯＳトランジスタとｎＭＯＳトランジスタのドレイン間に、ダイオードＤ１と抵抗素子Ｒ１を並列に接続した構成である。
【００２８】
駆動部３０において、入力信号Ｖa に応じて出力端子であるノードＮＤ３の出力信号Ｖg が制御される。例えば、入力信号Ｖa がハイレベルのとき、トランジスタＱＮ３が導通し、トランジスタＱＰ３が遮断するので、出力信号Ｖg がローレベルに保持される。一方、入力信号Ｖa がローレベルのとき、トランジスタＱＮ３が遮断し、トランジスタＱＰ３が導通するので、出力信号Ｖg がハイレベルに保持される。ただし、本実施形態の駆動部３０において、トランジスタＱＰ３とＱＮ３のドレインの間にダイオードＤ１と抵抗素子Ｒ１が並列に接続されているので、出力信号Ｖg の立ち上がり及び立ち下がり特性が通常のＣＭＯＳインバータに較べて改善される。
【００２９】
以下、図２を参照しながら、本実施形態の駆動部の動作についてさらに詳しく説明する。
図２は、駆動部３０においてｎＭＯＳトランジスタＱＮ４によってダイオードが構成されている場合の回路構成を示している。図示のように、トランジスタＱＮ４は、ゲートとドレインがともにノードＮＤ３に接続され、ソースがトランジスタＱＮ３のドレインに接続されている。即ち、トランジスタＱＮ４はダイオード接続されている。
【００３０】
駆動部３０において、ダイオード接続のトランジスタＱＮ４及びこれと並列に接続されている抵抗素子Ｒ１を設けることによって、駆動部３０の出力信号Ｖgが立ち下がるとき、その過渡特性が変わる。以下、図２を参照してこれについて説明する。
【００３１】
まず、入力信号Ｓinがローレベルにあるとする。このとき、上述したようにレベル変換回路２０の出力信号Ｖa がハイレベルに保持される。このため、駆動部３０において、トランジスタＱＰ３が遮断し、トランジスタＱＮ３が導通するので、駆動部３０の出力信号Ｖg がローレベルに保持される。このとき、電流出力部４０において、トランジスタＱＮ０が遮断し、駆動電流が出力されない。
【００３２】
次に、入力信号Ｓinがローレベルからハイレベルに切り替わると、レベル変換部２０の出力信号Ｖa がハイレベルからローレベルに切り替わる。これに応じて、駆動部３０において、トランジスタＱＰ３が導通し、トランジスタＱＮ３が遮断する。このとき、ノードＮＤ３の寄生容量（トランジスタＱＮ０のゲート容量などを含む）及びトランジスタＱＰ３のオン抵抗によって定められた時定数により、ノードＮＤ３の電圧Ｖg が接地電位ＧＮＤから上昇する。
【００３３】
電圧Ｖg が電流出力トランジスタＱＮ０のしきい値電圧ＶthN に達したとき、トランジスタＱＮ０が導通し、負荷抵抗Ｒ０に駆動電流ＩH が流れはじめる。ここで、電源電圧ＶH を２５Ｖとすると、駆動部３０の出力電圧Ｖa が２Ｖから１０Ｖに達するまでの時間が立ち上がり時間ＴR となり、また、入力信号Ｓinが電源電圧Ｖddの半分、例えば、２．５Ｖになってから、駆動部３０の出力電圧Ｖaが６Ｖに達するまでの時間が立ち上がり遅延時間ＴPLH となる。
なお、駆動部３０の出力電圧Ｖa が１０Ｖを越えると、電流出力トランジスタＱＮ０がほぼ飽和領域に達し、電圧Ｖa がさらに上昇しても駆動電流ＩH の値はほとんど変わらず、ほぼ一定に保持される。例えば、負荷抵抗Ｒ０の抵抗値を２５０Ωとすると、このときの駆動電流ＩH はほぼ１００ｍＡになる。
【００３４】
次に、入力信号Ｓinがハイレベルからローレベルに切り替わるとき、これに応じてレベル変換回路２０の出力信号Ｖa がローレベルからハイレベルに切り替わる。駆動部３０において、トランジスタＱＰ３が遮断し、トランジスタＱＮ３が導通状態になる。
このとき、トランジスタＱＮ４のゲート−ソース間電圧が駆動部３０の出力電圧Ｖg によって決まる。トランジスタＱＮ３が導通状態に切り替わった直後、トランジスタＱＮ４のゲート−ソース間電圧がほぼ電源電圧ＶH に等しく、トランジスタＱＮ４が導通し、そのオン抵抗が小さくなる。このとき、ノードＮＤ３の寄生容量とトランジスタＱＮ４のオン抵抗と抵抗素子Ｒ１との合成抵抗によって定められた時定数でノードＮＤ３の電圧Ｖg が低下する。また、電圧Ｖg の低下に伴い、電流出力トランジスタＱＮ０の出力電流ＩH が急激に減少する。
【００３５】
ノードＮＤ３の電位Ｖg が低くなると、トランジスタＱＮ４のゲート−ソース間電圧も低くなり、そのオン抵抗が大きくなる。そして、電圧Ｖg がトランジスタＱＮ４のしきい値電圧以下になると、トランジスタＱＮ４が遮断する。このとき、トランジスタＱＮ４に並列に接続されている抵抗素子Ｒ１の抵抗値とノードＮＤ３の寄生容量によって定められた時定数でノードＮＤ３の電位Ｖg が低下する。通常、抵抗素子Ｒ１の抵抗値がトランジスタＱＮ４のオン抵抗より大きく設定されているので、時定数も大きくなる。このため、トランジスタＱＮ４が遮断してから、ノードＮＤ３の電位Ｖg が緩やかに低下していく。これに従って、電流出力トランジスタＱＮ０の出力電流ＩH も緩やかに減少し、電流ＩH の立ち下がり時間ＴF が遅くなる。
【００３６】
上述したように、本実施形態において、駆動部３０にダイオード接続されたトランジスタＱＮ４とそれに並列に接続されている抵抗素子Ｒ１を設けることによって、入力信号Ｓinに応じて駆動部の出力電圧Ｖg がハイレベルからローレベルへ切り替わるとき、最初にトランジスタＱＮ４が導通し、その低いオン抵抗と抵抗素子Ｒ１の抵抗値との合成抵抗によって決められた時定数で電圧Ｖg が急速に低下し、そして、電圧Ｖg がトランジスタＱＮ４のしきい値電圧以下になると、トランジスタＱＮ４が遮断し、その抵抗が大きくなるので、ほぼ抵抗素子Ｒ１の抵抗値によって決められた時定数で電圧Ｖg が緩やかに低下していく。これに従って、出力トランジスタＱＮ０の出力電流ＩH も最初に急速に低下し、トランジスタＱＮ４が遮断してから、電流ＩH が緩やかに低下する。
このため、負荷抵抗Ｒ０に供給される駆動電流の立ち下がり遅延時間ＴPHL が従来に較べて小さくなり、入力信号Ｓinとほぼ同じパルス幅で負荷抵抗に駆動電流ＩH を供給することができる。さらに、立ち下がりの後半において駆動電流ＩH が０になるまで緩やかに低下するので、リンギングの発生を防止でき、負荷抵抗に安定した駆動電流を供給できる。
【００３７】
図３は、本実施形態の駆動回路の動作を示す波形図である。図３（ａ）は入力信号Ｓin、図３（ｂ）は駆動部３０の出力信号Ｖg 、そして図３（ｃ）は駆動電流ＩH の波形をそれぞれ示している。なお、図３（ｂ）及び（ｃ）において、比較のため、従来の駆動回路における駆動部の出力信号Ｖg 及び駆動電流ＩH の波形もあわせて示している（図３（ｂ）における波形Ｂ及び図３（ｃ）における波形Ｄ）。図３（ｂ）と（ｃ）において、実線で示す曲線ＡとＣは、それぞれ本実施形態の駆動回路における駆動部３０の出力電圧Ｖg 及び電流出力部４０の出力電流ＩH の波形を示している。
【００３８】
図３に示すように、入力信号Ｓinの立ち上がりに応じて、駆動部３０の出力電圧Ｖg も立ち上がり、また、電流出力トランジスタＱＮ０により、駆動電流ＩHの供給が始まる。入力信号Ｓinが立ち下がると、これに応じて駆動部３０の出力Ｖg も低下していく。このとき、図３（ｂ）に示すように、駆動部３０においてトランジスタＱＮ４が導通するので、そのオン抵抗と抵抗素子Ｒ１の抵抗値との合成抵抗による時定数で電圧Ｖg が急速に低下する。そして、電圧Ｖg がトランジスタＱＮ４のしきい値電圧以下になると、トランジスタＱＮ４が遮断し、その抵抗が大きくなるので、トランジスタＱＮ４と並列に接続されている抵抗素子Ｒ１の抵抗値による時定数で電圧Ｖg が緩やかに低下する。図３（ｃ）に示すように、駆動部３０の出力電圧Ｖg の変化具合に従って、電流出力トランジスタＱＮ０の出力電流ＩH が最初に急速に低下し、トランジスタＱＮ４が遮断すると、電流ＩH が緩やかに低下する。
このため、従来の駆動回路に較べて、負荷抵抗に供給される駆動電流ＩH の立ち下がり遅延時間ＴPHL が短縮され、入力信号Ｓinとほぼ等しいパルス幅を持つ駆動電流ＩH を得ることができ、駆動電流のタイミング制御を容易に実現できる。
【００３９】
以上説明したように、本実施形態の駆動回路によれば、駆動部３０において出力ノードＮＤ３にダイオード接続されたトランジスタＱＮ４と抵抗素子Ｒ１を並列に接続し、入力信号Ｓinに応じて出力ノードＮＤ３の電位Ｖg が低下するとき、まずトランジスタＱＮ４が導通し、その低いオン抵抗による時定数でノードＮＤ３の電位Ｖg が急速に低下し、そして電位Ｖg がトランジスタＱＮ４のしきい値電圧以下になると、トランジスタＱＮ４が遮断し、抵抗素子Ｒ１の抵抗値による時定数で電位Ｖg が緩やかに低下する。これに応じて、負荷抵抗に供給される駆動電流ＩH も急速な低下からトランジスタＱＮ４の遮断とともに緩やかな低下に切り替わるので、従来の駆動回路に較べて立ち下がり遅延時間を短縮でき、立ち上がりと立ち下がりの遅延時間の差を小さくでき、かつリンギングの発生を防止できるので、負荷抵抗に安定した駆動電流を供給でき、駆動電流のタイミング制御を容易に実現可能である。
【００４０】
第２実施形態
図４は本発明に係る駆動回路の第２の実施形態を示す部分回路図であり、駆動部３０ａと電流出力部４０の構成を示す回路図である。
なお、本実施形態において、駆動部３０ａは、上述した第１の実施形態に較べて、ｐＭＯＳトランジスタＱＰ４及び抵抗素子Ｒ２が追加されている。
【００４１】
図４に示すように、トランジスタＱＰ４は、ダイオード接続されている。即ち、トランジスタＱＰ４のソースがトランジスタＱＰ３のドレインに接続され、そのゲートとドレインがともに駆動部３０ａの出力端子であるノードＮＤ３に接続されている。また、抵抗素子Ｒ２はトランジスタＱＰ４と並列に接続されている。
【００４２】
トランジスタＱＰ３とＱＮ３のゲートに、図示していないレベル変換回路２０からの出力信号Ｖa が印加される。上述した第１の実施形態で説明したように、入力信号Ｓinがハイレベルのとき、レベル変換回路２０からローレベルの信号Ｖa が出力され、逆に入力信号Ｓinがローレベルのとき、レベル変換回路２０からハイレベルの信号Ｖa が出力される。
【００４３】
本実施形態の駆動回路において、駆動部３０ａにおいてダイオード接続されているトランジスタＱＮ４及び抵抗素子Ｒ１に、さらに、トランジスタＱＰ４とＲ２を追加することによって、ノードＮＤ３の出力電圧Ｖg の立ち上がりエッジ及び立ち下がりエッジの両方において、出力特性を制御する。
【００４４】
以下、図４を参照しつつ、本実施形態における駆動部３０ａ及び電流出力部４０の動作について説明する。
レベル変換回路２０からの出力信号Ｖa がハイレベルにあるとき、駆動部３０ａにおいて、トランジスタＱＰ３が遮断し、トランジスタＱＮ３が導通するので、ノードＮＤ３がローレベルに保持される。なお、このとき、電流出力部４０においてトランジスタＱＮ０が遮断するので、駆動電流ＩH は出力されない。
【００４５】
次に、入力信号Ｓinに応じて、レベル変換回路２０の出力信号Ｖa がハイレベルからローレベルに切り替わるとき、これに応じて駆動部３０ａにおいて、トランジスタＱＰ３が導通し、トランジスタＱＮ３が遮断する。最初にトランジスタＱＰ４のゲート−ソース間にほぼ−ＶH 分の電圧が印加されるので、トランジスタＱＰ４が導通し、そのオン抵抗が小さくなる。このとき、トランジスタＱＰ４のオン抵抗と抵抗素子Ｒ２の抵抗値との合成抵抗とノードＮＤ３の寄生容量によって決められた時定数で、ノードＮＤ３の電圧Ｖg が急激に上昇する。
【００４６】
そして、ノードＮＤ３の電圧Ｖg がさらに上昇して、電源電圧ＶH との差電圧ＶH −Ｖg がトランジスタＱＰ４のしきい値電圧の絶対値より低くなると、トランジスタＱＰ４が遮断する。このため、トランジスタＱＰ４の抵抗が大きくなる。このとき、抵抗素子Ｒ２の抵抗値とノードＮＤ３の寄生容量によって決められた時定数でノードＮＤ３の電圧Ｖg が緩やかに上昇し、最後に電源電圧ＶH レベルに達する。
【００４７】
このように、本実施形態において、駆動部３０ａの出力ノードＮＤ３とトランジスタＱＰ３のドレイン間にダイオード接続されているトランジスタＱＰ４及びそれに並列に接続されている抵抗素子Ｒ２を設けることによって、入力信号Ｓinに応じて、ノードＮＤ３の電圧Ｖg が上昇する立ち上がるとき、最初にトランジスタＱＰ４が導通するので、そのオン抵抗と抵抗素子Ｒ２の抵抗値との合成抵抗による時定数で電圧Ｖg が急速に上昇し、電源電圧ＶH とノードＮＤ３の電圧Ｖg との差ＶH −Ｖg がトランジスタＱＰ４のしきい値電圧の絶対値以下になると、トランジスタＱＰ４が遮断し、抵抗素子Ｒ２の抵抗値による時定数で電圧Ｖgが緩やかに上昇する。これに従って、電流出力トランジスタＱＮ０において、出力電流ＩH が急速に上昇してから、トランジスタＱＰ４の遮断に伴い緩やかに上昇するので、電流ＩH の立ち上がり遅延時間を短縮できる。また、電流ＩH が最後に緩やかに上昇するので、リンギングの発生を防止でき、駆動電流ＩH の安定性を改善できる。
【００４８】
次に、入力信号Ｓinに応じて、レベル変換回路２０の出力信号Ｖa がローレベルからハイレベルに切り替わるとき、これに応じて駆動部３０ａにおいて、トランジスタＱＰ３が遮断し、トランジスタＱＮ３が導通する。最初にトランジスタＱＮ４のゲート−ソース間にほぼ電源電圧ＶH 分の電圧Ｖが印加されるので、トランジスタＱＮ４が導通し、そのオン抵抗が小さくなる。このとき、トランジスタＱＮ４のオン抵抗と抵抗素子Ｒ１の抵抗値との合成抵抗とノードＮＤ３の寄生容量によって決められた時定数でノードＮＤ３の電圧Ｖg が急激に低下する。
【００４９】
そして、ノードＮＤ３の電圧Ｖg がトランジスタＱＮ４のしきい値電圧までに下がると、トランジスタＱＮ４が遮断する。このため、トランジスタＱＰ４の抵抗が大きくなる。このとき、抵抗素子Ｒ１の抵抗値とノードＮＤ３の寄生容量によって決められた時定数でノードＮＤ３の電圧Ｖg が緩やかに低下し、最後に接地電位ＧＮＤに達する。
【００５０】
このように、本実施形態において、駆動部３０ａに上述した本発明の第１の実施形態と同様に、ノードＮＤ３とトランジスタＱＮ３のドレイン間に、ダイオード接続されているトランジスタＱＮ４及びそれに並列に接続されている抵抗素子Ｒ１を設けることによって、入力信号Ｓinに応じてノードＮＤ３の電圧Ｖg が立ち下がるとき、最初にトランジスタＱＮ４が導通し、そのオン抵抗と抵抗素子Ｒ１の抵抗値との合成抵抗による時定数で電圧Ｖg が急速に低下する。そして、電圧Ｖg がトランジスタＱＮ４のしきい値電圧以下に低下すると、トランジスタＱＮ４が遮断し、抵抗素子Ｒ１の抵抗値による時定数で電圧Ｖg が緩やかに低下する。これに従って、電流出力トランジスタＱＮ０の出力電流ＩH も最初に急速に低下し、トランジスタＱＮ４の遮断に伴って出力電流ＩH が緩やかに低下するので、リンギングの発生を防止でき、立ち下がり遅延時間を短縮できる。
【００５１】
以上説明したように、本実施形態の駆動回路によれば、駆動部３０ａにトランジスタＱＮ４，ＱＰ４及び抵抗素子Ｒ１，Ｒ２を設けることによって、電流出力部４０によって出力される駆動電流ＩH の立ち上がり遅延時間及び立ち下がり遅延時間の両方を調整できる。例えば、トランジスタＱＰ４のオン抵抗を適宜設定することにより、駆動電流ＩH の立ち上がり遅延時間を制御でき、同様に、トランジスタＱＮ４のオン抵抗を適宜設定することにより、駆動電流ＩH の立ち下がり遅延時間を制御できる。これによって、制御信号Ｓinに対して、出力される駆動電流ＩH のタイミングを高精度で制御することができる。また、立ち上がり及び立ち下がりの両方においてリンギングの発生を防止できるので、駆動電流ＩHの安定性を改善できる。
【００５２】
第３実施形態
図５は本発明に係る駆動回路の第３の実施形態を示す部分回路図であり、駆動部３０ｂと電流出力部４０の構成を示す回路図である。
図示のように、本実施形態では、駆動部３０ｂにおいて、ノードＮＤ３とトランジスタＱＮ３のドレイン間にトランジスタＱＮ４、ＱＮ５が直列接続されている。また、この直列回路に対して抵抗素子Ｒ１が並列に接続されている。
【００５３】
図５に示すように、トランジスタＱＮ４のゲートとドレインがノードＮＤ３に接続され、また、トランジスタＱＮ５のゲートとドレインがトランジスタＱＮ４のソースに接続されている。抵抗素子Ｒ１は、ノードＮＤ３とトランジスタＱＮ５のソースの間に接続されている。
【００５４】
このように、本実施形態における駆動部３０ｂにおいて、ダイオード接続のトランジスタＱＮ４とＱＮ５を直列接続することによって、ノードＮＤ３の電圧Ｖg が立ち下がるとき、電圧Ｖg の下がり具合を調整でき、制御する電圧範囲が広がる。以下、電圧Ｖg が立ち下がるときの動作について説明する。
【００５５】
入力信号Ｓinに応じて、図示しないレベル変換回路２０の出力信号Ｖa がローレベルからハイレベルに切り替わると、これに応じて、駆動部３０ｂの出力電圧Ｖg がハイレベルかローレベルに切り替わる。このとき、まず最初に、トランジスタＱＮ４とＱＮ５がともに導通するので、トランジスタＱＮ４とＱＮ５のオン抵抗の和と抵抗素子Ｒ１の抵抗値との合成抵抗及びノードＮＤ３の寄生容量によって決められた時定数で、ノードＮＤ３の電圧Ｖg が急速に低下する。
【００５６】
そして、電圧Ｖg がトランジスタＱＮ４とＱＮ５のしきい値電圧の合計値に達したとき、トランジスタＱＮ４とＱＮ５が遮断する。このとき、トランジスタＱＮ４とＱＮ５の抵抗が大きくなるので、抵抗素子Ｒ１の抵抗値とノードＮＤ３の寄生容量によって決められた時定数で、ノードＮＤ３の電圧Ｖg が緩やかに低下していく。
【００５７】
上述したように、本実施形態の駆動部３０ｂにおいて、ダイオード接続されているトランジスタＱＮ４とＱＮ５を直列接続することによって、駆動部３０ｂの出力電圧Ｖg の立ち下がりにおいて、電圧Ｖg が急速な低下から緩やかな低下に転じるタイミングを調整することができる。これに応じて、電流出力部４０において、出力電流ＩH の立ち下がりにも同様なタイミング調整が行われるので、上述した第１及び第２の実施形態に較べて、駆動電流ＩH の立ち下がり遅延時間をさらに細かく制御することができる。
【００５８】
なお、上述した第３の実施形態の駆動部３０ｂにおいて、ノードＮＤ３とトランジスタＱＮ３のドレイン間にダイオード接続のトランジスタを２段接続する回路構成を示していたが、本発明はこの構成に限定されるものではなく、立ち下がり特性を制御するために２段以上のダイオード接続のトランジスタを接続することも可能である。さらに、立ち上がり特性をより細かく制御するために、ノードＮＤ３とトランジスタＱＰ３のドレイン間にダイオード接続のトランジスタを２段または２段以上接続することもできる。
【００５９】
【発明の効果】
以上説明したように、本発明の駆動回路によれば、電流出力用トランジスタのゲート電圧を発生する駆動部にダイオード接続のトランジスタと抵抗素子を並列に接続することにより、駆動電流の立ち上がり及び立ち下がりの過渡時の特性を改善でき、制御信号に対して、立ち上がり遅延時間及び立ち下がり遅延時間のバランスを維持でき、駆動電流の出力タイミングを容易に制御できる。
また、本発明によれば、駆動電流の過渡時にリンギングの発生を抑制でき、駆動電流の安定性を改善できる。
さらに、本発明によれば、通常ＣＭＯＳインバータに較べて、駆動部のｐＭＯＳトランジスタとｎＭＯＳトランジスタの間にダイオード接続されたトランジスタと抵抗素子が並列に接続されているので、出力電圧が切り替わるときの貫通電流を小さく抑制でき、消費電力の低減を実現できる。また、本発明の駆動部において、通常のＣＭＯＳインバータに対して、ダイオード接続のＭＯＳトランジスタ及びそれに並列に接続されている抵抗素子のみを追加するので、回路構成を複雑化することなく、レイアウトへの影響が少ない利点がある。
【図面の簡単な説明】
【図１】本発明に係る駆動回路の第１の実施形態を示す回路図である。
【図２】本発明に係る駆動回路の第１の実施形態の具体的な回路構成を示す回路図である。
【図３】本発明の第１の実施形態の動作を示す波形図である。
【図４】本発明に係る駆動回路の第２の実施形態を示す回路図である。
【図５】本発明に係る駆動回路の第３の実施形態を示す回路図である。
【図６】一般的なバブルジェットプリンタにおけるノズルヒーターの電流駆動回路の構成を示す構成図である。
【図７】駆動回路における制御信号と駆動電流のスペックを示す概念図である。
【図８】電流出力ＭＯＳトランジスタの出力特性を示す図である。
【図９】制御信号に対して、電流出力トランジスタのゲートに印加される電圧及びその出力電流の波形を示す波形図である。
【図１０】制御信号に対して、駆動電流の立ち上がり遅延時間及び立ち下がり遅延時間の一例を示す図である。
【符号の説明】
１０…入力バッファ、２０…レベル変換回路、３０…駆動部、４０…電流出力部、Ｖdd，ＶH …電源電圧、ＧＮＤ…接地電位。
【発明の属する技術分野】
本発明は、駆動回路、例えば、バブルジェットプリンタに用いられ、プリンタヘッド部のヒーターに加熱するための駆動電流を供給する電流出力型駆動回路に関するものである。
【０００２】
【従来の技術】
バブルジェットプリンタのヘッド部において、ヒーターに電流を供給することで熱を発生させ、この熱によってヘッダ部のノズル内にバブルを発生させ、紙面にインクを吹き付ける。通常、ヒーターに電流を供給するための駆動回路がヘッド部に設けられている。従来では、この駆動回路は、バイポーラトランジスタで構成されていたが、低消費電力化のためにＣＭＯＳトランジスタで構成される駆動回路が望まれる。
【０００３】
図６は、駆動回路の一構成例を示す概略図である。図示のように、駆動回路は、入力バッファ１０、レベル変換回路２０、駆動部３０及び電流出力部４０によって構成されている。通常動作速度の面でバイポーラトランジスタに劣るＣＭＯＳトランジスタによって図６に示す駆動回路を構成する場合、動作速度、特に電流出力部４０における出力電流の切り替え特性が重要なスペックとなる。
【０００４】
理想的には、駆動回路によってヒーターに供給される駆動電流は、入力される制御信号Ｓinによって歪みなく制御できることが望ましい。即ち、駆動回路によってヒーターに供給される駆動電流の波形は、制御信号Ｓinの波形とほぼ一致することが要求される。しかし、実際にＣＭＯＳトランジスタによって駆動回路が構成された場合、回路の周波数特性及び遅延特性などによって、出力される駆動電流の波形が入力信号Ｓinの波形と異なることがある。
【０００５】
図７は、入力信号Ｓin及び駆動回路によって出力される駆動電流ＩH の波形の一例を示す波形図である。図示のように、駆動電流ＩH の波形において、立ち上がり時間ｔR 、立ち下がり時間ｔF 、立ち上がり遅延時間ｔPLH 及び立ち下がり遅延時間ｔPHL が重要なスペックとなる。
なお、立ち上がり時間ｔR は駆動電流ＩH が最大電流値ＩHmaxの１０％から９０％に達するまでの所要時間であり、立ち下がり時間ｔF は、駆動電流ＩH が最大電流値ＩHmaxの９０％から１０％に下がるための時間である。また、立ち上がり遅延時間ｔPLH は、入力信号Ｓinの立ち上がりエッジに対する、駆動電流の立ち上がりエッジの遅延時間であり、また、立ち下がり遅延時間ｔPHL は、入力信号Ｓinの立ち下がりエッジに対する、駆動電流の立ち下がりエッジの遅延時間である。
【０００６】
図８は、出力部４０に用いられている電流出力ＭＯＳトランジスタＱH のドレイン−ソース間電圧Ｖds及びドレイン電流Ｉdsの特性を示している。ＭＯＳトランジスタの導通時の抵抗、いわゆるオン抵抗は、そのゲート−ソース間電圧Ｖgによって決まり、飽和領域を除けば、通常ＭＯＳトランジスタのオン抵抗はそのドレイン−ソース間電圧Ｖdsによらず、ゲート−ソース間電圧Ｖg にのみ依存する。また、ＭＯＳトランジスタのドレイン電流Ｉds、即ち、負荷抵抗Ｒ１に供給される駆動電流ＩH は、電源電圧ＶH 、負荷抵抗値ｒ１及びＭＯＳトランジスタのオン抵抗ｒONによって決まり、次式で与えられる。
【０００７】
【数１】
ＩH ＝ＶH ／（ｒ１＋ｒON） …（１）
【０００８】
図８における点線は、ＭＯＳトランジスタのドレインに接続されているヒーターの負荷特性を示している。ここで、電源電圧ＶH を２５Ｖとし、ヒーターの抵抗値を約２５０Ωとする。
図８に示すように、ヒーターに供給される駆動電流ＩH は、トランジスタのゲート電圧Ｖg に応じて、０ｍＡから、約１００ｍＡまで変化する。
【０００９】
電流出力用ＭＯＳトランジスタの出力特性及びヒーターの負荷特性をもとに、入力信号Ｓinに対して、電流出力トランジスタＱH のゲート電圧Ｖg 及びその出力電流ＩH の特性が求められる。
図９は、入力信号Ｓin、電流出力トランジスタＱH のゲート電圧Ｖg 及び駆動電流ＩH のそれぞれの波形を示している。また、図９において、立ち上がり遅延時間ｔPLH と立ち下がり遅延時間ｔPHL の関係も示されている。
【００１０】
図９に示すように、立ち上がり遅延時間ｔPLH は、入力信号Ｓinの立ち上がりエッジにおいて、その電圧が最大値の半分、例えば、最大値が入力バッファ１０の電源電圧Ｖdd＝５Ｖのとき、その半分の２．５Ｖに達してから、電流出力トランジスタＱH のゲート電圧Ｖg が、例えば、６Ｖに達するまでの遅延時間をいう。なお、ここで、トランジスタＱH のゲート電圧Ｖg の最大値を、電源電圧ＶHとほぼ等しく、例えば、２５Ｖとする。
また、立ち下がり遅延時間ｔPHL は、入力信号Ｓinの立ち下がりエッジにおいて、その電圧が最大値Ｖddの半分、即ち、２．５Ｖに達してから、トランジスタＱH のゲート電圧Ｖg が６Ｖに低下するまでの時間をいう。
【００１１】
また、立ち上がり遅延時間ｔPLH は、入力信号Ｓinが最大値の半分に達してから駆動電流ＩH が最大値の半分に達するまでの遅延時間にほぼ等しく、一方、立ち下がり遅延時間ｔPHL は、入力信号Ｓinが最大値の半分に達してから、駆動電流ＩH が最大値の半分に達するまでの遅延時間にほぼ等しくなる。
【００１２】
図示のように、電流出力トランジスタＱH のゲート電圧Ｖg が０Ｖから６Ｖに上昇するに要する時間は、ゲート電圧Ｖg が最大値の２５Ｖから６Ｖまでに降下するために要する時間より短い。即ち、立ち下がり遅延時間ｔPHL ＞立ち上がり遅延時間ｔPLH 。
【００１３】
このため、出力される駆動電流ＩH の立ち上がり時間ｔR と立ち下がり時間ｔF を同じにした場合、入力信号Ｓinに対して、駆動電流ＩH の立ち下がり遅延時間ｔPHL は、立ち上がり遅延時間ｔPLH より長くなる。即ち、駆動電流ＩH の立ち上がりと立ち下がりのバランスが悪くなり、入力信号Ｓinのパルス幅Ｔw-INより駆動電流ＩH のパルス幅ＴW-IHが大きくなってしまい、駆動電流ＩH を高精度で制御することができなくなる。
【００１４】
【発明が解決しようとする課題】
駆動電流の制御性をよくするために、従来の駆動回路において、立ち下がり時間を短く設定する方法が取られていた。
例えば、図１０に示すように、入力信号Ｓinの立ち上がりエッジ及び立ち下がりエッジにおいて、入力信号Ｓinが最大値の半分になってから、電流出力用トランジスタＱH のゲート電圧Ｖg が変化しはじめるまでの時間をそれぞれＴ１１及びＴ２１とし、また、Ｔ１１＝Ｔ２１＝１０ｎｓとする。さらに、トランジスタＱH の出力電流ＩH の立ち上がり時間ＴR 及び立ち下がり時間ＴF をそれぞれＴR ＝ＴF ＝２０ｎｓとする。
【００１５】
図１０に示すように、ゲート電圧Ｖg が６Ｖに上昇するまでの所要時間Ｔ１２は、ほぼ立ち上がり時間ＴR の１／４であり、また、ゲート電圧Ｖg が最大値２５Ｖから６Ｖに降下するまでの所要時間Ｔ２２は、ほぼ立ち下がり時間ＴF の３／４となる。即ち、Ｔ１２＝５ｎｓであり、Ｔ２２＝１５ｎｓである。このため、立ち上がり遅延時間ＴPLH 及び立ち下がり遅延時間ＴPHL はそれぞれ次のように求められる。即ち、ＴPLH ＝Ｔ１１＋Ｔ１２＝１５ｎｓ、ＴPHL ＝Ｔ２１＋Ｔ２２＝２５ｎｓである。これによって、立ち上がり遅延時間ＴPLH と立ち下がり遅延時間ＴPHL との差は、ＴPLH −ＴPHL ＝１０ｎｓとなる。例えば、入力信号Ｓinのパルス幅Ｔw-inが１００ｎｓの場合、駆動電流ＩH のパルス幅Ｔw-IHはほぼ１１０ｎｓとなり、入力と出力のパルス幅に差が生じてしまい、駆動電流のタイミングを精確に制御することができなくなる。
【００１６】
従来では、立ち下がり遅延時間ＴPHL を短縮するために、駆動電流ＩH の立ち下がり時間ＴF を短くする方法が取られている。しかし、この方法では、立ち上がり時間ＴR と立ち下がり時間ＴF の対称性がくずれるほか、立ち下がり時間ＴF が速くなりすぎたとき、駆動電流ＩH の立ち下がりエッジにおいてアンダー・シュートが大きくなり、リンギングが大きくなるという不利益がある。
【００１７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、出力電流の過渡時におけるリンギングを小さくしながら、立ち下がり遅延時間を短縮でき、駆動電流の出力タイミングを高精度で制御できる駆動回路を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、本発明の駆動回路は、第１の電圧の供給ラインに電気的に接続され、制御信号を供給するためのバッファ回路と、第１の電圧よりも高い第２の電圧の供給ラインに電気的に接続され、第１の電圧に対応する第１の論理レベルの上記制御信号を第２の電圧に対応する第２の論理レベルの信号に変換して出力するレベル変換回路と、第２の電圧の供給ラインに電気的に接続された負荷抵抗の電流路に接続され、上記負荷抵抗に対する駆動電流を制御するためのスイッチング素子と、上記レベル変換回路の出力信号に応じた駆動信号を上記スイッチング素子に対して出力する駆動部とを有し、
上記駆動部が、第２の電圧の供給ラインと出力端子との間に電気的に接続された第１のＭＯＳトランジスタと、上記出力端子と基準電位との間に電気的に接続され、上記第１のＭＯＳトランジスタと相補的に導通する第２のＭＯＳトランジスタと、上記出力端子と上記第２のＭＯＳトランジスタとの間に電気的に接続された第１のダイオード回路と、上記第１のダイオード回路に対して並列に接続された第１の抵抗とを有し、
上記制御信号と上記駆動電流との間の立ち上がり遅延時間と立ち下がり遅延時間とが等しくなるように上記駆動信号の立ち下がりが上記第１のダイオード回路と上記第１の抵抗とにより制御される。
【００１９】
また本発明においては、上記駆動部が、上記第１のＭＯＳトランジスタと上記出力端子との間に電気的に接続された第２のダイオード回路と、上記第２のダイオード回路に対して並列に接続された第２の抵抗とを有することが好ましい。
【００２０】
また、上記第１のダイオード回路がダイオード接続された第３のＭＯＳトランジスタを有することが好ましく、上記第２のダイオード回路がダイオード接続された第４のＭＯＳトランジスタを有することが好ましい。
更には、上記第１のＭＯＳトランジスタがｐＭＯＳトランジスタであり、上記第２および第３のＭＯＳトランジスタがｎＭＯＳトランジスタであることが好ましい。
【００２１】
【発明の実施の形態】
第１実施形態
図１は本発明に係る駆動回路の第１の実施形態を示す回路図である。
図示のように、本実施形態の駆動回路は、入力バッファ１０、レベル変換回路２０、駆動部３０及び電流出力部４０によって構成されている。電流出力部４０は、電流出力用ＭＯＳトランジスタＱＮ０が設けられ、そのドレインに負荷抵抗Ｒ０が接続されている。
本実施形態の駆動回路は、例えば、バブルジェットプリンタのヘッド部に設けられ、ヒーターに駆動電流を供給して発熱させることで、プリンタのノズルにバブルを発生し、インクを紙面に吹き付ける。図１に示すように、入力バッファ１０に入力される制御信号Ｓinに応じて、例えば、制御信号Ｓinがハイレベルのとき、電流出力トランジスタＱＮ０によって、負荷であるヒーターに駆動電流ＩHを供給する。
【００２２】
以下、図１を参照しつつ、本実施形態の駆動回路の各部分の構成について説明する。
入力バッファ１０は、例えば、インバータによって構成されている。なお、本実施形態の駆動回路において、入力バッファ１０は、例えば、通常のロジック回路部分と同じく低電源電圧Ｖdd、例えば、５Ｖの電源電圧で動作する。一方、駆動部３０及び負荷抵抗Ｒ０には、高い電源電圧ＶH 、例えば、２０〜３０Ｖの電源電圧が供給されるので、入力バッファ１０と駆動部３０との間に、信号レベルを変換するレベル変換回路２０が設けられている。
【００２３】
図示のように、レベル変換回路２０は、ｐＭＯＳトランジスタＱＰ１，ＱＰ２及びｎＭＯＳトランジスタＱＮ１，ＱＮ２によって構成されている。トランジスタＱＰ１とＱＰ２のソースがともに電源電圧ＶH に接続され、トランジスタＱＰ１のゲートがトランジスタＱＰ２のドレインに接続され、トランジスタＱＰ２のゲートがトランジスタＱＰ１のドレインに接続されている。
トランジスタＱＮ１のドレインがトランジスタＱＰ１のドレインに接続され、トランジスタＱＮ２のドレインがトランジスタＱＰ２のドレインに接続されている。トランジスタＱＮ１とＱＮ２のソースがともに接地されている。また、トランジスタＱＮ１のゲートに入力信号Ｓinの論理反転信号が印加され、トランジスタＱＮ２のゲートに入力信号Ｓinが印加される。
【００２４】
このように構成されているレベル変換回路２０において、Ｖddの振幅を持つ入力信号Ｓinに応じて、ＶH 振幅の信号を出力する。
例えば、入力信号Ｓinがローレベルのとき、トランジスタＱＮ１が導通し、トランジスタＱＮ２が遮断する。このとき、トランジスタＱＮ１とＱＰ１のドレイン同士の接続点、即ちノードＮＤ１がほぼ接地電位ＧＮＤに保持されるので、トランジスタＱＰ２が導通する。この結果、トランジスタＱＮ２とＱＰ２のドレイン同士の接続点、即ち、ノードＮＤ２がほぼ電源電圧ＶH のハイレベルに保持される。
入力信号Ｓinがローレベルからハイレベルに切り替わったとき、トランジスタＱＮ１が遮断し、トランジスタＱＮ２が導通する。これに応じて、ノードＮＤ２がローレベルに保持され、トランジスタＱＰ１が導通するので、ノードＮＤ１がハイレベルに保持される。
【００２５】
上述したように、入力信号Ｓinがローレベルのとき、レベル変換回路２０のノードＮＤ２がほぼ電源電圧ＶH に等しいハイレベルに保持され、逆に入力信号Ｓinがハイレベルのとき、レベル変換回路２０のノードＮＤ２がほぼ接地電位ＧＮＤに等しいローレベルに保持される。ノードＮＤ２の電圧をＶa とすると、レベル変換回路２０によって、入力されるＶdd振幅の信号Ｓinに応じて、ＶH 振幅の信号Ｖa が得られる。
【００２６】
次に、駆動部３０の構成について説明する。
図１に示すように、駆動部３０は、ｐＭＯＳトランジスタＱＰ３、ダイオードＤ１、抵抗素子Ｒ１及びｎＭＯＳトランジスタＱＮ３によって構成されている。トランジスタＱＰ３のソースが電源電圧ＶH に接続され、ドレインが駆動部３０の出力端子であるノードＮＤ３に接続されている。
ダイオードＤ１と抵抗素子Ｒ１がノードＮＤ３とトランジスタＱＮ３のドレインとの間に並列に接続されている。
トランジスタＱＮ３のソースが接地されている。
トランジスタＱＮ３とＱＰ３のゲートにレベル変換回路２０のノードＮＤ２からの出力信号Ｖa が印加される。
【００２７】
即ち、駆動部３０は、通常のＣＭＯＳインバータに対して、ｐＭＯＳトランジスタとｎＭＯＳトランジスタのドレイン間に、ダイオードＤ１と抵抗素子Ｒ１を並列に接続した構成である。
【００２８】
駆動部３０において、入力信号Ｖa に応じて出力端子であるノードＮＤ３の出力信号Ｖg が制御される。例えば、入力信号Ｖa がハイレベルのとき、トランジスタＱＮ３が導通し、トランジスタＱＰ３が遮断するので、出力信号Ｖg がローレベルに保持される。一方、入力信号Ｖa がローレベルのとき、トランジスタＱＮ３が遮断し、トランジスタＱＰ３が導通するので、出力信号Ｖg がハイレベルに保持される。ただし、本実施形態の駆動部３０において、トランジスタＱＰ３とＱＮ３のドレインの間にダイオードＤ１と抵抗素子Ｒ１が並列に接続されているので、出力信号Ｖg の立ち上がり及び立ち下がり特性が通常のＣＭＯＳインバータに較べて改善される。
【００２９】
以下、図２を参照しながら、本実施形態の駆動部の動作についてさらに詳しく説明する。
図２は、駆動部３０においてｎＭＯＳトランジスタＱＮ４によってダイオードが構成されている場合の回路構成を示している。図示のように、トランジスタＱＮ４は、ゲートとドレインがともにノードＮＤ３に接続され、ソースがトランジスタＱＮ３のドレインに接続されている。即ち、トランジスタＱＮ４はダイオード接続されている。
【００３０】
駆動部３０において、ダイオード接続のトランジスタＱＮ４及びこれと並列に接続されている抵抗素子Ｒ１を設けることによって、駆動部３０の出力信号Ｖgが立ち下がるとき、その過渡特性が変わる。以下、図２を参照してこれについて説明する。
【００３１】
まず、入力信号Ｓinがローレベルにあるとする。このとき、上述したようにレベル変換回路２０の出力信号Ｖa がハイレベルに保持される。このため、駆動部３０において、トランジスタＱＰ３が遮断し、トランジスタＱＮ３が導通するので、駆動部３０の出力信号Ｖg がローレベルに保持される。このとき、電流出力部４０において、トランジスタＱＮ０が遮断し、駆動電流が出力されない。
【００３２】
次に、入力信号Ｓinがローレベルからハイレベルに切り替わると、レベル変換部２０の出力信号Ｖa がハイレベルからローレベルに切り替わる。これに応じて、駆動部３０において、トランジスタＱＰ３が導通し、トランジスタＱＮ３が遮断する。このとき、ノードＮＤ３の寄生容量（トランジスタＱＮ０のゲート容量などを含む）及びトランジスタＱＰ３のオン抵抗によって定められた時定数により、ノードＮＤ３の電圧Ｖg が接地電位ＧＮＤから上昇する。
【００３３】
電圧Ｖg が電流出力トランジスタＱＮ０のしきい値電圧ＶthN に達したとき、トランジスタＱＮ０が導通し、負荷抵抗Ｒ０に駆動電流ＩH が流れはじめる。ここで、電源電圧ＶH を２５Ｖとすると、駆動部３０の出力電圧Ｖa が２Ｖから１０Ｖに達するまでの時間が立ち上がり時間ＴR となり、また、入力信号Ｓinが電源電圧Ｖddの半分、例えば、２．５Ｖになってから、駆動部３０の出力電圧Ｖaが６Ｖに達するまでの時間が立ち上がり遅延時間ＴPLH となる。
なお、駆動部３０の出力電圧Ｖa が１０Ｖを越えると、電流出力トランジスタＱＮ０がほぼ飽和領域に達し、電圧Ｖa がさらに上昇しても駆動電流ＩH の値はほとんど変わらず、ほぼ一定に保持される。例えば、負荷抵抗Ｒ０の抵抗値を２５０Ωとすると、このときの駆動電流ＩH はほぼ１００ｍＡになる。
【００３４】
次に、入力信号Ｓinがハイレベルからローレベルに切り替わるとき、これに応じてレベル変換回路２０の出力信号Ｖa がローレベルからハイレベルに切り替わる。駆動部３０において、トランジスタＱＰ３が遮断し、トランジスタＱＮ３が導通状態になる。
このとき、トランジスタＱＮ４のゲート−ソース間電圧が駆動部３０の出力電圧Ｖg によって決まる。トランジスタＱＮ３が導通状態に切り替わった直後、トランジスタＱＮ４のゲート−ソース間電圧がほぼ電源電圧ＶH に等しく、トランジスタＱＮ４が導通し、そのオン抵抗が小さくなる。このとき、ノードＮＤ３の寄生容量とトランジスタＱＮ４のオン抵抗と抵抗素子Ｒ１との合成抵抗によって定められた時定数でノードＮＤ３の電圧Ｖg が低下する。また、電圧Ｖg の低下に伴い、電流出力トランジスタＱＮ０の出力電流ＩH が急激に減少する。
【００３５】
ノードＮＤ３の電位Ｖg が低くなると、トランジスタＱＮ４のゲート−ソース間電圧も低くなり、そのオン抵抗が大きくなる。そして、電圧Ｖg がトランジスタＱＮ４のしきい値電圧以下になると、トランジスタＱＮ４が遮断する。このとき、トランジスタＱＮ４に並列に接続されている抵抗素子Ｒ１の抵抗値とノードＮＤ３の寄生容量によって定められた時定数でノードＮＤ３の電位Ｖg が低下する。通常、抵抗素子Ｒ１の抵抗値がトランジスタＱＮ４のオン抵抗より大きく設定されているので、時定数も大きくなる。このため、トランジスタＱＮ４が遮断してから、ノードＮＤ３の電位Ｖg が緩やかに低下していく。これに従って、電流出力トランジスタＱＮ０の出力電流ＩH も緩やかに減少し、電流ＩH の立ち下がり時間ＴF が遅くなる。
【００３６】
上述したように、本実施形態において、駆動部３０にダイオード接続されたトランジスタＱＮ４とそれに並列に接続されている抵抗素子Ｒ１を設けることによって、入力信号Ｓinに応じて駆動部の出力電圧Ｖg がハイレベルからローレベルへ切り替わるとき、最初にトランジスタＱＮ４が導通し、その低いオン抵抗と抵抗素子Ｒ１の抵抗値との合成抵抗によって決められた時定数で電圧Ｖg が急速に低下し、そして、電圧Ｖg がトランジスタＱＮ４のしきい値電圧以下になると、トランジスタＱＮ４が遮断し、その抵抗が大きくなるので、ほぼ抵抗素子Ｒ１の抵抗値によって決められた時定数で電圧Ｖg が緩やかに低下していく。これに従って、出力トランジスタＱＮ０の出力電流ＩH も最初に急速に低下し、トランジスタＱＮ４が遮断してから、電流ＩH が緩やかに低下する。
このため、負荷抵抗Ｒ０に供給される駆動電流の立ち下がり遅延時間ＴPHL が従来に較べて小さくなり、入力信号Ｓinとほぼ同じパルス幅で負荷抵抗に駆動電流ＩH を供給することができる。さらに、立ち下がりの後半において駆動電流ＩH が０になるまで緩やかに低下するので、リンギングの発生を防止でき、負荷抵抗に安定した駆動電流を供給できる。
【００３７】
図３は、本実施形態の駆動回路の動作を示す波形図である。図３（ａ）は入力信号Ｓin、図３（ｂ）は駆動部３０の出力信号Ｖg 、そして図３（ｃ）は駆動電流ＩH の波形をそれぞれ示している。なお、図３（ｂ）及び（ｃ）において、比較のため、従来の駆動回路における駆動部の出力信号Ｖg 及び駆動電流ＩH の波形もあわせて示している（図３（ｂ）における波形Ｂ及び図３（ｃ）における波形Ｄ）。図３（ｂ）と（ｃ）において、実線で示す曲線ＡとＣは、それぞれ本実施形態の駆動回路における駆動部３０の出力電圧Ｖg 及び電流出力部４０の出力電流ＩH の波形を示している。
【００３８】
図３に示すように、入力信号Ｓinの立ち上がりに応じて、駆動部３０の出力電圧Ｖg も立ち上がり、また、電流出力トランジスタＱＮ０により、駆動電流ＩHの供給が始まる。入力信号Ｓinが立ち下がると、これに応じて駆動部３０の出力Ｖg も低下していく。このとき、図３（ｂ）に示すように、駆動部３０においてトランジスタＱＮ４が導通するので、そのオン抵抗と抵抗素子Ｒ１の抵抗値との合成抵抗による時定数で電圧Ｖg が急速に低下する。そして、電圧Ｖg がトランジスタＱＮ４のしきい値電圧以下になると、トランジスタＱＮ４が遮断し、その抵抗が大きくなるので、トランジスタＱＮ４と並列に接続されている抵抗素子Ｒ１の抵抗値による時定数で電圧Ｖg が緩やかに低下する。図３（ｃ）に示すように、駆動部３０の出力電圧Ｖg の変化具合に従って、電流出力トランジスタＱＮ０の出力電流ＩH が最初に急速に低下し、トランジスタＱＮ４が遮断すると、電流ＩH が緩やかに低下する。
このため、従来の駆動回路に較べて、負荷抵抗に供給される駆動電流ＩH の立ち下がり遅延時間ＴPHL が短縮され、入力信号Ｓinとほぼ等しいパルス幅を持つ駆動電流ＩH を得ることができ、駆動電流のタイミング制御を容易に実現できる。
【００３９】
以上説明したように、本実施形態の駆動回路によれば、駆動部３０において出力ノードＮＤ３にダイオード接続されたトランジスタＱＮ４と抵抗素子Ｒ１を並列に接続し、入力信号Ｓinに応じて出力ノードＮＤ３の電位Ｖg が低下するとき、まずトランジスタＱＮ４が導通し、その低いオン抵抗による時定数でノードＮＤ３の電位Ｖg が急速に低下し、そして電位Ｖg がトランジスタＱＮ４のしきい値電圧以下になると、トランジスタＱＮ４が遮断し、抵抗素子Ｒ１の抵抗値による時定数で電位Ｖg が緩やかに低下する。これに応じて、負荷抵抗に供給される駆動電流ＩH も急速な低下からトランジスタＱＮ４の遮断とともに緩やかな低下に切り替わるので、従来の駆動回路に較べて立ち下がり遅延時間を短縮でき、立ち上がりと立ち下がりの遅延時間の差を小さくでき、かつリンギングの発生を防止できるので、負荷抵抗に安定した駆動電流を供給でき、駆動電流のタイミング制御を容易に実現可能である。
【００４０】
第２実施形態
図４は本発明に係る駆動回路の第２の実施形態を示す部分回路図であり、駆動部３０ａと電流出力部４０の構成を示す回路図である。
なお、本実施形態において、駆動部３０ａは、上述した第１の実施形態に較べて、ｐＭＯＳトランジスタＱＰ４及び抵抗素子Ｒ２が追加されている。
【００４１】
図４に示すように、トランジスタＱＰ４は、ダイオード接続されている。即ち、トランジスタＱＰ４のソースがトランジスタＱＰ３のドレインに接続され、そのゲートとドレインがともに駆動部３０ａの出力端子であるノードＮＤ３に接続されている。また、抵抗素子Ｒ２はトランジスタＱＰ４と並列に接続されている。
【００４２】
トランジスタＱＰ３とＱＮ３のゲートに、図示していないレベル変換回路２０からの出力信号Ｖa が印加される。上述した第１の実施形態で説明したように、入力信号Ｓinがハイレベルのとき、レベル変換回路２０からローレベルの信号Ｖa が出力され、逆に入力信号Ｓinがローレベルのとき、レベル変換回路２０からハイレベルの信号Ｖa が出力される。
【００４３】
本実施形態の駆動回路において、駆動部３０ａにおいてダイオード接続されているトランジスタＱＮ４及び抵抗素子Ｒ１に、さらに、トランジスタＱＰ４とＲ２を追加することによって、ノードＮＤ３の出力電圧Ｖg の立ち上がりエッジ及び立ち下がりエッジの両方において、出力特性を制御する。
【００４４】
以下、図４を参照しつつ、本実施形態における駆動部３０ａ及び電流出力部４０の動作について説明する。
レベル変換回路２０からの出力信号Ｖa がハイレベルにあるとき、駆動部３０ａにおいて、トランジスタＱＰ３が遮断し、トランジスタＱＮ３が導通するので、ノードＮＤ３がローレベルに保持される。なお、このとき、電流出力部４０においてトランジスタＱＮ０が遮断するので、駆動電流ＩH は出力されない。
【００４５】
次に、入力信号Ｓinに応じて、レベル変換回路２０の出力信号Ｖa がハイレベルからローレベルに切り替わるとき、これに応じて駆動部３０ａにおいて、トランジスタＱＰ３が導通し、トランジスタＱＮ３が遮断する。最初にトランジスタＱＰ４のゲート−ソース間にほぼ−ＶH 分の電圧が印加されるので、トランジスタＱＰ４が導通し、そのオン抵抗が小さくなる。このとき、トランジスタＱＰ４のオン抵抗と抵抗素子Ｒ２の抵抗値との合成抵抗とノードＮＤ３の寄生容量によって決められた時定数で、ノードＮＤ３の電圧Ｖg が急激に上昇する。
【００４６】
そして、ノードＮＤ３の電圧Ｖg がさらに上昇して、電源電圧ＶH との差電圧ＶH −Ｖg がトランジスタＱＰ４のしきい値電圧の絶対値より低くなると、トランジスタＱＰ４が遮断する。このため、トランジスタＱＰ４の抵抗が大きくなる。このとき、抵抗素子Ｒ２の抵抗値とノードＮＤ３の寄生容量によって決められた時定数でノードＮＤ３の電圧Ｖg が緩やかに上昇し、最後に電源電圧ＶH レベルに達する。
【００４７】
このように、本実施形態において、駆動部３０ａの出力ノードＮＤ３とトランジスタＱＰ３のドレイン間にダイオード接続されているトランジスタＱＰ４及びそれに並列に接続されている抵抗素子Ｒ２を設けることによって、入力信号Ｓinに応じて、ノードＮＤ３の電圧Ｖg が上昇する立ち上がるとき、最初にトランジスタＱＰ４が導通するので、そのオン抵抗と抵抗素子Ｒ２の抵抗値との合成抵抗による時定数で電圧Ｖg が急速に上昇し、電源電圧ＶH とノードＮＤ３の電圧Ｖg との差ＶH −Ｖg がトランジスタＱＰ４のしきい値電圧の絶対値以下になると、トランジスタＱＰ４が遮断し、抵抗素子Ｒ２の抵抗値による時定数で電圧Ｖgが緩やかに上昇する。これに従って、電流出力トランジスタＱＮ０において、出力電流ＩH が急速に上昇してから、トランジスタＱＰ４の遮断に伴い緩やかに上昇するので、電流ＩH の立ち上がり遅延時間を短縮できる。また、電流ＩH が最後に緩やかに上昇するので、リンギングの発生を防止でき、駆動電流ＩH の安定性を改善できる。
【００４８】
次に、入力信号Ｓinに応じて、レベル変換回路２０の出力信号Ｖa がローレベルからハイレベルに切り替わるとき、これに応じて駆動部３０ａにおいて、トランジスタＱＰ３が遮断し、トランジスタＱＮ３が導通する。最初にトランジスタＱＮ４のゲート−ソース間にほぼ電源電圧ＶH 分の電圧Ｖが印加されるので、トランジスタＱＮ４が導通し、そのオン抵抗が小さくなる。このとき、トランジスタＱＮ４のオン抵抗と抵抗素子Ｒ１の抵抗値との合成抵抗とノードＮＤ３の寄生容量によって決められた時定数でノードＮＤ３の電圧Ｖg が急激に低下する。
【００４９】
そして、ノードＮＤ３の電圧Ｖg がトランジスタＱＮ４のしきい値電圧までに下がると、トランジスタＱＮ４が遮断する。このため、トランジスタＱＰ４の抵抗が大きくなる。このとき、抵抗素子Ｒ１の抵抗値とノードＮＤ３の寄生容量によって決められた時定数でノードＮＤ３の電圧Ｖg が緩やかに低下し、最後に接地電位ＧＮＤに達する。
【００５０】
このように、本実施形態において、駆動部３０ａに上述した本発明の第１の実施形態と同様に、ノードＮＤ３とトランジスタＱＮ３のドレイン間に、ダイオード接続されているトランジスタＱＮ４及びそれに並列に接続されている抵抗素子Ｒ１を設けることによって、入力信号Ｓinに応じてノードＮＤ３の電圧Ｖg が立ち下がるとき、最初にトランジスタＱＮ４が導通し、そのオン抵抗と抵抗素子Ｒ１の抵抗値との合成抵抗による時定数で電圧Ｖg が急速に低下する。そして、電圧Ｖg がトランジスタＱＮ４のしきい値電圧以下に低下すると、トランジスタＱＮ４が遮断し、抵抗素子Ｒ１の抵抗値による時定数で電圧Ｖg が緩やかに低下する。これに従って、電流出力トランジスタＱＮ０の出力電流ＩH も最初に急速に低下し、トランジスタＱＮ４の遮断に伴って出力電流ＩH が緩やかに低下するので、リンギングの発生を防止でき、立ち下がり遅延時間を短縮できる。
【００５１】
以上説明したように、本実施形態の駆動回路によれば、駆動部３０ａにトランジスタＱＮ４，ＱＰ４及び抵抗素子Ｒ１，Ｒ２を設けることによって、電流出力部４０によって出力される駆動電流ＩH の立ち上がり遅延時間及び立ち下がり遅延時間の両方を調整できる。例えば、トランジスタＱＰ４のオン抵抗を適宜設定することにより、駆動電流ＩH の立ち上がり遅延時間を制御でき、同様に、トランジスタＱＮ４のオン抵抗を適宜設定することにより、駆動電流ＩH の立ち下がり遅延時間を制御できる。これによって、制御信号Ｓinに対して、出力される駆動電流ＩH のタイミングを高精度で制御することができる。また、立ち上がり及び立ち下がりの両方においてリンギングの発生を防止できるので、駆動電流ＩHの安定性を改善できる。
【００５２】
第３実施形態
図５は本発明に係る駆動回路の第３の実施形態を示す部分回路図であり、駆動部３０ｂと電流出力部４０の構成を示す回路図である。
図示のように、本実施形態では、駆動部３０ｂにおいて、ノードＮＤ３とトランジスタＱＮ３のドレイン間にトランジスタＱＮ４、ＱＮ５が直列接続されている。また、この直列回路に対して抵抗素子Ｒ１が並列に接続されている。
【００５３】
図５に示すように、トランジスタＱＮ４のゲートとドレインがノードＮＤ３に接続され、また、トランジスタＱＮ５のゲートとドレインがトランジスタＱＮ４のソースに接続されている。抵抗素子Ｒ１は、ノードＮＤ３とトランジスタＱＮ５のソースの間に接続されている。
【００５４】
このように、本実施形態における駆動部３０ｂにおいて、ダイオード接続のトランジスタＱＮ４とＱＮ５を直列接続することによって、ノードＮＤ３の電圧Ｖg が立ち下がるとき、電圧Ｖg の下がり具合を調整でき、制御する電圧範囲が広がる。以下、電圧Ｖg が立ち下がるときの動作について説明する。
【００５５】
入力信号Ｓinに応じて、図示しないレベル変換回路２０の出力信号Ｖa がローレベルからハイレベルに切り替わると、これに応じて、駆動部３０ｂの出力電圧Ｖg がハイレベルかローレベルに切り替わる。このとき、まず最初に、トランジスタＱＮ４とＱＮ５がともに導通するので、トランジスタＱＮ４とＱＮ５のオン抵抗の和と抵抗素子Ｒ１の抵抗値との合成抵抗及びノードＮＤ３の寄生容量によって決められた時定数で、ノードＮＤ３の電圧Ｖg が急速に低下する。
【００５６】
そして、電圧Ｖg がトランジスタＱＮ４とＱＮ５のしきい値電圧の合計値に達したとき、トランジスタＱＮ４とＱＮ５が遮断する。このとき、トランジスタＱＮ４とＱＮ５の抵抗が大きくなるので、抵抗素子Ｒ１の抵抗値とノードＮＤ３の寄生容量によって決められた時定数で、ノードＮＤ３の電圧Ｖg が緩やかに低下していく。
【００５７】
上述したように、本実施形態の駆動部３０ｂにおいて、ダイオード接続されているトランジスタＱＮ４とＱＮ５を直列接続することによって、駆動部３０ｂの出力電圧Ｖg の立ち下がりにおいて、電圧Ｖg が急速な低下から緩やかな低下に転じるタイミングを調整することができる。これに応じて、電流出力部４０において、出力電流ＩH の立ち下がりにも同様なタイミング調整が行われるので、上述した第１及び第２の実施形態に較べて、駆動電流ＩH の立ち下がり遅延時間をさらに細かく制御することができる。
【００５８】
なお、上述した第３の実施形態の駆動部３０ｂにおいて、ノードＮＤ３とトランジスタＱＮ３のドレイン間にダイオード接続のトランジスタを２段接続する回路構成を示していたが、本発明はこの構成に限定されるものではなく、立ち下がり特性を制御するために２段以上のダイオード接続のトランジスタを接続することも可能である。さらに、立ち上がり特性をより細かく制御するために、ノードＮＤ３とトランジスタＱＰ３のドレイン間にダイオード接続のトランジスタを２段または２段以上接続することもできる。
【００５９】
【発明の効果】
以上説明したように、本発明の駆動回路によれば、電流出力用トランジスタのゲート電圧を発生する駆動部にダイオード接続のトランジスタと抵抗素子を並列に接続することにより、駆動電流の立ち上がり及び立ち下がりの過渡時の特性を改善でき、制御信号に対して、立ち上がり遅延時間及び立ち下がり遅延時間のバランスを維持でき、駆動電流の出力タイミングを容易に制御できる。
また、本発明によれば、駆動電流の過渡時にリンギングの発生を抑制でき、駆動電流の安定性を改善できる。
さらに、本発明によれば、通常ＣＭＯＳインバータに較べて、駆動部のｐＭＯＳトランジスタとｎＭＯＳトランジスタの間にダイオード接続されたトランジスタと抵抗素子が並列に接続されているので、出力電圧が切り替わるときの貫通電流を小さく抑制でき、消費電力の低減を実現できる。また、本発明の駆動部において、通常のＣＭＯＳインバータに対して、ダイオード接続のＭＯＳトランジスタ及びそれに並列に接続されている抵抗素子のみを追加するので、回路構成を複雑化することなく、レイアウトへの影響が少ない利点がある。
【図面の簡単な説明】
【図１】本発明に係る駆動回路の第１の実施形態を示す回路図である。
【図２】本発明に係る駆動回路の第１の実施形態の具体的な回路構成を示す回路図である。
【図３】本発明の第１の実施形態の動作を示す波形図である。
【図４】本発明に係る駆動回路の第２の実施形態を示す回路図である。
【図５】本発明に係る駆動回路の第３の実施形態を示す回路図である。
【図６】一般的なバブルジェットプリンタにおけるノズルヒーターの電流駆動回路の構成を示す構成図である。
【図７】駆動回路における制御信号と駆動電流のスペックを示す概念図である。
【図８】電流出力ＭＯＳトランジスタの出力特性を示す図である。
【図９】制御信号に対して、電流出力トランジスタのゲートに印加される電圧及びその出力電流の波形を示す波形図である。
【図１０】制御信号に対して、駆動電流の立ち上がり遅延時間及び立ち下がり遅延時間の一例を示す図である。
【符号の説明】
１０…入力バッファ、２０…レベル変換回路、３０…駆動部、４０…電流出力部、Ｖdd，ＶH …電源電圧、ＧＮＤ…接地電位。
Claims (6)
- 第１の電圧の供給ラインに電気的に接続され、制御信号を供給するためのバッファ回路と、
第１の電圧よりも高い第２の電圧の供給ラインに電気的に接続され、第１の電圧に対応する第１の論理レベルの上記制御信号を第２の電圧に対応する第２の論理レベルの信号に変換して出力するレベル変換回路と、
第２の電圧の供給ラインに電気的に接続された負荷抵抗の電流路に接続され、上記負荷抵抗に対する駆動電流を制御するためのスイッチング素子と、
上記レベル変換回路の出力信号に応じた駆動信号を上記スイッチング素子に対して出力する駆動部と
を有し、
上記駆動部が、
第２の電圧の供給ラインと出力端子との間に電気的に接続された第１のＭＯＳトランジスタと、
上記出力端子と基準電位との間に電気的に接続され、上記第１のＭＯＳトランジスタと相補的に導通する第２のＭＯＳトランジスタと、
上記出力端子と上記第２のＭＯＳトランジスタとの間に電気的に接続された第１のダイオード回路と、
上記第１のダイオード回路に対して並列に接続された第１の抵抗と
を有し、
上記制御信号と上記駆動電流との間の立ち上がり遅延時間と立ち下がり遅延時間とが等しくなるように上記駆動信号の立ち下がりが上記第１のダイオード回路と上記第１の抵抗とにより制御される、
駆動回路。 - 上記駆動部が、上記第１のＭＯＳトランジスタと上記出力端子との間に電気的に接続された第２のダイオード回路と、上記第２のダイオード回路に対して並列に接続された第２の抵抗とを有する、
請求項１に記載の駆動回路。 - 上記第１のダイオード回路がダイオード接続された第３のＭＯＳトランジスタを有する、請求項１又は２に記載の駆動回路。
- 上記第２のダイオード回路がダイオード接続された第４のＭＯＳトランジスタを有する、請求項３に記載の駆動回路。
- 上記第１のＭＯＳトランジスタがｐＭＯＳトランジスタであり、
上記第２及び第３のＭＯＳトランジスタがｎＭＯＳトランジスタである、
請求項１、２、３又は４に記載の駆動回路。 - 上記第１のダイオード回路がダイオード接続された複数個のＭＯＳトランジスタを有する、
請求項１又は２に記載の駆動回路。
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