JP3109456B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H03K—PULSE TECHNIQUE
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- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
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- Semiconductor Integrated Circuits (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に製造バラツキに関わりなく動作電流が一定に
なるような電源回路を有する半導体集積回路に関する。
関し、特に製造バラツキに関わりなく動作電流が一定に
なるような電源回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】製造バラツキにかかわりなく、動作電流
が一定となるようなゲートバイアス回路を有する従来の
半導体集積回路として、例えば特開平６−３３４４４５
号公報には、図５に示すような構成が提案されている。
図５を参照すると、増幅動作を行う第１のＦＥＴ（電界
効果トランジスタ）１と同一プロセスで作製し、同一構
造で総ゲート幅の小さい第２のＦＥＴ４を同一チップ内
のゲートバイアス回路に配置し、第２のＦＥＴ４のドレ
イン電流Ｉｄ２２と、第２のＦＥＴ４のソース端に接続
する抵抗値から決定される電圧値を、第１のＦＥＴ１の
ゲートバイアス端子に印加するようにゲートバイアス回
路を構成している。
が一定となるようなゲートバイアス回路を有する従来の
半導体集積回路として、例えば特開平６−３３４４４５
号公報には、図５に示すような構成が提案されている。
図５を参照すると、増幅動作を行う第１のＦＥＴ（電界
効果トランジスタ）１と同一プロセスで作製し、同一構
造で総ゲート幅の小さい第２のＦＥＴ４を同一チップ内
のゲートバイアス回路に配置し、第２のＦＥＴ４のドレ
イン電流Ｉｄ２２と、第２のＦＥＴ４のソース端に接続
する抵抗値から決定される電圧値を、第１のＦＥＴ１の
ゲートバイアス端子に印加するようにゲートバイアス回
路を構成している。
【０００３】次に動作について説明する。
【０００４】電流Ｉｄ２が多く流れるトランジスタが製
造された場合は、抵抗Ｒ２に多くの電流が流れることに
より、大きな電圧降下Ｖｇ１を生じ、この電圧降下を第
１のＦＥＴ１に負帰還することで、電流Ｉｄ１が一定に
なるように制御する。
造された場合は、抵抗Ｒ２に多くの電流が流れることに
より、大きな電圧降下Ｖｇ１を生じ、この電圧降下を第
１のＦＥＴ１に負帰還することで、電流Ｉｄ１が一定に
なるように制御する。
【０００５】
【発明が解決しようとする課題】ところで、図５に示し
たゲートバイアス回路は、下記記載の問題点を有してい
る。
たゲートバイアス回路は、下記記載の問題点を有してい
る。
【０００６】（１）第１の問題点は、抵抗の絶対値を用
いるため製造バラツキを低減できない、ということであ
る。
いるため製造バラツキを低減できない、ということであ
る。
【０００７】その理由は、半導体製造プロセスにおいて
は抵抗を作ったとき、抵抗の絶対値を精度よく製造する
ことができないからである。
は抵抗を作ったとき、抵抗の絶対値を精度よく製造する
ことができないからである。
【０００８】（２）第２の問題点は、複数のチップの間
での電流値を一定にすることができない、ということで
ある。
での電流値を一定にすることができない、ということで
ある。
【０００９】その理由は、チップ間での製造バラツキが
あるためである。
あるためである。
【００１０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、製造バラツキに
かかわりなく動作電流が常に一定となる電源回路を有す
る半導体集積回路を提供することにある。
てなされたものであって、その目的は、製造バラツキに
かかわりなく動作電流が常に一定となる電源回路を有す
る半導体集積回路を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体集積回路は、ソースを低位側電源端
子に接続しゲートを第１の制御端子に接続したｎＭＯＳ
トランジスタと、前記ｎＭＯＳトランジスタに流れる電
流を折り返す第１のカレントミラー回路と、ソースを高
位側電源端子に接続しゲートを第２の制御端子に接続し
たｐＭＯＳトランジスタと、前記ｐＭＯＳトランジスタ
に流れる電流を折り返す第２のカレントミラー回路と、
を備え、負荷となる回路の高位側及び低位側電源端子を
前記第１、第２のカレントミラー回路の出力端に接続し
て構成されている。
め、本発明の半導体集積回路は、ソースを低位側電源端
子に接続しゲートを第１の制御端子に接続したｎＭＯＳ
トランジスタと、前記ｎＭＯＳトランジスタに流れる電
流を折り返す第１のカレントミラー回路と、ソースを高
位側電源端子に接続しゲートを第２の制御端子に接続し
たｐＭＯＳトランジスタと、前記ｐＭＯＳトランジスタ
に流れる電流を折り返す第２のカレントミラー回路と、
を備え、負荷となる回路の高位側及び低位側電源端子を
前記第１、第２のカレントミラー回路の出力端に接続し
て構成されている。
【００１２】また、本発明は、ソースを低位側電源端子
に接続しゲートを第１の制御端子に接続した第１のｎＭ
ＯＳトランジスタと、ソースを高位側電源端子に接続
し、ゲート及びドレインを前記第１のｎＭＯＳトランジ
スタのドレインに接続した第１のｐＭＯＳトランジスタ
と、ソースを高位側電源端子に接続し、ゲートを前記第
１のｎＭＯＳトランジスタのドレインに接続した第２の
ｐＭＯＳトランジスタと、ソースを高位側電源端子に接
続しゲートを第２の制御端子に接続した第３のｐＭＯＳ
トランジスタと、ソースを低位側電源端子に接続し、ゲ
ート及びドレインを前記第３のｐＭＯＳトランジスタの
ドレインに接続した第２のｎＭＯＳトランジスタと、ソ
ースを低位側電源端子に接続し、ゲートを前記第３のｐ
ＭＯＳトランジスタのドレインに接続した第３のｎＭＯ
Ｓトランジスタと、前記第２のｐＭＯＳトランジスタの
ドレインを負荷回路の高位側電源に接続し、前記第３の
ｎＭＯＳトランジスタのドレインを前記負荷回路の低位
側電源に接続したものであり、前記第１のｎＭＯＳトラ
ンジスタと前記第３のｐＭＯＳトランジスタを第１の半
導体基板上に集積し、前記第１のｐＭＯＳトランジスタ
と前記第２のｐＭＯＳトランジスタと前記第２のｎＭＯ
Ｓトランジスタと前記第３のｎＭＯＳトランジスタを前
記第１の半導体基板上以外の同じ半導体基板上に集積す
る。あるいは高位側電源端子と低位側電源端子の間に直
列に第１乃至第３の抵抗を接続し、前記第１、第２の抵
抗の接続点を前記第１の制御端子に接続し、前記第２、
第３の抵抗の接続点を前記第２の制御端子に接続してい
る。
に接続しゲートを第１の制御端子に接続した第１のｎＭ
ＯＳトランジスタと、ソースを高位側電源端子に接続
し、ゲート及びドレインを前記第１のｎＭＯＳトランジ
スタのドレインに接続した第１のｐＭＯＳトランジスタ
と、ソースを高位側電源端子に接続し、ゲートを前記第
１のｎＭＯＳトランジスタのドレインに接続した第２の
ｐＭＯＳトランジスタと、ソースを高位側電源端子に接
続しゲートを第２の制御端子に接続した第３のｐＭＯＳ
トランジスタと、ソースを低位側電源端子に接続し、ゲ
ート及びドレインを前記第３のｐＭＯＳトランジスタの
ドレインに接続した第２のｎＭＯＳトランジスタと、ソ
ースを低位側電源端子に接続し、ゲートを前記第３のｐ
ＭＯＳトランジスタのドレインに接続した第３のｎＭＯ
Ｓトランジスタと、前記第２のｐＭＯＳトランジスタの
ドレインを負荷回路の高位側電源に接続し、前記第３の
ｎＭＯＳトランジスタのドレインを前記負荷回路の低位
側電源に接続したものであり、前記第１のｎＭＯＳトラ
ンジスタと前記第３のｐＭＯＳトランジスタを第１の半
導体基板上に集積し、前記第１のｐＭＯＳトランジスタ
と前記第２のｐＭＯＳトランジスタと前記第２のｎＭＯ
Ｓトランジスタと前記第３のｎＭＯＳトランジスタを前
記第１の半導体基板上以外の同じ半導体基板上に集積す
る。あるいは高位側電源端子と低位側電源端子の間に直
列に第１乃至第３の抵抗を接続し、前記第１、第２の抵
抗の接続点を前記第１の制御端子に接続し、前記第２、
第３の抵抗の接続点を前記第２の制御端子に接続してい
る。
【００１３】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体集積回路は、その好ましい
実施の形態において、基準となる電流源（図１の１、
４）と、この電流値（図１のｉｐ、ｉｎ）と同じになる
ようカレントミラー回路（図１の２、３および５、６）
と、を有する。電流源は、ＭＯＳトランジスタの飽和領
域を用いることで、負荷となるＭＯＳトランジスタの特
性にバラツキがあっても、常に一定の電流を供給するこ
とができる。また、カレントミラー回路によって電流源
と同じ電流値を負荷へ供給する。
に説明する。本発明の半導体集積回路は、その好ましい
実施の形態において、基準となる電流源（図１の１、
４）と、この電流値（図１のｉｐ、ｉｎ）と同じになる
ようカレントミラー回路（図１の２、３および５、６）
と、を有する。電流源は、ＭＯＳトランジスタの飽和領
域を用いることで、負荷となるＭＯＳトランジスタの特
性にバラツキがあっても、常に一定の電流を供給するこ
とができる。また、カレントミラー回路によって電流源
と同じ電流値を負荷へ供給する。
【００１４】より詳細には、本発明の半導体集積回路
は、その好ましい実施の形態において、ソースを低位側
電源端子に接続しゲートを第１の制御端子（図１の１
２）に接続した第１のｎＭＯＳトランジスタ（図１の
１）と、ソースを高位側電源端子に接続し、ゲート及び
ドレインを前記第１のｎＭＯＳトランジスタのドレイン
に接続した第１のｐＭＯＳトランジスタ（図１の２）
と、ソースを高位側電源端子に接続し、ゲートを前記第
１のｎＭＯＳトランジスタのドレインに接続した第２の
ｐＭＯＳトランジスタ（図１の３）と、ソースを高位側
電源端子に接続しゲートを第２の制御端子（図１の１
３）に接続した第３のｐＭＯＳトランジスタ（図１の
４）と、ソースを低位側電源端子に接続し、ゲート及び
ドレインを前記第３のｐＭＯＳトランジスタのドレイン
に接続した第２のｎＭＯＳトランジスタ（図１の５）
と、ソースを低位側電源端子に接続し、ゲートを前記第
３のｐＭＯＳトランジスタのドレインに接続した第３の
ｎＭＯＳトランジスタ（図１の６）と、前記第２のｐＭ
ＯＳトランジスタのドレインを負荷回路（図１の９）の
高位側電源に接続し、前記第３のｎＭＯＳトランジスタ
のドレインを負荷回路の低位側電源に接続する構成とし
ている。
は、その好ましい実施の形態において、ソースを低位側
電源端子に接続しゲートを第１の制御端子（図１の１
２）に接続した第１のｎＭＯＳトランジスタ（図１の
１）と、ソースを高位側電源端子に接続し、ゲート及び
ドレインを前記第１のｎＭＯＳトランジスタのドレイン
に接続した第１のｐＭＯＳトランジスタ（図１の２）
と、ソースを高位側電源端子に接続し、ゲートを前記第
１のｎＭＯＳトランジスタのドレインに接続した第２の
ｐＭＯＳトランジスタ（図１の３）と、ソースを高位側
電源端子に接続しゲートを第２の制御端子（図１の１
３）に接続した第３のｐＭＯＳトランジスタ（図１の
４）と、ソースを低位側電源端子に接続し、ゲート及び
ドレインを前記第３のｐＭＯＳトランジスタのドレイン
に接続した第２のｎＭＯＳトランジスタ（図１の５）
と、ソースを低位側電源端子に接続し、ゲートを前記第
３のｐＭＯＳトランジスタのドレインに接続した第３の
ｎＭＯＳトランジスタ（図１の６）と、前記第２のｐＭ
ＯＳトランジスタのドレインを負荷回路（図１の９）の
高位側電源に接続し、前記第３のｎＭＯＳトランジスタ
のドレインを負荷回路の低位側電源に接続する構成とし
ている。
【００１５】
【実施例】本発明の実施例について図面を参照して以下
に説明する。
に説明する。
【００１６】図１は、本発明の第１の実施例の回路構成
を示す図である。制御端子１２に一定の電圧Ｖ１を印加
することで、ｎＭＯＳトランジスタ１は飽和領域におい
てほぼ一定の電流ｉｎを流し、この電流と同じ電流が流
れるように、ｐＭＯＳトランジスタ２のゲート電圧を自
己バイアスするとともに、ｐＭＯＳトランジスタ３にも
同じ電圧でバイアスされる。
を示す図である。制御端子１２に一定の電圧Ｖ１を印加
することで、ｎＭＯＳトランジスタ１は飽和領域におい
てほぼ一定の電流ｉｎを流し、この電流と同じ電流が流
れるように、ｐＭＯＳトランジスタ２のゲート電圧を自
己バイアスするとともに、ｐＭＯＳトランジスタ３にも
同じ電圧でバイアスされる。
【００１７】よってｐＭＯＳトランジスタ３が飽和領域
で動作するならば、電流値ｉｐを流すことになる。
で動作するならば、電流値ｉｐを流すことになる。
【００１８】同様に、制御端子１３に一定の電圧Ｖ２を
印加することで、ｐＭＯＳトランジスタ４は飽和領域に
おいてほぼ一定の電流ｉｐを流し、この電流と同じ電流
が流れるようにｎＭＯＳトランジスタ５のゲート電圧を
自己バイアスするとともにｎＭＯＳトランジスタ６にも
同じ電圧でバイアスされる。よってｎＭＯＳトランジス
タ６が飽和領域で動作するならば電流値ｉｎを流すこと
になる。
印加することで、ｐＭＯＳトランジスタ４は飽和領域に
おいてほぼ一定の電流ｉｐを流し、この電流と同じ電流
が流れるようにｎＭＯＳトランジスタ５のゲート電圧を
自己バイアスするとともにｎＭＯＳトランジスタ６にも
同じ電圧でバイアスされる。よってｎＭＯＳトランジス
タ６が飽和領域で動作するならば電流値ｉｎを流すこと
になる。
【００１９】図１では、ｐＭＯＳトランジスタ３および
ｎＭＯＳトランジスタ６の負荷としてインバータ９を接
続しているが、一般的なＭＯＳトランジスタで構成され
る回路を接続することができる。
ｎＭＯＳトランジスタ６の負荷としてインバータ９を接
続しているが、一般的なＭＯＳトランジスタで構成され
る回路を接続することができる。
【００２０】このインバータ９は電源ＶＣＣから電流ｉ
ｎが、グランドＶＳＳへ電流ｉｐで電流を流すので、イ
ンバータ９を構成するｐＭＯＳトランジスタ７およびｎ
ＭＯＳトランジスタ８の電流特性バラツキがあっても、
ｐＭＯＳトランジスタ３およびｎＭＯＳトランジスタ６
によって制限され一定の電流を流すことになる。
ｎが、グランドＶＳＳへ電流ｉｐで電流を流すので、イ
ンバータ９を構成するｐＭＯＳトランジスタ７およびｎ
ＭＯＳトランジスタ８の電流特性バラツキがあっても、
ｐＭＯＳトランジスタ３およびｎＭＯＳトランジスタ６
によって制限され一定の電流を流すことになる。
【００２１】ｎＭＯＳトランジスタ１とｐＭＯＳトラン
ジスタ４を同一の半導体基板１０に作り、ｐＭＯＳトラ
ンジスタ２とｐＭＯＳトランジスタ３とｎＭＯＳトラン
ジスタ５とｎＭＯＳトランジスタ６とインバータ９を半
導体基板１０以外の半導体基板１１に作り、ｎＭＯＳト
ランジスタ１とｐＭＯＳトランジスタ４と同じ回路を別
に半導体基板１０に作り、ｐＭＯＳトランジスタ２とｐ
ＭＯＳトランジスタ３とｎＭＯＳトランジスタ５とｎＭ
ＯＳトランジスタ６とインバータ９と同じ回路を半導体
基板１０、半導体基板１１以外の半導体基板に作る。
ジスタ４を同一の半導体基板１０に作り、ｐＭＯＳトラ
ンジスタ２とｐＭＯＳトランジスタ３とｎＭＯＳトラン
ジスタ５とｎＭＯＳトランジスタ６とインバータ９を半
導体基板１０以外の半導体基板１１に作り、ｎＭＯＳト
ランジスタ１とｐＭＯＳトランジスタ４と同じ回路を別
に半導体基板１０に作り、ｐＭＯＳトランジスタ２とｐ
ＭＯＳトランジスタ３とｎＭＯＳトランジスタ５とｎＭ
ＯＳトランジスタ６とインバータ９と同じ回路を半導体
基板１０、半導体基板１１以外の半導体基板に作る。
【００２２】つまり、別のチップに製造しても半導体基
板１０を共通にすることで、異なるチップにおいても、
製造バラツキによらず一定の電流を得ることができるこ
とは明白である。
板１０を共通にすることで、異なるチップにおいても、
製造バラツキによらず一定の電流を得ることができるこ
とは明白である。
【００２３】図２（Ａ）は、本発明の第１の実施例の動
作を説明するための図である。図２（Ａ）は、図１のｎ
ＭＯＳトランジスタ１に関係する直流的電流経路の等価
回路を示す図である。この等価回路は、図１のｐＭＯＳ
トランジスタ４に関係する直流的電流経路の等価回路と
相補的に等価である。
作を説明するための図である。図２（Ａ）は、図１のｎ
ＭＯＳトランジスタ１に関係する直流的電流経路の等価
回路を示す図である。この等価回路は、図１のｐＭＯＳ
トランジスタ４に関係する直流的電流経路の等価回路と
相補的に等価である。
【００２４】ｎＭＯＳトランジスタ１とｐＭＯＳトラン
ジスタ２が直列に電源ＶＤＤ、グランドＧＮＤ間に接続
され、ｎＭＯＳトランジスタのゲートは制御端子１２か
ら一定の制御電圧Ｖ１が印可されており、ｐＭＯＳトラ
ンジスタ２のゲート電圧はｎＭＯＳトランジスタ１とｐ
ＭＯＳトランジスタ２の分圧された電圧Ｖｐによって自
己バイアスされている。
ジスタ２が直列に電源ＶＤＤ、グランドＧＮＤ間に接続
され、ｎＭＯＳトランジスタのゲートは制御端子１２か
ら一定の制御電圧Ｖ１が印可されており、ｐＭＯＳトラ
ンジスタ２のゲート電圧はｎＭＯＳトランジスタ１とｐ
ＭＯＳトランジスタ２の分圧された電圧Ｖｐによって自
己バイアスされている。
【００２５】図２（Ｂ）は、本発明の第１の実施例の動
作を説明する特性図である。図２（Ｂ）は、図２（Ａ）
のＩ−Ｖ特性図であり、ｉｎはｎＭＯＳトランジスタ１
のゲート電圧Ｖ１におけるドレイン・ソース間電圧対ド
レイン電流特性である。
作を説明する特性図である。図２（Ｂ）は、図２（Ａ）
のＩ−Ｖ特性図であり、ｉｎはｎＭＯＳトランジスタ１
のゲート電圧Ｖ１におけるドレイン・ソース間電圧対ド
レイン電流特性である。
【００２６】ｉ２はｐＭＯＳトランジスタ２のゲート電
圧にドレイン・ソース間電圧を印可したときのドレイン
・ソース間電圧対ドレイン電流特性である。なお、ｉ２
のｉｄ＝０の時のＶｐはＶＤＤ−ＶＴ′（ＶＴ′はしき
い値電圧）となる。ｉｎとｉ２の交点Ｑが、図２（Ａ）
の回路に流れる電流Ｉｄである。製造バラツキによっ
て、ｉ２がばらついたときの特性をｉ２ｍａｘ、ｉ２ｍ
ｉｎとすると、それぞれのｉ２との交点Ｑｍａｘ、Ｑｍ
ｉｎにおけるＩｄはほぼ同じとなることがわかる。
圧にドレイン・ソース間電圧を印可したときのドレイン
・ソース間電圧対ドレイン電流特性である。なお、ｉ２
のｉｄ＝０の時のＶｐはＶＤＤ−ＶＴ′（ＶＴ′はしき
い値電圧）となる。ｉｎとｉ２の交点Ｑが、図２（Ａ）
の回路に流れる電流Ｉｄである。製造バラツキによっ
て、ｉ２がばらついたときの特性をｉ２ｍａｘ、ｉ２ｍ
ｉｎとすると、それぞれのｉ２との交点Ｑｍａｘ、Ｑｍ
ｉｎにおけるＩｄはほぼ同じとなることがわかる。
【００２７】すなわち、ｎＭＯＳトランジスタ１が飽和
領域で動作するならば、製造バラツキによらず一定の電
流を得ることができる。
領域で動作するならば、製造バラツキによらず一定の電
流を得ることができる。
【００２８】図３は、本発明の第２の実施の形態例を示
す図である。図１の制御端子１２および制御端子１３に
印加する一定制御電圧Ｖ１、Ｖ２を得るために、本発明
の第２の実施例においては、ＶＤＤ、ＧＮＤ間に抵抗１
６、１７、１８によって分圧して供給する。一般に抵抗
の絶対値は大きくばらつくのに対し抵抗比は非常に精度
良く製造できることが知られている。これにより製造バ
ラツキによらず制御電圧Ｖ１、Ｖ２を生成することがで
きる。
す図である。図１の制御端子１２および制御端子１３に
印加する一定制御電圧Ｖ１、Ｖ２を得るために、本発明
の第２の実施例においては、ＶＤＤ、ＧＮＤ間に抵抗１
６、１７、１８によって分圧して供給する。一般に抵抗
の絶対値は大きくばらつくのに対し抵抗比は非常に精度
良く製造できることが知られている。これにより製造バ
ラツキによらず制御電圧Ｖ１、Ｖ２を生成することがで
きる。
【００２９】図４は、本発明の実施例の作用効果を説明
するための特性図である。図４の横紬は、トランジスタ
の電流値であり製造バラツキにより平均値ＴＹＰ、最大
値ＭＡＸ、最小値ＭＩＮをとり、これに対する回路（イ
ンバータ９）の伝搬遅延時間（ｔｐｄ）を縦軸に取る
と、本発明の第１の実施の形態の回路を用いれば、実線
で示すように、バラツキの影響を受けないが、従来の回
路（図の波線）では大きくばらついてしまうことがわか
る。
するための特性図である。図４の横紬は、トランジスタ
の電流値であり製造バラツキにより平均値ＴＹＰ、最大
値ＭＡＸ、最小値ＭＩＮをとり、これに対する回路（イ
ンバータ９）の伝搬遅延時間（ｔｐｄ）を縦軸に取る
と、本発明の第１の実施の形態の回路を用いれば、実線
で示すように、バラツキの影響を受けないが、従来の回
路（図の波線）では大きくばらついてしまうことがわか
る。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
製造バラツキにかかわらず常に一定の電流を供給するこ
とができる、という効果を奏する。これにより、伝播遅
延時間を一定にすることができる。
製造バラツキにかかわらず常に一定の電流を供給するこ
とができる、という効果を奏する。これにより、伝播遅
延時間を一定にすることができる。
【００３１】その理由は次の通りである。一般にＭＯＳ
の負荷は容量性の場合が多く、この容量を充放電する時
間が伝播遅延時間となり、容量に充放電される電荷は、
電流と充放電時間の積であり、電荷と電流が一定なら
ば、充放電時間すなわち伝播遅延時間も一定となる。本
発明においては、電流源はＭＯＳトランジスタの飽和領
域を用いることで負荷となるＭＯＳトランジスタの特性
にバラツキがあっても常に一定の電流を供給することが
できるためである。
の負荷は容量性の場合が多く、この容量を充放電する時
間が伝播遅延時間となり、容量に充放電される電荷は、
電流と充放電時間の積であり、電荷と電流が一定なら
ば、充放電時間すなわち伝播遅延時間も一定となる。本
発明においては、電流源はＭＯＳトランジスタの飽和領
域を用いることで負荷となるＭＯＳトランジスタの特性
にバラツキがあっても常に一定の電流を供給することが
できるためである。
【図１】本発明の第１の実施の形態の回路構成を示す図
である。
である。
【図２】本発明の第１の実施の形態の動作を説明するた
めの図であり、（Ａ）は、基本回路構成を示す図を示
し、（Ｂ）は、上記（Ａ）の基本回路のＩＶ特性を示
す。
めの図であり、（Ａ）は、基本回路構成を示す図を示
し、（Ｂ）は、上記（Ａ）の基本回路のＩＶ特性を示
す。
【図３】本発明の第２の実施の形態の回路構成を示す図
である。
である。
【図４】本発明の実施例の作用効果を示す電流バラツキ
に対する伝播遅延時間の変化を示す図である。
に対する伝播遅延時間の変化を示す図である。
【図５】従来のゲートバイアス回路の構成の一例を示す
図である。
図である。
１ 第１のｎＭＯＳトランジスタ ２ 第１のｐＭＯＳトランジスタ ３ 第２のｐＭＯＳトランジスタ ４ 第３のｐＭＯＳトランジスタ ５ 第２のｎＭＯＳトランジスタ ６ 第３のｎＭＯＳトランジスタ ７ 第４のｐＭＯＳトランジスタ ８ 第４のｎＭＯＳトランジスタ ９ インバータ １０ 第１の半導体基板 １１ 第１の半導体基板以外の半導体基板 １２ 第１の制御端子 １３ 第２の制御端子 １４ インバータの入力端子 １５ インバータの出力端子 １６ 第１の抵抗 １７ 第２の抵抗 １８ 第３の抵抗
Claims (3)
- 【請求項１】ソースを低位側電源端子に接続しゲートを
第１の制御端子に接続した第１のｎＭＯＳトランジスタ
と、 ソースを高位側電源端子に接続し、ゲート及びドレイン
を前記第１のｎＭＯＳトランジスタのドレインに接続し
た第１のｐＭＯＳトランジスタと、 ソースを高位側電源端子に接続し、ゲートを前記第１の
ｎＭＯＳトランジスタのドレインに接続した第２のｐＭ
ＯＳトランジスタと、 ソースを高位側電源端子に接続しゲートを第２の制御端
子に接続した第３のｐＭＯＳトランジスタと、 ソースを低位側電源端子に接続し、ゲート及びドレイン
を前記第３のｐＭＯＳトランジスタのドレインに接続し
た第２のｎＭＯＳトランジスタと、 ソースを低位側電源端子に接続し、ゲートを前記第３の
ｐＭＯＳトランジスタのドレインに接続した第３のｎＭ
ＯＳトランジスタと、 前記第２のｐＭＯＳトランジスタのドレインを負荷回路
の高位側電源に接続し、前記第３のｎＭＯＳトランジス
タのドレインを前記負荷回路の低位側電源に接続し、前記第１のｎＭＯＳトランジスタと前記第３のｐＭＯＳ
トランジスタを第１の半導体基板上に集積し、前記第１
のｐＭＯＳトランジスタと前記第２のｐＭＯＳトランジ
スタと前記第２のｎＭＯＳトランジスタと前記第３のｎ
ＭＯＳトランジスタを前記第１の半導体基板上以外の同
じ半導体基板上に集積する、 ことを特徴とする半導体集
積回路。 - 【請求項２】ソースを低位側電源端子に接続しゲートを
第１の制御端子に接続した第１のｎＭＯＳトランジスタ
と、ソースを高位側電源端子に接続し、ゲート及びドレイン
を前記第１のｎＭＯＳトランジスタのドレインに接続し
た第１のｐＭＯＳトランジスタと 、ソースを高位側電源端子に接続し、ゲートを前記第１の
ｎＭＯＳトランジスタのドレインに接続した第２のｐＭ
ＯＳトランジスタと 、ソースを高位側電源端子に接続しゲートを第２の制御端
子に接続した第３のｐＭＯＳトランジスタと 、ソースを低位側電源端子に接続し、ゲート及びドレイン
を前記第３のｐＭＯＳトランジスタのドレインに接続し
た第２のｎＭＯＳトランジスタと、 ソースを低位側電源端子に接続し、ゲートを前記第３の
ｐＭＯＳトランジスタのドレインに接続した第３のｎＭ
ＯＳトランジスタと 、前記第２のｐＭＯＳトランジスタのドレインを負荷回路
の高位側電源に接続し、前記第３のｎＭＯＳトランジス
タのドレインを前記負荷回路の低位側電源に接続し、 高位側電源端子と低位側電源端子の間に直列に第１乃至
第３の抵抗を接続し、 前記第１、第２の抵抗の接続点を前記第１の制御端子に
接続し、前記第２、第３の抵抗の接続点を前記第２の制
御端子に接続した ことを特徴とする半導体集積回路。 - 【請求項３】高位側電源端子と低位側電源端子の間に直
列に第１乃至第３の抵抗を接続し、 前記第１、第２の抵抗の接続点を前記第１の制御端子に
接続し、前記第２、第３の抵抗の接続点を前記第２の制
御端子に接続したことを特徴とする請求項１記載の半導
体集積回路。
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|---|---|---|---|
| JP09195070A JP3109456B2 (ja) | 1997-07-04 | 1997-07-04 | 半導体集積回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09195070A JP3109456B2 (ja) | 1997-07-04 | 1997-07-04 | 半導体集積回路 |
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1998
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