KR100594227B1 - 피크 전류가 감소된 인버터를 가지는 저전력 저잡음 비교기 - Google Patents

피크 전류가 감소된 인버터를 가지는 저전력 저잡음 비교기 Download PDF

Info

Publication number
KR100594227B1
KR100594227B1 KR1020030039903A KR20030039903A KR100594227B1 KR 100594227 B1 KR100594227 B1 KR 100594227B1 KR 1020030039903 A KR1020030039903 A KR 1020030039903A KR 20030039903 A KR20030039903 A KR 20030039903A KR 100594227 B1 KR100594227 B1 KR 100594227B1
Authority
KR
South Korea
Prior art keywords
pmosfet
nmosfet
power supply
supply voltage
drain
Prior art date
Application number
KR1020030039903A
Other languages
English (en)
Other versions
KR20040110553A (ko
Inventor
노재섭
남정현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030039903A priority Critical patent/KR100594227B1/ko
Priority to US10/870,313 priority patent/US7091751B2/en
Publication of KR20040110553A publication Critical patent/KR20040110553A/ko
Application granted granted Critical
Publication of KR100594227B1 publication Critical patent/KR100594227B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

피크 전류가 감소된 인버터를 가지는 저전력 저잡음 비교기가 개시된다. 상기 비교기는, 논리적 문턱 전압에서 순간적인 과도 전류가 감소되도록 하기 위하여, 다이오드나 MOSFET를 삽입한 새로운 인버터를 가진다. 따라서, CIS 장치 등 상기 비교기를 구비하는 여러가지 장치들의 저전력 저잡음에 크게 기여할 수 있는 효과가 있다.

Description

피크 전류가 감소된 인버터를 가지는 저전력 저잡음 비교기{Low power and low noise comparator having low peak current inverter}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일반적인 사용예를 나타내는 CIS 장치의 블록도이다.
도 2는 본 발명의 일실시예에 따른 인버터를 구비하는 저전력 저잡음 CDS 비교기의 회로도이다.
도 3은 도 2의 동작 설명을 위한 타이밍도이다.
도 4는 도 2의 저전력 인버터의 제 1례이다.
도 5는 도 4 회로의 I-V 특성이다.
도 6은 저전력 인버터의 입력 전압이 VDD/2이 일 때에, 감소된 피크 전류를 설명하기 위한 도면이다.
도 7은 도 2의 저전력 인버터의 제 2례이다.
도 8은 도 7 회로의 I-V 특성이다.
도 9는 도 2의 저전력 인버터의 제 3례이다.
도 10은 도 9 회로의 I-V 특성이다.
도 11 내지 도 13은 도 2의 저전력 인버터의 다른 형태들이다.
본 발명은 ADC(Analog-to-Digital Converter) 등에 사용되는 비교기에 관한 것으로, 특히 CIS(CMOS image sensor) 장치 내의 CDS(correlated double sampling) 및 ADC에 사용된 비교기에 관한 것이다.
CIS는 휴대폰 카메라, 디지털 카메라 등에 장착되어, 시야에 전개되는 환경을 촬상하여 전기적 신호로 변환하여 디스플레이 구동 장치에 전송한다. 일반적으로, CIS를 구비하는 디스플레이 구동 장치는 도 1과 같은 램프 비교형 컬럼 ADC(analog-digital converter) 구조를 가진다. 이와 같은 구동 장치에 대하여는 미국 특허, "USP5,982,318", 또는 "USP6,067,113" 등에 잘 나타나 있다.
도 1을 참조하면, CDS 샘플링 회로를 사용하는 비교기들(130)은, 픽셀 어레이(110)에서 외부 영상을 촬상하여 아날로그 형태의 전압으로 변환시킨 신호를 입력받는다. 비교기들(130)이 입력받은 아날로그 신호는 소정 기울기로 증가하는 램프 신호(VRAMP)와 비교되어 서로 다른 시간에 논리 하이 상태 또는 논리 로우 상태의 디지털 값으로 출력된다. 비교기들(130)이 서로 다른 시간에 디지털 값을 출력할 때, 카운터(140)는 디지털 값들의 변화 시간에 대응하는 카운터 값을 출력하고, 이에 따라 래치들(150)은 픽셀 어레이(110)의 아날로그 신호 출력들 각각에 비례하는 디지털 신호(D1,D2,...,DN)를 저장하고 출력한다. 출력된 디지털 신호(D1,D2,...,DN)는 처리되어 소정의 디스플레이 장치로 입력될 때, 사용자는 촬 상된 영상을 볼 수 있다.
도 1에서와 같이, 램프 비교형 컬럼 ADC는 컬럼수 만큼의 비교기를 사용한다. 38만 화소급 CIS 장치의 경우 전체 유효 컬럼 수는 640여개에 이른다. 그런데, 비교기들(130)에서 픽셀 어레이(110) 출력 신호와 램프 신호(VRAMP)에 의하여 상승하는 전압을 비교하여 디지털 값을 출력하는 것은 일반적인 간단한 인버터(inverter)에 의하여 수행된다. 일반적인 간단한 인버터는 주지된 바와 같이, PMOSFET 1개와 NMOSFET 1개로 이루어지는 간단한 구조를 가진다. 이러한 일반적인 인버터의 경우, 제1 논리 상태("0")와 제2 논리 상태("1") 사이의 입력 전압, 즉, 논리적 문턱 전압(Logic Threshold Voltage)(예를 들어, 1/2VDD)에서 순간적인 트랜지션 전류(피크 전류)가 발생하여 상당한 전력이 소모되는 문제점이 있다. 실제로 30만 화소급인 도 1과 같은 CIS 장치에, 동일한 조도의 빛을 조사하면, 650여개의 모든 컬럼에서 동시에 신호 변환이 이루어지면서, 그 논리적 문턱 전압에서의 순간 전류는 수백 밀리암페어(mA)에 이른다. 또한, 이와 같은 커다란 전류의 발생은, 회로 전체에 공급되는 전력선에 영향을 끼치고, 이에 따라 출력 영상이나 다른 회로에 잡음 성분으로 작용하여 오동작의 원인이 되는 문제점도 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는, 논리적 문턱 전압에서 순간적인 과도 전류가 감소된 인버터를 가지는 CIS 장치의 저전력 저잡음 CDS 비교기를 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 저전력 저잡음 CDS 비교기는, 제1 스위치, 제1 커패시터, 저전력 인버터, 제2 스위치, 제3 스위치, 및 제2 커패시터를 구비한다.
상기 제1 스위치는 제1 클럭 신호들의 논리 상태에 대응하여 입력되는 기준 신호를 차단하거나 출력한다.
상기 제1 커패시터는 한쪽 단이 상기 제1 스위치의 출력단에 연결되고, 다른 단이 비교 입력단에 연결된다.
상기 저전력 인버터는 제1 전원 전압과 제2 전원 전압 사이에 직렬 연결된 다수개의 소자들을 구비하여 상기 비교 입력단의 신호를 반전시켜 비교 출력단으로 출력하고, 상기 비교 출력단으로 하프 제1 전원 전압을 출력할 때의 전류-전압 특성 동작점이 상기 다수개의 소자들의 연결 관계에 의하여 서로 다르게 설정된다.
상기 제2 스위치는 제2 클럭 신호들의 논리 상태에 대응하여 상기 비교 입력단과 상기 비교 출력단 사이를 서로 단락시키거나 개방시킨다.
상기 제3 스위치는 제3 클럭 신호들의 논리 상태에 대응하여 입력되는 램프 신호를 차단하거나 출력한다.
상기 제2 커패시터는 한쪽 단이 상기 제3 스위치의 출력단에 연결되고, 다른 단이 상기 제1 스위치의 출력단에 연결된다.
상기 다수개의 소자들은, 상기 제1 전원 전압과 상기 제2 전원 전압 사이에 직렬 연결된 PMOSFET, 제1 PN 다이오드, 제2 PN 다이오드, 및 NMOSFET이고, 상기 PMOSFET 및 상기 NMOSFET의 게이트들은 상기 비교 입력단과 연결되고, 상기 제1 PN 다이오드 및 상기 제2 PN 다이오드 사이의 접점이 상기 비교 출력단과 연결된 것을 특징으로 한다. 또는, 상기 다수개의 소자들은, 상기 제1 전원 전압과 상기 제2 전원 전압 사이에 직렬 연결된 제1 PMOSFET, 제2 PMOSFET, 제1 NMOSFET, 및 제2 NMOSFET이고, 상기 제1 PMOSFET 및 상기 제2 NMOSFET의 게이트들은 상기 비교 입력단과 연결되고, 상기 제2 PMOSFET와 상기 제1 NMOSFET의 게이트들 및 상기 제2 PMOSFET의 드레인과 상기 제1 NMOSFET의 드레인 사이의 접점이 상기 비교 출력단과 연결된 것을 특징으로 한다.
또는, 상기 다수개의 소자들은, 상기 제1 전원 전압과 상기 제2 전원 전압 사이에 직렬 연결된 제1 PMOSFET, 제2 PMOSFET, 제3 PMOSFET, 제1 NMOSFET, 제2 NMOSFET, 및 제3 NMOSFET이고, 상기 제2 PMOSFET는 드레인과 게이트가 서로 연결되고, 상기 제2 NMOSFET도 드레인과 게이트가 서로 연결되고, 상기 제1 PMOSFET 및 상기 제3 NMOSFET의 게이트들은 상기 비교 입력단과 연결되며, 상기 제3 PMOSFET와 상기 제1 NMOSFET의 게이트들 및 상기 제3 PMOSFET의 드레인과 제1 NMOSFET의 드레인 사이의 접점이 상기 비교 출력단과 연결된 것을 특징으로 한다. 또는, 상기 다수개의 소자들은, 상기 제1 전원 전압과 상기 제2 전원 전압 사이에 직렬 연결된 PMOSFET, 제1 NMOSFET, 제2 NMOSFET, 및 제3 NMOSFET이고, 상기 제1 NMOSFET는 드레인과 게이트가 연결되고, 상기 제2 NMOSFET도 드레인과 게이트가 연결되며, 상기 PMOSFET 및 상기 제3 NMOSFET의 게이트들은 상기 비교 입력단과 연결되고, 상기 제1 NMOSFET의 소오스 및 제2 NMOSFET의 드레인 사이의 접점이 상기 비교 출력단과 연결된 것을 특징으로 한다.
또는, 상기 다수개의 소자들은, 상기 제1 전원 전압과 상기 제2 전원 전압 사이에 직렬 연결된 제1 PMOSFET, 제2 PMOSFET, 제3 PMOSFET, 및 NMOSFET이고, 상기 제2 PMOSFET는 드레인과 게이트가 연결되고, 상기 제3 PMOSFET도 드레인과 게이트가 연결되며, 상기 제1 PMOSFET 및 상기 NMOSFET의 게이트들은 상기 비교 입력단과 연결되고, 상기 제2 PMOSFET의 드레인 및 상기 제3 PMOSFET의 소오스 사이의 접점이 상기 비교 출력단과 연결된 것을 특징으로 한다. 또는, 상기 다수개의 소자들은, 상기 제1 전원 전압과 상기 제2 전원 전압 사이에 직렬 연결된 제1 PMOSFET, 제1 NMOSFET, 제2 PMOSFET, 및 제2 NMOSFET이고, 상기 제1 NMOSFET는 드레인과 게이트가 연결되고, 상기 제2 PMOSFET도 드레인과 게이트가 연결되고, 상기 제1 PMOSFET 및 상기 제2 NMOSFET의 게이트들은 상기 비교 입력단과 연결되고, 상기 제1 NMOSFET의 소오스 및 상기 제2 PMOSFET의 소오스 사이의 접점이 상기 비교 출력단과 연결된 것을 특징으로 한다.
상기 제1 스위치는, 상기 제1 클럭 신호들을 구성하는, 제1 신호 및 상기 제1 신호의 반전된 논리 상태를 가지는 제2 신호 각각을 게이트로 입력받는 NMOSFET 및 PMOSFET의 병렬 연결 형태인 것을 특징으로 한다.
상기 제2 스위치는, 상기 제2 클럭 신호들을 구성하는, 제1 신호 및 상기 제1 신호의 반전된 논리 상태를 가지는 제2 신호 각각을 게이트로 입력받는 NMOSFET 및 PMOSFET의 병렬 연결 형태인 것을 특징으로 한다.
상기 제3 스위치는, 상기 제3 클럭 신호들을 구성하는, 제1 신호 및 상기 제1 신호의 반전된 논리 상태를 가지는 제2 신호 각각을 게이트로 입력받는 NMOSFET 및 PMOSFET의 병렬 연결 형태인 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 인버터를 구비하는 저전력 저잡음 CDS 비교기의 회로도이다.
도 2를 참조하면, 본 발명의 일실시예에 따른 인버터를 구비하는 저전력 저잡음 CDS 비교기는, 제1 스위치(SW1), 제1 커패시터(C1), 저전력 인버터(INV1), 제2 스위치(SW2), 제3 스위치(SW3), 및 제2 커패시터(C2)를 구비한다.
상기 제1 스위치(SW1)는 제1 클럭 신호들(CS, CSB)의 논리 상태에 대응하여 입력되는 기준 신호(VS)를 차단하거나 출력한다. 상기 제1 스위치(SW1)는, 상기 제1 클럭 신호들(CS, CSB)을 구성하는, 제1 신호(CS) 및 상기 제1 신호(CS)의 반전된 논리 상태를 가지는 제2 신호(CSB) 각각을 게이트로 입력받는 NMOSFET 및 PMOSFET를 병렬 연결한 패스게이트(passgate) 형태이다.
상기 제1 커패시터(C1)는 한쪽 단이 상기 제1 스위치(SW1)의 출력단에 연결되고, 다른 단이 비교 입력단(INV1의 입력단)에 연결된다.
상기 저전력 인버터(INV1)는 제1 전원 전압(VDD)과 제2 전원 전압(VSS) 사이 에 직렬 연결된 다수개의 소자들을 구비하여 상기 비교 입력단(INV1의 입력단)의 신호(VSIN)를 반전시켜 비교 출력단(INV1의 출력단)으로 출력하고, 상기 비교 출력단(INV1의 출력단)으로 하프(half) 제1 전원 전압(1/2VDD)을 출력할 때의 전류-전압 특성 동작점이 상기 다수개의 소자들의 연결 관계에 의하여 서로 다르게 설정된다. 상기 저전력 인버터(INV1)는 도 4, 도 7, 도 9, 도 11 내지 도 13에 도시된 바와 같고, 이들의 자세한 동작에 대해서는 아래에서 다시 기술된다.
상기 제2 스위치(SW2)는 제2 클럭 신호들(CP, CPB)의 논리 상태에 대응하여 상기 비교 입력단(INV1의 입력단)과 상기 비교 출력단(INV1의 출력단) 사이를 서로 단락시키거나 개방시킨다. 상기 제2 스위치(SW2)는, 상기 제2 클럭 신호들(CP, CPB)을 구성하는, 제1 신호(CP) 및 상기 제1 신호의 반전된 논리 상태를 가지는 제2 신호(CPB) 각각을 게이트로 입력받는 NMOSFET 및 PMOSFET를 병렬 연결한 패스게이트 형태이다.
상기 제3 스위치(SW3)는 제3 클럭 신호들(CR, CRB)의 논리 상태에 대응하여 입력되는 램프 신호(VRAMP)를 차단하거나 출력한다. 상기 제3 스위치(SW3)는, 상기 제3 클럭 신호들(CR, CRB)을 구성하는, 제1 신호(CR) 및 상기 제1 신호의 반전된 논리 상태를 가지는 제2 신호(CRB) 각각을 게이트로 입력받는 NMOSFET 및 PMOSFET를 병렬 연결한 패스게이트 형태이다.
상기 제2 커패시터(C2)는 한쪽 단이 상기 제3 스위치(SW3)의 출력단에 연결되고, 다른 단이 상기 제1 스위치(SW1)의 출력단에 연결된다.
도 2의 본 발명의 일실시예에 따른 저전력 저잡음 CDS 비교기의 동작을 좀더 자세히 설명한다.
도 3은 도 2의 동작 설명을 위한 타이밍도이다.
도 3을 참조하면, S1 위치에서 제1 스위치(SW1) 및 제2 스위치(SW2)가 온(on) 상태로 될 때, 제1 스위치(SW1)는 기준 신호(VS)를 출력하고, 제2 스위치(SW2)는 비교 입력단(INV1의 입력단)과 비교 출력단(INV1의 출력단) 사이를 서로 단락시켜서, 제1 스위치(SW1)의 출력단에 연결된 제1 커패시터(C1) 측은 제1 샘플링 전압으로 되고, 비교 입력단(INV1의 입력단)과 비교 출력단(INV1의 출력단)은 제1 전원 전압(VDD)의 1/2로 된다. 이때, 비교 입력단(INV1의 입력단)의 전압(VSIN)과 비교 출력단(INV1의 출력단)의 전압(BITDATA)은 1/2VDD이고, 도 3에서 임계점으로 표시된 높이는 VSIN이 1/2VDD인 경우를 나타낸다.
다음에, 도 3의 S1 위치와 S2 위치의 사이에서 제1 스위치(SW1) 및 제2 스위치(SW2) 모두는 오프(off) 상태로 되고, 이때 제1 스위치(SW1)의 출력단에 연결된 제1 커패시터(C1) 측은 상기 제1 샘플링 전압을 그대로 유지하고, 비교 입력단(INV1의 입력단)의 전압(VSIN)과 비교 출력단(INV1의 출력단)의 전압(BITDATA)도 1/2VDD를 그대로 유지한다.
도 3에서, S2의 위치에서, 제1 스위치(SW1)가 다시 온 상태로 되면서 제1 스위치(SW1)의 출력단에 연결된 제1 커패시터(C1) 측을 제2 샘플링 전압으로 만든다. 여기서, 기준 신호(VS)는 CIS를 이용하는 휴대폰 카메라, 또는 디지털 카메라 등의 경우에, CIS에서 발생되어 출력되는 전압으로서, 제1 샘플링 전압은 CDS를 위한 최초 기준 전압이고, 제2 샘플링 전압은 CIS에서 실제로 외부 영상을 촬상하여 변환 시킨 전압으로서 제1 샘플링 전압보다 활성 신호 전압만큼 감소된 전압이다. 이때, 비교 입력단(INV1의 입력단)의 전압(VSIN)은 활성 신호 전압만큼 감소하고, 비교 출력단(INV1의 출력단)의 전압(BITDATA)은 활성 신호 전압만큼 증가한다.
이와 같이, CDS가 진행된 후에는, 제3 스위치(SW3)가 온 상태로 되어 램프 신호(VRAMP)가 입력되고, 이를 통해 CIS에서 입력된 제2 샘플링 전압에 따라 활성 신호 전압만큼 감소되었던 비교 입력단(INV1의 입력단)의 전압(VSIN)은 서서히 증가한다. 이때, 비교 입력단(INV1의 입력단)의 전압(VSIN)이 논리적 문턱 전압(1/2VDD)을 넘어서는 순간, 비교 출력단(INV1의 출력단)의 전압(BITDATA)은 논리 로우 상태로 된다. 저전력 인버터(INV1)에서 출력되는 디지털 값(BITDATA)은 도 1의 래치들(150)에 전달되고, 카운터(140)는 디지털 값에 대응하는 카운터 값을 출력하고, 이에 따라 래치들(150)은 픽셀 어레이(110)에서 감지되어 출력된 아날로그 신호(제2 샘플링 전압)에 비례하는 디지털 신호를 저장하고 출력한다.
도 4는 도 2의 저전력 인버터(INV1)의 제 1례이다.
도 4를 참조하면, 도 2의 저전력 인버터(INV1)는 제1 전원 전압(VDD)과 제2 전원 전압(VSS) 사이에 직렬 연결된 PMOSFET(M1), 제1 PN 다이오드(D1), 제2 PN 다이오드(D2), 및 NMOSFET(M2)를 구비할 수 있다. 도 4에서 VIN은 도 2의 VSIN과 대응되고, VOUT은 BITDATA에 대응된다. 따라서, 상기 PMOSFET(M1) 및 상기 NMOSFET(M2)의 게이트들은 도 2의 비교 입력단(INV1의 입력단)과 연결되고, 상기 제1 PN 다이오드(D1) 및 상기 제2 PN 다이오드(D2) 사이의 접점이 도 2의 비교 출력단(INV1의 출력단)과 연결된다.
이에 따라, 도 2의 비교 출력단(INV1의 출력단)으로 하프 제1 전원 전압(VDD)을 출력할 때, 도 4와 같은 저전력 인버터(INV1)의 전류-전압 특성 동작점(도 6의 E)은 하나의 PMOSFET와 하나의 NMOSFET를 가지는 단순한 인버터의 동작점(도 6의 D)보다 낮다. 도 6에서 linv는 제1 전원 전압(VDD)과 제2 전원 전압(VSS) 사이에 흐르는 전류이고, Idsp는 VIN이 1/2VDD일 때 M1 및 D1에 의한 전류 특성이며, Idsn는 VIN이 1/2VDD일 때 M2 및 D2에 의한 전류 특성이다. 또한, Vfd는 상기 제1 PN 다이오드(D1) 및 상기 제2 PN 다이오드(D2)의 턴 온(turn on) 전압이다.
이와 같이, 도 5에 도시된 바와 같이, 하프 제1 전원 전압(VDD)을 출력할 때의 전류-전압 특성 동작점이 D에서 E로 바뀌면, 단순한 인버터에서 나타나는 피크 전류는 제거된다. 이때, 도 6에 도시된 바와 같이, 논리적 문턱 전압(1/2VDD)을 나타내는 C점에서 스무드하고 감소된 과도 전류가 나타나 전력 감소에 기여한다.
도 7은 도 2의 저전력 인버터(INV1)의 제 2례이다.
도 7을 참조하면, 도 2의 저전력 인버터(INV1)는 제1 전원 전압(VDD)과 제2 전원 전압(VSS) 사이에 직렬 연결된 제1 PMOSFET(M1), 제2 PMOSFET(M3), 제1 NMOSFET(M4), 및 제2 NMOSFET(M2)를 구비할 수 있다. 도 7에서 VIN은 도 2의 VSIN과 대응되고, VOUT은 BITDATA에 대응된다. 따라서, 상기 제1 PMOSFET(M1) 및 상기 제2 NMOSFET(M2)의 게이트들은 도 2의 비교 입력단(INV1의 입력단)과 연결되고, 상기 제2 PMOSFET(M3)와 상기 제1 NMOSFET(M4)의 게이트들 및 상기 제2 PMOSFET(M3)의 드레인과 상기 제1 NMOSFET(M4)의 드레인 사이의 접점이 도 2의 비교 출력단(INV1의 출력단)과 연결된다.
이에 따라, 도 2의 비교 출력단(INV1의 출력단)으로 하프 제1 전원 전압(VDD)을 출력할 때, 도 7과 같은 저전력 인버터(INV1)의 전류-전압 특성 동작점(도 8의 G)은 하나의 PMOSFET와 하나의 NMOSFET를 가지는 단순한 인버터의 동작점(도 8의 F)보다 낮다. 도 8에서 linv는 제1 전원 전압(VDD)과 제2 전원 전압(VSS) 사이에 흐르는 전류이고, Idsp는 VIN이 1/2VDD일 때 M1 및 M3에 의한 전류 특성이며, Idsn는 VIN이 1/2VDD일 때 M4 및 M2에 의한 전류 특성이다. 또한, Vtp는 상기 제2 PMOSFET(M3)의 문턱 전압(threshold voltage)이고, Vtn는 상기 제1 NMOSFET(M4)의 문턱 전압이다.
여기서도, 도 8에 도시된 바와 같이, 하프 제1 전원 전압(VDD)을 출력할 때의 전류-전압 특성 동작점이 F에서 G로 바뀌면, 단순한 인버터에서 나타나는 피크 전류는 제거된다. 이때, 도 6에 도시된 바와 같이, 논리적 문턱 전압(1/2VDD)을 나타내는 C점에서 스무드하고 감소된 과도 전류가 나타나 전력 감소에 기여한다.
도 9는 도 2의 저전력 인버터(INV1)의 제 3례이다.
도 9를 참조하면, 도 2의 저전력 인버터(INV1)는 제1 전원 전압(VDD)과 제2 전원 전압(VSS) 사이에 직렬 연결된 제1 PMOSFET(M1), 제2 PMOSFET(M3), 제3 PMOSFET(M5), 제1 NMOSFET(M6), 제2 NMOSFET(M4), 및 제3 NMOSFET(M2)를 구비할 수 있다. 도 9에서 VIN은 도 2의 VSIN과 대응되고, VOUT은 BITDATA에 대응된다. 따라서, 상기 제2 PMOSFET(M3)는 드레인과 게이트가 서로 연결되고, 상기 제2 NMOSFET(M4)도 드레인과 게이트가 서로 연결되고, 상기 제1 PMOSFET(M1) 및 상기 제3 NMOSFET(M2)의 게이트들은 도 2의 비교 입력단(INV1의 입력단)과 연결되며, 상기 제3 PMOSFET(M5)와 상기 제1 NMOSFET(M6)의 게이트들 및 상기 제3 PMOSFET(M5)의 드레인과 제1 NMOSFET(M6)의 드레인 사이의 접점이 도 2의 비교 출력단(INV1의 출력단)과 연결된다.
이에 따라, 도 2의 비교 출력단(INV1의 출력단)으로 하프 제1 전원 전압(VDD)을 출력할 때, 도 9와 같은 저전력 인버터(INV1)의 전류-전압 특성 동작점(도 10의 I)은 하나의 PMOSFET와 하나의 NMOSFET를 가지는 단순한 인버터의 동작점(도 10의 H)보다 낮다. 도 10에서 linv는 제1 전원 전압(VDD)과 제2 전원 전압(VSS) 사이에 흐르는 전류이고, Idsp는 VIN이 1/2VDD일 때 M1 및 M3에 의한 전류 특성이며, Idsn는 VIN이 1/2VDD일 때 M4 및 M2에 의한 전류 특성이다. 또한, Vth는 상기 제2 PMOSFET(M3) 및 상기 제3 PMOSFET(M5) 문턱 전압(threshold voltage)의 합, 또는 상기 제1 NMOSFET(M6) 및 상기 제2 NMOSFET(M4)의 문턱 전압의 합이다.
여기서도, 도 10에 도시된 바와 같이, 하프 제1 전원 전압(VDD)을 출력할 때의 전류-전압 특성 동작점이 H에서 I로 바뀌면, 단순한 인버터에서 나타나는 피크 전류는 제거된다. 이때, 도 6에 도시된 바와 같이, 논리적 문턱 전압(1/2VDD)을 나타내는 C점에서 스무드하고 감소된 과도 전류가 나타나 전력 감소에 기여한다.
도 11 내지 도 13은 도 2의 저전력 인버터(INV1)의 다른 형태들이다.
도 11을 참조하면, 도 2의 저전력 인버터(INV1)는 제1 전원 전압(VDD)과 제2 전원 전압(VSS) 사이에 직렬 연결된 PMOSFET(M1), 제1 NMOSFET(M3), 제2 NMOSFET(M4), 및 제3 NMOSFET(M2)를 구비할 수 있다. 도 11에서 VIN은 도 2의 VSIN과 대응되고, VOUT은 BITDATA에 대응된다. 따라서, 상기 제1 NMOSFET(M3)는 드레인과 게이트가 연결되고, 상기 제2 NMOSFET(M4)도 드레인과 게이트가 연결되며, 상기 PMOSFET(M1) 및 상기 제3 NMOSFET(M2)의 게이트들은 도 2의 비교 입력단(INV1의 입력단)과 연결되고, 상기 제1 NMOSFET(M3)의 소오스 및 제2 NMOSFET(M4)의 드레인 사이의 접점이 도 2의 비교 출력단(INV1의 출력단)과 연결된다.
도 12를 참조하면, 도 2의 저전력 인버터(INV1)는 제1 전원 전압(VDD)과 제2 전원 전압(VSS) 사이에 직렬 연결된 제1 PMOSFET(M1), 제2 PMOSFET(M3), 제3 PMOSFET(M4), 및 NMOSFET(M2)를 구비할 수 있다. 도 12에서 VIN은 도 2의 VSIN과 대응되고, VOUT은 BITDATA에 대응된다. 따라서, 상기 제2 PMOSFET(M3)는 드레인과 게이트가 연결되고, 상기 제3 PMOSFET(M4)도 드레인과 게이트가 연결되며, 상기 제1 PMOSFET(M1) 및 상기 NMOSFET(M2)의 게이트들은 도 2의 비교 입력단(INV1의 입력단)과 연결되고, 상기 제2 PMOSFET(M3)의 드레인 및 상기 제3 PMOSFET(M4)의 소오스 사이의 접점이 도 2의 비교 출력단(INV1의 출력단)과 연결된다.
도 13을 참조하면, 도 2의 저전력 인버터(INV1)는 제1 전원 전압(VDD)과 제2 전원 전압(VSS) 사이에 직렬 연결된 제1 PMOSFET(M1), 제1 NMOSFET(M3), 제2 PMOSFET(M4), 및 제2 NMOSFET(M2)를 구비할 수 있다. 도 13에서 VIN은 도 2의 VSIN과 대응되고, VOUT은 BITDATA에 대응된다. 따라서, 상기 제1 NMOSFET(M3)는 드레인 과 게이트가 연결되고, 상기 제2 PMOSFET(M4)도 드레인과 게이트가 연결되고, 상기 제1 PMOSFET(M1) 및 상기 제2 NMOSFET(M2)의 게이트들은 도 2의 비교 입력단(INV1의 입력단)과 연결되고, 상기 제1 NMOSFET(M3)의 소오스 및 상기 제2 PMOSFET(M4)의 소오스 사이의 접점이 상기 비교 출력단(INV1의 출력단)과 연결된다.
도 11 내지 도 13과 같은 저전력 인버터(INV1)가 도 2의 저전력 저잡음 CDS 비교기에 적용되는 경우에도, 도 2의 비교 출력단(INV1의 출력단)으로 하프 제1 전원 전압(VDD)을 출력할 때, 전류-전압 특성 동작점은 하나의 PMOSFET와 하나의 NMOSFET를 가지는 단순한 인버터의 동작점보다 낮다. 따라서, 단순한 인버터에서 나타나는 피크 전류는 제거되고, 도 6에 도시된 바와 같이, 논리적 문턱 전압(1/2VDD)을 나타내는 C점에서 스무드하고 감소된 과도 전류가 나타나 전력 감소에 기여한다.
위에서 기술한 바와 같이, 본 발명의 일실시예에 따른 저전력 저잡음 비교기는, 제1 전원 전압(VDD)과 제2 전원 전압(VSS) 사이에 직렬 연결된 다수개의 소자들을 구비하여 상기 비교 입력단(INV1의 입력단)의 신호를 반전시켜 비교 출력단(INV1의 출력단)으로 출력하는 저전력 인버터(INV1)를 구비한다. 이러한 저전력 인버터(INV1)에서는 상기 비교 출력단(INV1의 출력단)으로 하프 제1 전원 전압(1/2VDD)을 출력할 때의 전류-전압 특성 동작점이 상기 다수개의 소자들의 연결 관계에 의하여, 단순한 인버터 구조에서보다 소모 전류가 낮은 방향으로 설정된다. 이에 따라, 논리적 문턱 전압(1/2VDD)에서 스무드하고 감소된 과도 전류가 나타나 전력 감소에 기여한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 비교기는, 논리적 문턱 전압에서 순간적인 과도 전류가 감소되도록 하기 위하여, 다이오드나 MOSFET를 삽입한 새로운 인버터를 가진다. 따라서, CIS 장치의 저전력 저잡음에 크게 기여할 수 있는 효과가 있다.

Claims (16)

  1. 제1 클럭 신호들의 논리 상태에 대응하여 입력되는 기준 신호를 차단하거나 출력하는 제1 스위치;
    한쪽 단이 상기 제1 스위치의 출력단에 연결되고, 다른 단이 비교 입력단에 연결된 제1 커패시터;
    제1 전원 전압과 제2 전원 전압 사이에 직렬 연결된 다수개의 소자들을 구비하며, 상기 비교 입력단의 신호를 반전시켜 비교 출력단으로 출력하고, 상기 비교 출력단으로 하프 제1 전원 전압을 출력할 때의 전류-전압 특성 동작점이 상기 다수개의 소자들의 연결 관계에 의하여 서로 다르게 설정되는 저전력 인버터;
    제2 클럭 신호들의 논리 상태에 대응하여 상기 비교 입력단과 상기 비교 출력단 사이를 서로 단락시키거나 개방시키는 제2 스위치;
    제3 클럭 신호들의 논리 상태에 대응하여 입력되는 램프 신호를 차단하거나 출력하는 제3 스위치; 및
    한쪽 단이 상기 제3 스위치의 출력단에 연결되고, 다른 단이 상기 제1 스위치의 출력단에 연결된 제2 커패시터를 구비하고,
    상기 다수개의 소자들의 턴-온 전압 또는 문턱 전압만큼 전류-전압 특성 곡선을 이동시킴으로써, 상기 전류-전압 특성 동작점을 변경하는 것을 특징으로 하는 저전력 저잡음 CDS 비교기.
  2. 제 1항에 있어서, 상기 다수개의 소자들은,
    상기 제1 전원 전압과 상기 제2 전원 전압 사이에 직렬 연결되는 PMOSFET, 제1 PN 다이오드, 제2 PN 다이오드 및 NMOSFET이고,
    상기 PMOSFET 및 상기 NMOSFET의 게이트들은 상기 비교 입력단과 연결되고, 상기 제1 PN 다이오드 및 상기 제2 PN 다이오드 사이의 접점이 상기 비교 출력단과 연결된 것을 특징으로 하는 저전력 저잡음 CDS 비교기.
  3. 제 1항에 있어서, 상기 다수개의 소자들은,
    상기 제1 전원 전압과 상기 제2 전원 전압 사이에 직렬 연결된 제1 PMOSFET, 제2 PMOSFET, 제1 NMOSFET, 및 제2 NMOSFET이고,
    상기 제1 PMOSFET 및 상기 제2 NMOSFET의 게이트들은 상기 비교 입력단과 연결되고, 상기 제2 PMOSFET와 상기 제1 NMOSFET의 게이트들 및 상기 제2 PMOSFET의 드레인과 상기 제1 NMOSFET의 드레인 사이의 접점이 상기 비교 출력단과 연결된 것을 특징으로 하는 저전력 저잡음 CDS 비교기.
  4. 제 1항에 있어서, 상기 다수개의 소자들은,
    상기 제1 전원 전압과 상기 제2 전원 전압 사이에 직렬 연결된 제1 PMOSFET, 제2 PMOSFET, 제3 PMOSFET, 제1 NMOSFET, 제2 NMOSFET, 및 제3 NMOSFET이고,
    상기 제2 PMOSFET는 드레인과 게이트가 서로 연결되고, 상기 제2 NMOSFET도 드레인과 게이트가 서로 연결되고, 상기 제1 PMOSFET 및 상기 제3 NMOSFET의 게이트들은 상기 비교 입력단과 연결되며, 상기 제3 PMOSFET와 상기 제1 NMOSFET의 게이트들 및 상기 제3 PMOSFET의 드레인과 제1 NMOSFET의 드레인 사이의 접점이 상기 비교 출력단과 연결된 것을 특징으로 하는 저전력 저잡음 CDS 비교기.
  5. 제 1항에 있어서, 상기 다수개의 소자들은,
    상기 제1 전원 전압과 상기 제2 전원 전압 사이에 직렬 연결된 PMOSFET, 제1 NMOSFET, 제2 NMOSFET, 및 제3 NMOSFET이고,
    상기 제1 NMOSFET는 드레인과 게이트가 연결되고, 상기 제2 NMOSFET도 드레인과 게이트가 연결되며, 상기 PMOSFET 및 상기 제3 NMOSFET의 게이트들은 상기 비교 입력단과 연결되고, 상기 제1 NMOSFET의 소오스 및 제2 NMOSFET의 드레인 사이의 접점이 상기 비교 출력단과 연결된 것을 특징으로 하는 저전력 저잡음 CDS 비교기.
  6. 제 1항에 있어서, 상기 다수개의 소자들은,
    상기 제1 전원 전압과 상기 제2 전원 전압 사이에 직렬 연결된 제1 PMOSFET, 제2 PMOSFET, 제3 PMOSFET, 및 NMOSFET이고,
    상기 제2 PMOSFET는 드레인과 게이트가 연결되고, 상기 제3 PMOSFET도 드레인과 게이트가 연결되며, 상기 제1 PMOSFET 및 상기 NMOSFET의 게이트들은 상기 비교 입력단과 연결되고, 상기 제2 PMOSFET의 드레인 및 상기 제3 PMOSFET의 소오스 사이의 접점이 상기 비교 출력단과 연결된 것을 특징으로 하는 저전력 저잡음 CDS 비교기.
  7. 제 1항에 있어서, 상기 다수개의 소자들은,
    상기 제1 전원 전압과 상기 제2 전원 전압 사이에 직렬 연결된 제1 PMOSFET, 제1 NMOSFET, 제2 PMOSFET, 및 제2 NMOSFET이고, 상기 제1 NMOSFET는 드레인과 게이트가 연결되고,
    상기 제2 PMOSFET도 드레인과 게이트가 연결되고, 상기 제1 PMOSFET 및 상기 제2 NMOSFET의 게이트들은 상기 비교 입력단과 연결되고, 상기 제1 NMOSFET의 소오스 및 상기 제2 PMOSFET의 소오스 사이의 접점이 상기 비교 출력단과 연결된 것을 특징으로 하는 저전력 저잡음 CDS 비교기.
  8. 제 1항에 있어서, 상기 제1 스위치는,
    상기 제1 클럭 신호들을 구성하는, 제1 신호 및 상기 제1 신호의 반전된 논 리 상태를 가지는 제2 신호 각각을 게이트로 입력받는 NMOSFET 및 PMOSFET의 병렬 연결 형태인 것을 특징으로 하는 저전력 저잡음 CDS 비교기.
  9. 제 1항에 있어서, 상기 제2 스위치는,
    상기 제2 클럭 신호들을 구성하는, 제1 신호 및 상기 제1 신호의 반전된 논리 상태를 가지는 제2 신호 각각을 게이트로 입력받는 NMOSFET 및 PMOSFET의 병렬 연결 형태인 것을 특징으로 하는 저전력 저잡음 CDS 비교기.
  10. 제 1항에 있어서, 상기 제3 스위치는,
    상기 제3 클럭 신호들을 구성하는, 제1 신호 및 상기 제1 신호의 반전된 논리 상태를 가지는 제2 신호 각각을 게이트로 입력받는 NMOSFET 및 PMOSFET의 병렬 연결 형태인 것을 특징으로 하는 저전력 저잡음 CDS 비교기.
  11. 제1 전원 전압과 제2 전원 전압 사이에 직렬 연결된 PMOSFET, 제1 PN 다이오드, 제2 PN 다이오드, 및 NMOSFET를 구비하고,
    상기 PMOSFET 및 상기 NMOSFET의 게이트들은 입력단이고,
    상기 제1 PN 다이오드 및 상기 제2 PN 다이오드 사이의 접점은 출력단이고,
    상기 제1 및 제2 PN 다이오드의 턴-온 전압만큼 전류-전압 특성 곡선을 이동시킴으로써, 상기 출력단으로 하프 제1 전원 전압을 출력할 때의 전류-전압 특성 동작점을 변경하는 것을 특징으로 하는 저전력 인버터.
  12. 제1 전원 전압과 제2 전원 전압 사이에 직렬 연결된 제1 PMOSFET, 제2 PMOSFET, 제1 NMOSFET, 및 제2 NMOSFET를 구비하고,
    상기 제1 PMOSFET 및 상기 제2 NMOSFET의 게이트들은 입력단이고,
    상기 제2 PMOSFET와 상기 제1 NMOSFET의 게이트들 및 상기 제2 PMOSFET의 드레인과 상기 제1 NMOSFET의 드레인 사이의 접점은 출력단이고,
    상기 제2 PMOSFET와 상기 제1 NMOSFET의 문턱 전압만큼 전류-전압 특성 곡선을 이동시킴으로써, 상기 출력단으로 하프 제1 전원 전압을 출력할 때의 전류-전압 특성 동작점을 변경하는 것을 특징으로 하는 저전력 인버터.
  13. 제1 전원 전압과 제2 전원 전압 사이에 직렬 연결된 제1 PMOSFET, 제2 PMOSFET, 제3 PMOSFET, 제1 NMOSFET, 제2 NMOSFET, 및 제3 NMOSFET를 구비하고,
    상기 제2 PMOSFET는 드레인과 게이트가 서로 연결되고,
    상기 제2 NMOSFET도 드레인과 게이트가 서로 연결되고,
    상기 제1 PMOSFET 및 상기 제3 NMOSFET의 게이트들은 입력단이고,
    상기 제3 PMOSFET와 상기 제1 NMOSFET의 게이트들 및 상기 제3 PMOSFET의 드레인과 상기 제1 NMOSFET의 드레인 사이의 접점은 출력단이고,
    상기 제2 PMOSFET, 상기 제3 PMOSFET 및 상기 제1 NMOSFET, 상기 제2 NMOSFET의 문턱 전압만큼 전류-전압 특성 곡선을 이동시킴으로써, 상기 출력단으로 하프 제1 전원 전압을 출력할 때의 전류-전압 특성 동작점을 변경하는 것을 특징으로 하는 저전력 인버터.
  14. 제1 전원 전압과 제2 전원 전압 사이에 직렬 연결된 PMOSFET, 제1 NMOSFET, 제2 NMOSFET, 및 제3 NMOSFET를 구비하고,
    상기 제1 NMOSFET는 드레인과 게이트가 연결되고,
    상기 제2 NMOSFET도 드레인과 게이트가 연결되며,
    상기 PMOSFET 및 상기 제3 NMOSFET의 게이트들은 입력단이고,
    상기 제1 NMOSFET의 소오스 및 상기 제2 NMOSFET의 드레인 사이의 접점은 출력단이고,
    상기 제1 NMOSFET, 상기 제2 NMOSFET의 문턱 전압만큼 전류-전압 특성 곡선을 이동시킴으로써, 상기 출력단으로 하프 제1 전원 전압을 출력할 때의 전류-전압 특성 동작점을 변경하는 것을 특징으로 하는 저전력 인버터.
  15. 제1 전원 전압과 제2 전원 전압 사이에 직렬 연결된 제1 PMOSFET, 제2 PMOSFET, 제3 PMOSFET, 및 NMOSFET를 구비하고,
    상기 제2 PMOSFET는 드레인과 게이트가 연결되고,
    상기 제3 PMOSFET도 드레인과 게이트가 연결되며,
    상기 제1 PMOSFET 및 상기 NMOSFET의 게이트들은 입력단이고,
    상기 제2 PMOSFET의 드레인 및 상기 제3 PMOSFET의 소오스 사이의 접점은 출력단이고,
    상기 제2 PMOSFET, 상기 제3 PMOSFET의 문턱 전압만큼 전류-전압 특성 곡선을 이동시킴으로써, 상기 출력단으로 하프 제1 전원 전압을 출력할 때의 전류-전압 특성 동작점을 변경하는 것을 특징으로 하는 저전력 인버터.
  16. 제1 전원 전압과 제2 전원 전압 사이에 직렬 연결된 제1 PMOSFET, 제1 NMOSFET, 제2 PMOSFET, 및 제2 NMOSFET를 구비하고,
    상기 제1 NMOSFET는 드레인과 게이트가 연결되고,
    상기 제2 PMOSFET도 드레인과 게이트가 연결되고,
    상기 제1 PMOSFET 및 상기 제2 NMOSFET의 게이트들은 입력단이고,
    상기 제1 NMOSFET의 소오스 및 상기 제2 PMOSFET의 소오스 사이의 접점은 출력단이고,
    상기 제1 NMOSFET, 상기 제2 PMOSFET의 문턱 전압만큼 전류-전압 특성 곡선을 이동시킴으로써, 상기 출력단으로 하프 제1 전원 전압을 출력할 때의 전류-전압 특성 동작점을 변경하는 것을 특징으로 하는 저전력 인버터.
KR1020030039903A 2003-06-19 2003-06-19 피크 전류가 감소된 인버터를 가지는 저전력 저잡음 비교기 KR100594227B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020030039903A KR100594227B1 (ko) 2003-06-19 2003-06-19 피크 전류가 감소된 인버터를 가지는 저전력 저잡음 비교기
US10/870,313 US7091751B2 (en) 2003-06-19 2004-06-17 Low-power and low-noise comparator having inverter with decreased peak current

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030039903A KR100594227B1 (ko) 2003-06-19 2003-06-19 피크 전류가 감소된 인버터를 가지는 저전력 저잡음 비교기

Publications (2)

Publication Number Publication Date
KR20040110553A KR20040110553A (ko) 2004-12-31
KR100594227B1 true KR100594227B1 (ko) 2006-07-03

Family

ID=33516406

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030039903A KR100594227B1 (ko) 2003-06-19 2003-06-19 피크 전류가 감소된 인버터를 가지는 저전력 저잡음 비교기

Country Status (2)

Country Link
US (1) US7091751B2 (ko)
KR (1) KR100594227B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070012972A (ko) 2005-07-25 2007-01-30 삼성전자주식회사 표시 장치, 그 구동 장치 및 방법
TWI345910B (en) 2006-10-02 2011-07-21 Novatek Microelectronics Corp Cmos image sensor for high-speed operation
GB0806427D0 (en) * 2008-04-09 2008-05-14 Cmosis Nv Parallel analog-to-digital conversion in pixel arrays
US8446309B2 (en) * 2009-02-19 2013-05-21 Cmosis Nv Analog-to-digital conversion in pixel arrays
KR101965631B1 (ko) 2012-02-22 2019-04-04 삼성전자 주식회사 Ｃｄｓ 회로, 이를 포함하는 이미지 센서, 및 상기 이미지 센서를 포함하는 이미지 처리 장치
US10694131B2 (en) 2016-06-15 2020-06-23 Samsung Electronics Co., Ltd. Comparing circuit and an image sensor including a current stabilization circuit
US9979533B2 (en) 2016-09-02 2018-05-22 Qualcomm Incorporated Differentiating-integrating sampling data receiver

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2618381A1 (de) 1976-04-27 1977-11-17 Josef Goedde Fernsteuergeraet fuer stereoanlagen
JPS53146558A (en) * 1977-05-26 1978-12-20 Citizen Watch Co Ltd Oscillator circuit
JPS5875922A (ja) * 1981-10-30 1983-05-07 Toshiba Corp 半導体スイツチ回路
JPH0679263B2 (ja) * 1987-05-15 1994-10-05 株式会社東芝 基準電位発生回路
US5120996A (en) * 1989-03-10 1992-06-09 Synaptics, Incorporated Synaptic element and array
KR930011742B1 (ko) 1991-07-23 1993-12-18 삼성전자 주식회사 청취공간 상태에 따른 재생 음성신호의 주파수 특성 보정장치
DE4143492C2 (de) 1991-08-23 1995-08-03 Grundfos As Pumpenaggregat
JPH05198755A (ja) * 1991-08-29 1993-08-06 Mitsubishi Electric Corp 半導体論理回路
DE4307490A1 (de) 1993-03-10 1994-09-15 Joerg Cohausz Stereophone oder quadrophonische Anlage
JPH07130175A (ja) * 1993-09-10 1995-05-19 Toshiba Corp 半導体記憶装置
US5491429A (en) 1994-09-16 1996-02-13 At&T Global Information Solutions Company Apparatus for reducing current consumption in a CMOS inverter circuit
JPH08179786A (ja) 1994-12-20 1996-07-12 Onkyo Corp 車載用ステレオ再生装置
KR100400383B1 (ko) * 1996-03-07 2003-12-31 마츠시타 덴끼 산교 가부시키가이샤 기준 전압원 회로 및 전압 피드백 회로
JP3022415B2 (ja) * 1997-07-03 2000-03-21 日本電気株式会社 プログラマブルバッファ回路
IL134979A (en) 2000-03-09 2004-02-19 Be4 Ltd A system and method for optimizing three-dimensional hearing
JP2001352600A (ja) 2000-06-08 2001-12-21 Marantz Japan Inc リモートコントロール装置およびレシーバならびにオーディオシステム
US6323712B1 (en) * 2000-06-26 2001-11-27 Etron Technology, Inc. Delay circuit with voltage compensation
US6856688B2 (en) 2001-04-27 2005-02-15 International Business Machines Corporation Method and system for automatic reconfiguration of a multi-dimension sound system
JP3820131B2 (ja) 2001-10-15 2006-09-13 株式会社ケンウッド 環境変化対応のスピーカ装置
JP4014865B2 (ja) * 2001-12-19 2007-11-28 日本テキサス・インスツルメンツ株式会社 駆動回路

Also Published As

Publication number Publication date
US7091751B2 (en) 2006-08-15
KR20040110553A (ko) 2004-12-31
US20040257128A1 (en) 2004-12-23

Similar Documents

Publication Publication Date Title
JP4825982B2 (ja) 固体撮像素子及びその信号読み出し方法
US7227488B2 (en) Low-power CMOS image device with analog-to-digital converter circuit
KR100782324B1 (ko) 씨모스 이미지 센서의 아날로그 디지털 변환기 및 아날로그디지털 변환 방법
US7919993B2 (en) Correlated double sampling circuit
US20050041128A1 (en) Per column one-bit ADC for image sensors
CN108337457B (zh) 图像传感器
CN112243099B (zh) 具有比较器的列放大器复位电路
Tang et al. An 84 pW/Frame per pixel current-mode CMOS image sensor with energy harvesting capability
US9312841B2 (en) Cascoded comparator with dynamic biasing for column parallel single slope ADCs
US7449933B2 (en) Voltage level translator
KR20070058488A (ko) 오토-줌 슬로프형 ａｄｃ
KR100594227B1 (ko) 피크 전류가 감소된 인버터를 가지는 저전력 저잡음 비교기
KR100843194B1 (ko) 램프신호 발생회로
US11252364B2 (en) Image sensing device generating ramp voltage with coarse ramp current and fine ramp current for single ramp period
Bermak A CMOS imager with PFM/PWM based analog-to-digital converter
KR20040017862A (ko) 이미지 센서를 위한 아날로그-디지털 변환기
CN112398451A (zh) 差动比较电路
Yung et al. A digital CMOS imager with pixel level analog-to-digital converter and reconfigurable SRAM/counter
CN215420237U (zh) 一种低压电容型sar adc开关
Kuo et al. A 132dB DR readout IC with pulse width modulation for IR focal plane arrays
Ng et al. Compact gray-code counter/memory circuits for spiking pixels
CN114650382A (zh) 用于单斜率模/数转换器的具有dc切断装置的比较器级
CN115914866A (zh) 图像传感器
CN117177087A (zh) 图像传感装置及电子设备
KR20060033124A (ko) 샘플링 커패시터의 수가 감소된 상호연관 이중 샘플링 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120531

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee