KR20060033124A - 샘플링 커패시터의 수가 감소된 상호연관 이중 샘플링 회로 - Google Patents

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Abstract

레이아웃 면적, 스위칭 잡음 및 램프신호의 전압 왜곡을 줄일 수 있고, 오프셋 전압을 인가하는 타이밍이 다른 동작에 제약을 받지 않도록 하며, 또한 리셋(Reset) 전압과 신호 전압의 차이를 저장하는 커패시터의 안정적인 동작을 제공하는 상호연관 이중 샘플링(Correlated Double Sampling, CDS) 회로가 개시된다. 본 발명에 따른 CDS 회로는 제 1 스위치, 플로팅 방지 커패시터, 신호 저장 커패시터, 비교기 및 제 2 스위치를 구비한다. 제 1 스위치는 CMOS 이미지 센서 내에 포함되는 픽셀 센서의 출력 신호 전달을 제어 한다. 플로팅 방지 커패시터는 상기 제 1 스위치의 출력과 전원 소스 사이에 연결된다. 신호 저장 커패시터는 상기 제 1 스위치의 상기 출력에 일단이 연결된다. 비교기는 포지티브 입력단자에는 램프신호가 커패시터를 경유하지 않고 직접 인가되고 네거티브 입력단자에는 상기 신호 저장 커패시터의 타단이 연결된다. 제 2 스위치는 상기 비교기의 상기 네거티브 입력단자와 상기 비교기의 출력 사이에 연결된다. 본 발명에 따른 CDS 회로는 플로팅 방지 커패시터를 부가 하여 리셋(Reset) 전압과 신호 전압의 차이를 저장하는 신호 저장 커패시터의 안정적인 동작을 보장한다.

Description

샘플링 커패시터의 수가 감소된 상호연관 이중 샘플링 회로{Correlated double sampling circuit having reduced number of sampling capacitor}
도 1은 칼럼 병렬(Column-parallel) 방식의 CMOS 이미지 센서의 블록도이다.
도 2는 도 1에 도시된 액티브 픽셀 센서 및 CDS 회로를 나타내는 회로도이다.
도 3은 도 2의 CDS 회로의 동작 타이밍도이다.
도 4는 도 2의 CDS 회로에서 오프셋을 인가하고자 할 때의 타이밍도이다.
도 5는 본 발명의 일실시예에 따른 CMOS 이미지 센서용 CDS 회로를 나타내는 회로도이다.
도 6은 도 5의 본 발명에 따른 CDS 회로의 동작 타이밍도이다.
도 7은 도 5의 CDS 회로에서 오프셋을 인가하고자 할 때의 타이밍도이다.
도 8은 도 5의 CDS 회로의 플로팅 방지 커패시터에 의한 효과를 보여 주는 동작 타이밍도이다.
도 9는 도 5의 CDS 회로의 플로팅 방지 커패시터에 의한 효과를 보여 주는 그래프이다.
본 발명은 CMOS 이미지 센서에 관한 것으로, 특히 CMOS 이미지 센서용 상호연관 이중 샘플링(Correlated Double Sampling, CDS) 회로에 관한 것이다.
이미지 센서는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 잡아내는(capture) 장치를 말하는 것으로, 종래에 개발된 이미지 센서의 대부분은 CCD(Charge Coupled Device)를 이용한 것이었다.그러나 최근에 CMOS 기술이 비약적으로 발달하면서 CMOS 트랜지스터를 이용한 이미지 센서가 많이 개발되고 있는 추세인데, 이러한 CMOS 이미지 센서는 종래의 CCD 이미지 센서에서는 별도의 집적회로로 구현되었던 아날로그-디지털 변환기(Analog-Digital Converter, 이하 ADC라 함)를 내부에 포함할 수 있는 장점이 있다.
한편 이러한 CMOS 이미지 센서 내의 아날로그-디지털 변환기는 일반적으로 각 칼럼에서 동시에 아날로그-디지털 변환 기능을 수행하는 칼럼 병렬(column-parallel) 방식의 ADC로 구성되고, ADC는 상호연관 이중 샘플링(Correlated Double Sampling, 이하 CDS라 함) 구조와 이미지 센서 내의 픽셀 센서 어레이의 칼럼 수 만큼 비교기들을 포함한다. 이 비교기들은 픽셀 신호를 디지털 신호로 변환해주는 기능을 수행하기 때문에 출력 이미지의 화질에 큰 영향을 미치는 구성요소이다.도 1은 칼럼 병렬(Column-parallel) 방식의 CMOS 이미지 센서의 블록도이다.
도 1을 참조하면, 칼럼 병렬 방식의 CMOS 이미지 센서는 액티브 픽셀 센서 어레이(active pixel sensor array)(11), CDS와 ADC(12), 데이터 버퍼(13), 램프(ramp) 신호 발생기(14), 로우 드라이버(row driver)(15), 및 타이밍 제어신호 발 생기(16)를 구비한다.
상기 ADC(12)(이하 CDS 회로라 함)는 각 로우(row)마다 모든 칼럼들이 동시에 아날로그-디지털 변환 기능을 수행하기 때문에 일반적으로 싱글 슬로우프(single-slope) ADC를 사용한다.
도 2는 도 1에 도시된 액티브 픽셀 센서 및 CDS 회로를 나타내는 회로도이고 도 3은 도 2의 CDS 회로의 동작 타이밍도이다.
액티브 픽셀 센서(21)는 4개 트랜지스터(M1-M4)와 포토 다이오드(D1)를 구비한다. CDS 회로(23)는 램프신호(VRAMP)를 이용하여 픽셀 센서(21)의 출력신호(VIN)를 상호연관 이중 샘플링(correlated double sampling)하여 디지털 신호로 변환하며 스위치들(S1-S4), 커패시터들(C0-C2), 및 인버터들(INV1,INV2)을 구비한다. 램프신호(VRAMP)는 도 1의 램프(ramp) 신호 발생기(14)에서 발생된다. 좀더 설명하면, 픽셀 센서(21)의 리셋전압(Vres)과 픽셀신호 전압(Vsig)이 각각 샘플링되어 커패시터(C0)에 저장된다. 그런데 램프신호(VRAMP)의 DC 전압 값이 신호 샘플링에 영향을 주면 안되므로 노드(Vx)에 커패시터(C1)을 달아서 이 커패시터(C1)를 통해 램프신호(VRAMP)의 DC 전압값이 블럭킹 되고 램프신호(VRAMP)의 전압변화만 노드(Vx)로 전달되도록 한다.
따라서 노드(Vx)로 전달된 램프신호(VRAMP)의 전압값이 리셋전압(Vres)과 픽셀신호 전압(Vsig)의 차이만큼 올라갔을 때 출력신호(OUT1)의 상태가 바뀌게 되고 이 출력신호(OUT1)는 커패시터(C2) 및 인버터(INV2)를 통해 데이터 버퍼(13)로 입력된다.
그런데 상술한 종래의 CDS 회로(23)의 단점은 픽셀 센서(21)의 출력신호(VIN)를 샘플링하여 저장하고 램프신호(VRAMP)의 DC 전압 값을 블럭킹하기 위해 두개의 커패시터(C0,C1)가 필요하다는 것이다. 그런데 이들 커패시터들은 CDS 회로(23)의 레이아웃 면적의 대부분을 차지하므로 전체 칩 면적을 증가시킨다.
게다가 종래의 CDS 회로(23)에서는 도 4에 도시된 바와 같이 신호에 오프셋(Voff)을 인가하고자 할 때 S1, 즉 스위치(S1)의 온/오프를 제어하는 신호가 두 번째 하이(High)로 천이한 후에, 즉 신호 샘플링 동작이 모두 끝나고 나서야 비로소 오프셋을 가할 수 있다. 왜냐하면 신호 샘플링 전에 오프셋을 인가할 경우에는 신호 샘플링 시 Vx 노드가 다시 Vsig 전압으로 업데이트(update)되면서 오프셋 값이 사라지기 때문이다. 이와 같이 오프셋을 인가하는 시점이 반드시 신호 샘플링 후에 이루어져야 한다는 것은 CDS 회로(23)의 전체 동작 타이밍에 대한 여유(margin)를 감소시키게 된다.또한 종래의 CDS 회로(23)에서는 첫번째 인버터(INV1)의 입력 커패시턴스와 스위치(S3)의 접합(junction) 커패시턴스가 작게나마 존재하기 때문에, 노드(Vx)로 전달된 램프신호(VRAMP)의 전압이 전부 IN1 노드로 전달되는 것이 아니고 아래의 수학식 만큼의 이득이 가해지게 되어 결국 램프신호(VRAMP)의 전압이 왜곡된다.
{C0*C1/(C0+C1)}/{C0*C1/(C0+C1)+Cin}
여기에서 Cin은 인버터(INV1)의 입력 커패시턴스와 스위치(S3)의 접합(junction) 커패시턴스의 합을 나타낸다. Cin은 공정 변화에 민감한 성분으로서 램프 신호를 왜곡시켜 ADC 성능의 공정 산포를 초래하게 된다.
따라서 본 발명이 이루고자하는 기술적 과제는, 픽셀 신호를 샘플링하는 노드와 램프신호를 전달하는 노드가 분리되고 부가적인 플로팅 방지 커패시터를 사용하여 신호 저장 커패시터의 안정적인 동작을 가능케 하는 CDS 회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 CDS 회로는 제 1 스위치, 플로팅 방지 커패시터, 신호 저장 커패시터, 비교기 및 제 2 스위치를 구비한다. 제 1 스위치는 CMOS 이미지 센서 내에 포함되는 픽셀 센서의 출력 신호 전달을 제어 한다. 플로팅 방지 커패시터는 상기 제 1 스위치의 출력과 전원 소스 사이에 연결된다. 신호 저장 커패시터는 상기 제 1 스위치의 상기 출력에 일단이 연결된다. 비교기는 포지티브 입력단자에는 램프신호가 커패시터를 경유하지 않고 직접 인가되고 네거티브 입력단자에는 상기 신호 저장 커패시터의 타단이 연결된다. 제 2 스위치는 상기 비교기의 상기 네거티브 입력단자와 상기 비교기의 출력 사이에 연결된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5는 본 발명의 일실시예에 따른 CMOS 이미지 센서용 CDS 회로를 나타내는 회로도이다. 여기에서는 설명의 편의를 위하여 픽셀 센서(51)가 함께 도시되었다.
도 5를 참조하면, 본 발명의 일실시예에 따른 CDS 회로(53)는 램프신호(VRAMP)를 이용하여 픽셀 센서(51)의 출력신호(VIN)를 상호연관 이중 샘플링(correlated double sampling)하여 디지털 신호로 변환한다. 본 발명의 일실시예에 따른 CDS 회로(53)는 4개의 스위치들(S1-S4), 3개의 커패시터들(C0,C2,Cp), 차동증폭기로 구성되는 비교기(CA), 및 인버터(INV)를 구비한다. 램프신호(VRAMP)는 도 1의 램프신호 발생기(14)에서 발생된다.제 1 스위치(S1)는 픽셀 센서(51)의 출력단과 신호 저장 커패시터(C0)의 일단 사이에 연결된다. 신호 저장 커패시터(C0)의 타단은 비교기(CA)의 네거티브 입력단자에 연결된다. 제 4 스위치(S4)는 램프신호(VRAMP)와 비교기(CA)의 포지티브 입력단자 사이에 연결된다. 따라서 비교기(CA)의 포지티브 입력단자에는 램프신호(VRAMP)가 커패시터를 경유하지 않고 직접 인가된다. 한편 제 4 스위치(S4)는 필요에 따라 포함되지 않을 수 있다.
제 2 스위치(S2)는 비교기(CA)의 네거티브 입력단자와 비교기(CA)의 출력단자 사이에 연결된다. 신호 전달 커패시터(C2)는 비교기(CA)의 출력단에 일단이 연결되고, 인버터(INV)는 신호 전달 커패시터(C2)의 타단에 입력단이 연결되며 인버터(INV)의 출력신호(OUT2)는 도 1에 도시된 데이터 버퍼(13)로 입력된다. 제 3 스위치(S3)는 인버터(INV)의 입력단과 인버터(INV)의 출력단 사이에 연결된다.
좀더 설명하면, 본 발명에 따른 CDS 회로에서는 비교기(CA)로서 차동증폭기를 사용하여 네거티브 입력단자에는 신호 저장 커패시터(C0)를 통해 픽셀 센서(51)의 출력신호(VIN), 다시말해 픽셀 센서(51)의 리셋전압(Vres)과 픽셀신호 전압(Vsig)의 차이를 샘플링 하도록 하고 포지티브 입력단자에는 램프신호(VRAMP)가 커패시터를 경유하지 않고 직접 인가되도록 한다. 이에 따라 종래의 CDS 회로에 비해 램프 신호(VRAMP)를 위한 큰 사이즈의 커패시터를 사용 하지 않아도 된다.
도 6은 도 5의 본 발명에 따른 CDS 회로의 동작 타이밍도이다. 이를 참조하여 도 5의 본 발명에 따른 CDS 회로의 동작이 상세히 설명된다. 먼저 ① 지점에서 스위치들(S1-S4)가 모두 턴온된다. 이에 따라 램프신호(VRAMP)의 시작전압인 Vcom이 비교기(CA)의 포지티브(+) 입력단자로 들어오고 비교기(CA)는 단일이득(unity-gain)의 피드백이 걸려있으므로 IN1 노드 역시 Vcom 레벨이 된다. 다음에 ② 지점에서 스위치들(S1-S4)이 모두 턴오프된 후 픽셀 센서(51)의 제어신호(TG)가 논리 하이로 활성화되면서 픽셀신호 전압(Vsig)이 픽셀 센서(51)의 출력단(Vin)에 전송된다. 다음에 ③ 지점에서 제 1 스위치(S1)와 제 4 스위치(S4)가 다시 턴온 되면서 픽셀 센서(51)의 리셋전압(Vres)과 픽셀신호 전압(Vsig) 사이의 차이가 신호 저장 커패시터(C0)에 저장된다. 다음에 ④ 지점에서 램프신호(VRAMP)의 전압레벨이 떨어지기 시작하고 Vcom으로부터 Vres-Vsig 만큼 떨어지게 되는 시점인 ⑤ 지점에서 최종 출력인 OUT2가 로우로부터 하이로 천이하게 된다. 이때의 카운터(미도시) 코드 값(CODE)이 픽셀의 출력 값이 된다.
도 8 도 5의 본 발명에 따른 CDS 회로의 플로팅 방지 커패시터(Cp)에 의한 효과를 구체적으로 보여 주는 동작 타이밍도이다.
도 9는 도 5의 CDS 회로의 플로팅 방지 커패시터에 의한 효과를 보여 주는 그래프이다
도 8에서, 실선은 플로팅 방지 커패시터(Cp)가 있는 경우를, 점선은 없는 경우를 각각 나타 내며, 또한 픽셀 출력 신호의 픽셀신호 전압(Vsig)을 스위핑(sweeping)한 결과를 나타낸다.
도 8에서 보여지는 바와 같이, 플로팅 방지 커패시터(Cp)를 사용함으로써, 스위치(S1)의 스위칭 동작시 노드(IN1)가 불안정해 지는 것을 막을 수 있다.
또한, 도 9는 입력 신호(Vsig)에 대한 최종 적인 디지털 출력 코드를 보여주는 그래프로서, 플로팅 방지 커패시터(Cp)가 있는 경우(1)가 플로팅 방지 커패시터(Cp)가 없는 경우(2)보다 더 바람직한 선형(linear) 특성을 나타낸다.
이러한 플로팅 방지 커패시터(Cp)는 노드(Vp)에 존재하는 작은 용량의 기생 커패시터와는 구별되는 것으로, 그 용량은 신호 저장 커패시터(C0)의 용량을 고려 하여 신호 저장 커패시터(C0)의 용량 보다는 작지만 플로팅 방지 효과를 볼 수 있는 적절한 범위에서 선택 되어 진다. 플로팅 방지 커패시터(Cp)의 커패시턴스는 신호 저장 커패시터(CO)의 커패시턴스의 대략 1/4 ~ 1배 정도이다. 예를 들면, 신호 저장 커패시터(C0) 용량의 ㅍ정도에서 선택 되어 질 수 있다.
또한 플로팅 방지 커패시터(Cp)는 접지 전압뿐만 아니라, 전원 전압 혹은 양쪽 전원 모두에 구비 될 수 있다. 또는 플로팅 방지 커패시터(Cp)는 접지 전압과 전원 전압 모두에 구비 될 수 있다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 CDS 회로에서는 종래기술에 비해 램프 신호를 위한 커패시터 한 개가 감소되므로 레이아웃 면적이 크게 감소될 수 있다. 또한 도 7에서 볼 수 있듯이 오프셋 전압(Voff)을 인가할 경우 종래기술과는 달리 신호 샘플링이 완료될 때까지 기다리지 않아도 된다. 왜냐하면 픽셀 센서(51)의 출력신호(VIN), 즉 픽셀 센서(51)의 리셋전압(Vres)과 픽셀신호 전압(Vsig)을 샘플링하는 노드와 램프전압(VRAMP)이 전달되는 노드가 서로 다르기 때문이다. 이에 따라 오프셋 전압(Voff)을 인가하는 동작이 다른 신호 샘플링 동작으로부터 독립적이기 때문에 CDS 타이밍을 좀 더 여유있게 운용할 수 있게 된다. 또한 램프신호(VRAMP)가 직접 비교기(CP)의 포지티브(+) 입력단자에 인가되므로 기생 커패시턴스 성분에 의한 램프신호의 전압왜곡이 없어지는 장점이 있다. 그리고 플로팅 방지 커패시터를 부가 하여 리셋(Reset) 전압과 신호 전압의 차이를 저장하는 신호 저장 커패시터의 안정적인 동작을 보장한다.

Claims (11)

  1. CMOS 이미지 센서 내에 포함되는 픽셀 센서의 출력 신호 전달을 제어 하는 제 1 스위치;
    상기 제 1 스위치의 출력과 전원 소스 사이에 연결된 플로팅 방지 커패시터;
    상기 제 1 스위치의 상기 출력에 일단이 연결되는 신호 저장 커패시터;
    포지티브 입력단자에는 램프신호가 직접 인가되고 네거티브 입력단자에는 상기 신호 저장 커패시터의 타단이 연결되는 비교기; 및
    상기 비교기의 상기 네거티브 입력단자와 상기 비교기의 출력 사이에 연결되는 제 2 스위치를 구비하는 것을 특징으로 하는 상호연관 이중 샘플링 회로.
  2. 제 1항에 있어서, 상기 전원 소스는 전원 전압 혹은 접지 전압 인 것을 특징으로 하는 상호연관 이중 샘플링 회로.
  3. 제 1항에 있어서, 상기 플로팅 방지 커패시터의 커패시턴스는 상기 신호 저장 커패시터의 커패시턴스의 대략 1/4 ~ 1배 정도 이며,
    디지털 코드 값을 생성 하기 위하여, 상기 램프 신호는 하이 레벨에서 로우 레벨로 천이 하는 것을 특징으로 하는 상호연관 이중 샘플링 회로.
  4. 제 1항에 있어서,
    상기 비교기의 상기 출력에 일단이 연결되는 신호 전달 커패시터;
    상기 신호 전달 커패시터의 타단에 입력단이 연결되는 인버터; 및
    상기 인버터의 상기 입력단과 상기 인버터의 출력단 사이에 연결되는 제 3 스위치를 더 구비하는 것을 특징으로 하는 상호연관 이중 샘플링 회로.
  5. 제 4항에 있어서,
    상기 램프신호와 상기 비교기의 상기 포지티브 입력단자 사이에 연결되는 제 4 스위치를 더 구비하는 것을 특징으로 하는 상호연관 이중 샘플링 회로.
  6. 제 4항에 있어서, 상기 비교기는 차동증폭기를 구비하는 것을 특징으로 하는 상호연관 이중 샘플링 회로.
  7. 제 1항에 있어서, 상기 전원 소스는 전원 전압 및 접지 전압 인 것을 특징으로 하는 상호연관 이중 샘플링 회로.
  8. 제 7항에 있어서, 상기 플로팅 방지 커패시터의 커패시턴스는 상기 신호 저장 커패시터의 커패시턴스의 대략 1/4 ~ 1배 정도 이며,
    디지털 코드 값을 생성 하기 위하여 상기 램프 신호는 하이 레벨에서 로우 레벨로 천이 하는 것을 특징으로 하는 상호연관 이중 샘플링 회로.
  9. 제 8항에 있어서,
    상기 비교기의 상기 출력에 일단이 연결되는 신호 전달 커패시터;
    상기 신호 전달 커패시터의 타단에 입력단이 연결되는 인버터; 및
    상기 인버터의 상기 입력단과 상기 인버터의 출력단 사이에 연결되는 제 3 스위치를 더 구비하는 것을 특징으로 하는 상호연관 이중 샘플링 회로.
  10. 제 9항에 있어서,
    상기 램프신호와 상기 비교기의 상기 포지티브 입력단자 사이에 연결되는 제 4 스위치를 더 구비하는 것을 특징으로 하는 상호연관 이중 샘플링 회로.
  11. 제 9항에 있어서, 상기 비교기는 차동증폭기를 구비하는 것을 특징으로 하는 상호연관 이중 샘플링 회로.
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* Cited by examiner, † Cited by third party
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KR100924663B1 (ko) * 2006-07-20 2009-11-03 애드바센스 테크놀로지스 (2004) 리미티드 픽셀을 판독하고 픽셀에 기록하는 방법 및 픽셀 판독 능력및 픽셀 기록 능력을 갖는 디바이스

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KR100924663B1 (ko) * 2006-07-20 2009-11-03 애드바센스 테크놀로지스 (2004) 리미티드 픽셀을 판독하고 픽셀에 기록하는 방법 및 픽셀 판독 능력및 픽셀 기록 능력을 갖는 디바이스

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