JP2009038118A - 電流駆動回路 - Google Patents

Abstract

【課題】従来よりも簡易な回路構成で、電源電圧変動による電流変動を抑制することができる電流駆動回路を提供すること。
【解決手段】本発明に係る電流駆動回路は、第１及び第２の電流源（Ｉ１０１、Ｉ１０２）と、第２の電流源（Ｉ１０２）により生成された電流Ｉ_２の第１のミラー電流を生成する第１のカレントミラー（ＣＭ１０３）と、第２の電流源（Ｉ１０２）により生成された電流Ｉ_２の第２のミラー電流を生成する第２のカレントミラー（ＣＭ１０６）と、第１の電流源（Ｉ１０１）により生成され、第１と第２のミラー電流の差に基づき補正された電流のミラー電流Ｉ_ＯＵＴ１を生成し、負荷（ＬＤ１０１）に供給する第３のカレントミラー（ＣＭ１０１）とを備えるものである。
【選択図】図１

Description

本発明は電流駆動回路に関し、例えば、光ディスク装置に搭載され駆動電流の安定性が要求されるレーザダイオード等の電流駆動素子を駆動するのに好適な電流駆動回路に関する。

光学的情報処理装置においては、光源としてレーザダイオード（ＬＤ：Laser Diode、以下ＬＤとも記す）が広く用いられている。例えば、光ディスク装置における光ヘッドの光源としてレーザダイオードが用いられている。このレーザダイオードは、電流駆動回路により駆動されるため、電源電圧の変動によらずに安定した駆動電流が供給される必要がある。この種の電流駆動回路として、カレントミラータイプを用いたものが広く用いられている。

一般的に、カレントミラーを構成する２つのＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）に流れる電流の大きさの比、すなわちミラー比は、２つのＭＯＳＦＥＴのサイズ（チャネル幅Ｗ／チャネル長Ｌ）の比により決定される。しかし、ＭＯＳＦＥＴに流れる電流は、チャネル長変調効果によりソース・ドレイン電圧Ｖ_ＤＳの影響を受けることが知られている。従って、この影響を考慮しないと、Ｗ／Ｌの比を正しく設定しても、ノイズ等による電源電圧変動により安定した駆動電流が得られないおそれがあった。

特許文献１及びその分割出願である特許文献２には、電源電圧変動に対して駆動電流を安定化させる回路構成が開示されている。図４に、特許文献１の図１に記載の回路図を示す。

図４の回路は、レーザダイオード（ＬＤ１）、出力電流設定用電流源（ＩＳ）、ＬＤ出力端子（Ｔ１）、出力ＭＯＳＦＥＴ（Ｍ１）、出力ミラー元ＭＯＳＦＥＴ（Ｍ２）、出力ＯＮ／ＯＦＦ用スイッチ（ＳＷ１）、出力補正用ＭＯＳＦＥＴ（Ｍ３）、出力用電流源ＭＯＳＦＥＴ（Ｍ４）、第１ダミーＬＤ（ＬＤ２）、第１ダミーＬＤ用出力ＭＯＳＦＥＴ（Ｍ５）、第１ダミーＬＤ出力ミラー元ＭＯＳＦＥＴ（Ｍ６）、第１ダミーＬＤ出力用ＳＷ（ＳＷ２）、第１ダミーＬＤ補正用ＭＯＳＦＥＴ（Ｍ７）、第１ダミーＬＤ出力用電流源ＭＯＳＦＥＴ（Ｍ８）、第２ダミーＬＤ（ＬＤ３）、第２ダミーＬＤ用出力第１ＭＯＳＦＥＴ（Ｍ９）、第２ダミーＬＤ用出力第２ＭＯＳＦＥＴ（Ｍ１０）、第２ダミーＬＤ出力ミラー元第１ＭＯＳＦＥＴ（Ｍ１１）、第２ダミーＬＤ出力ミラー元第２ＭＯＳＦＥＴ（Ｍ１２）、第２ダミーＬＤ出力用電流源ＭＯＳＦＥＴ（Ｍ１３）、入力用電流源ＭＯＳＦＥＴ（Ｍ１４）及び補正量検出用アンプ（ＡＭＰ）を備える。

ここで、出力ＭＯＳＦＥＴ（Ｍ１）と出力ミラー元ＭＯＳＦＥＴ（Ｍ２）とからカレントミラー（ＣＭ１）が構成されている。
また、第１ダミーＬＤ用出力ＭＯＳＦＥＴ（Ｍ５）と第１ダミーＬＤ出力ミラー元ＭＯＳＦＥＴ（Ｍ６）とからカレントミラー（ＣＭ２）が構成されている。
また、第２ダミーＬＤ用出力第１ＭＯＳＦＥＴ（Ｍ９）、第２ダミーＬＤ用出力第２ＭＯＳＦＥＴ（Ｍ１０）、第２ダミーＬＤ出力ミラー元第１ＭＯＳＦＥＴ（Ｍ１１）及び第２ダミーＬＤ出力ミラー元第２ＭＯＳＦＥＴ（Ｍ１２）からカスコードカレントミラー（ＣＭ３）が構成されている。
また、入力用電流源ＭＯＳＦＥＴ（Ｍ１４）と第２ダミーＬＤ出力用電流源ＭＯＳＦＥＴ（Ｍ１３）とからカレントミラー（ＣＭ４）が構成されている。
また、入力用電流源ＭＯＳＦＥＴ（Ｍ１４）と第１ダミーＬＤ出力用電流源ＭＯＳＦＥＴ（Ｍ８）とからカレントミラー（ＣＭ５）が構成されている。
そして、入力用電流源ＭＯＳＦＥＴ（Ｍ１４）と出力用電流源ＭＯＳＦＥＴ（Ｍ４）とによりカレントミラー（ＣＭ６）が構成されている。

次に、図４に示す回路の動作を説明する。
まず、出力電流設定用電流源（ＩＳ）からレーザダイオード（ＬＤ１）に流す所望の電流Ｉ_ＯＵＴ１に比例した電流Ｉ_１が流れる。出力ＯＮ／ＯＦＦ用スイッチ（ＳＷ１）がＯＮの場合、この電流は、カレントミラー（ＣＭ６）、カレントミラー（ＣＭ１）及びＬＤ出力端子（Ｔ１）を介してレーザダイオード（ＬＤ１）に電流Ｉ_ＯＵＴ１として供給され、レーザダイオード（ＬＤ１）が発光する。この場合、出力補正用ＭＯＳＦＥＴ（Ｍ３）には電流が流れないものとする。

ここで、電源電圧がノイズ等の影響で変動したと仮定すると、レーザダイオード（ＬＤ１）の端子電圧Ｖ_ＬＤはほぼ一定であるのに対して、電源ＶＤＤの電圧Ｖが変化する。すなわち、出力ＭＯＳＦＥＴ（Ｍ１）のドレイン−ソース間に印加される電圧（Ｖ_ＤＳ１）が変化することになる。そのため、ＭＯＳＦＥＴのチャネル長変調効果により、出力ＭＯＳＦＥＴ（Ｍ１）に流れる電流が変動し、問題となる。ここで、出力ＭＯＳＦＥＴ（Ｍ１）と出力ミラー元ＭＯＳＦＥＴ（Ｍ２）とから構成されるカレントミラー（ＣＭ１）には電圧Ｖ_ＤＳ１が十分に取れない状態で大電流を流す必要がある。そのため、カレントミラー（ＣＭ１）をカスコード構成とすることができない。

次に、上記電流変動を抑制するための回路動作について説明する。
まず、入力用電流源ＭＯＳＦＥＴ（Ｍ１４）とカレントミラー（ＣＭ４）を構成する第２ダミーＬＤ出力用電流源ＭＯＳＦＥＴ（Ｍ１３）に、入力用電流源ＭＯＳＦＥＴ（Ｍ１４）を流れる電流Ｉ_１に比例した電流が流れる。この電流はカスコードカレントミラー（ＣＭ３）を介して第２ダミーＬＤ（ＬＤ３）に電流Ｉ_３として供給される。

一方、入力用電流源ＭＯＳＦＥＴ（Ｍ１４）と他のカレントミラー（ＣＭ５）を構成する第１ダミーＬＤ出力用電流源ＭＯＳＦＥＴ（Ｍ８）にも、入力用電流源ＭＯＳＦＥＴ（Ｍ１４）を流れる電流Ｉ_１に比例した電流が流れる。この電流は、常時ＯＮの第１ダミーＬＤ出力用スイッチ（ＳＷ２）及びカレントミラー（ＣＭ２）を介して第１ダミーＬＤ（ＬＤ２）に電流Ｉ_４として供給される。

ここで、第１ダミーＬＤ（ＬＤ２）と第２ダミーＬＤ（ＬＤ３）とが同一の特性を有するとする。電源電圧がＶで一定の場合、Ｉ_３＝Ｉ_４となるように、カレントミラー（ＣＭ２、ＣＭ３、ＣＭ４、ＣＭ５）及び第１ダミーＬＤ補正用ＭＯＳＦＥＴ（Ｍ７）に流れる電流を設定しておくと、第１ダミーＬＤ（ＬＤ２）及び第２ダミーＬＤ（ＬＤ３）のアノード電圧が等しくなり補正量検出用アンプ（ＡＭＰ）の反転入力端子と非反転入力端子の電位差が無くなる。

上記設定条件下、電源電圧が変動した場合、例えば、電源ＶＤＤの電圧が上がった場合を考える。第２ダミーＬＤ（ＬＤ３）に供給される電流Ｉ_３は、カレントミラー（ＣＭ３）がカスコード構成であるため、ほぼ一定である。一方、第１ダミーＬＤ（ＬＤ２）に供給される電流Ｉ_４は、カレントミラー（ＣＭ２）がカスコード構成でなく、第１ダミーＬＤ用出力ＭＯＳＦＥＴ（Ｍ５）のドレイン−ソース間に印加される電圧（Ｖ_ＤＳ３）が大きくなるため、チャネル長変調効果により電流値が大きくなる。つまり、Ｉ_３＜Ｉ_４となる。

そのため、第１ダミーＬＤ（ＬＤ２）のアノード電圧は第２ダミーＬＤ（ＬＤ３）のアノード電圧よりも高くなり、補正量検出用アンプ（ＡＭＰ）の出力電圧が下がる。そのため、第１ダミーＬＤ補正用ＭＯＳＦＥＴ（Ｍ７）に流れる電流は小さくなり、結果的にはＩ_３＝Ｉ_４となる。従って、第１ダミーＬＤ（ＬＤ２）に流れる電流は電源変動に関係なく一定となる。

逆に、電源電圧が下がった場合、第１ダミーＬＤ（ＬＤ２）のアノード電圧は第２ダミーＬＤ（ＬＤ３）のアノード電圧よりも低くなり、補正量検出用アンプ（ＡＭＰ）の出力電圧が上がる。そのため、第１ダミーＬＤ補正用ＭＯＳＦＥＴ（Ｍ７）に流れる電流が大きくなり、結果的にはＩ_３＝Ｉ_４となる。従って、第１ダミーＬＤ（ＬＤ２）に流れる電流は電源変動に関係なく一定となる。

この第１ダミーＬＤ補正用ＭＯＳＦＥＴ（Ｍ７）に流れる補正電流を出力補正用ＭＯＳＦＥＴ（Ｍ３）にも同様に流すことで、レーザダイオード（ＬＤ１）に流れる電流も電源変動に関係なく一定となる。
特開２００５−１０１１５４ 特開２００６−１１４８９５

しかしながら、上記特許文献１及び２に記載の回路構成では、補正量検出用アンプやダミーレーザダイオードなどが必要となり、回路が複雑化してチップサイズが大きくなるため、高コストになるという問題があった。

本発明に係る電流駆動回路は、第１及び第２の電流源と、前記第２の電流源により生成された電流の第１のミラー電流を生成する第１のカレントミラーと、前記第２の電流源により生成された電流の第２のミラー電流を生成する第２のカレントミラーと、前記第１の電流源により生成され、前記第１と第２のミラー電流の差に基づき補正された電流のミラー電流を生成し、負荷に供給する第３のカレントミラーとを備えるものである。

本発明により、従来よりも簡易な回路構成で、電源電圧変動による電流変動を抑制することができる電流駆動回路を提供することができる。

以下に、本発明の実施の形態について説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載および図面は、適宜、簡略化されている。

実施の形態１
以下、図面に基づいて本発明の実施の形態について説明する。図１は、本発明の実施の形態１に係る電流駆動回路の回路図である。図１に示すように、実施の形態１に係る電流駆動回路は、レーザダイオード（ＬＤ１０１）、出力電流設定用電流源（Ｉ１０１）、ＬＤ出力端子（Ｔ１０１）、出力ＭＯＳＦＥＴ（Ｍ１０１）、出力ミラー元ＭＯＳＦＥＴ（Ｍ１０２）、出力ＯＮ／ＯＦＦ用スイッチ（ＳＷ１０１）及び補正回路（Ｂ１０１）を備える。

また、上記の補正回路（Ｂ１０１）は、補正電流設定用電流源（Ｉ１０２）、第１補正基準電流出力ＭＯＳＦＥＴ（Ｍ１０３）、第２補正基準電流出力ＭＯＳＦＥＴ（Ｍ１０４）、第１補正基準電流ミラー元ＭＯＳＦＥＴ（Ｍ１０５）、第２補正基準電流ミラー元ＭＯＳＦＥＴ（Ｍ１０６）、第１補正基準電流源ＭＯＳＦＥＴ（Ｍ１０７）、第２補正基準電流源ＭＯＳＦＥＴ（Ｍ１０８）、第１補正電流出力ＭＯＳＦＥＴ（Ｍ１０９）、第２補正電流出力ＭＯＳＦＥＴ（Ｍ１１０）、第１補正電流出力ミラー元ＭＯＳＦＥＴ（Ｍ１１１）、第２補正電流出力ミラー元ＭＯＳＦＥＴ（Ｍ１１２）、第１補正電流ＭＯＳＦＥＴ（Ｍ１１３）、第２補正電流ＭＯＳＦＥＴ（Ｍ１１４）、第１補正電流ミラー元ＭＯＳＦＥＴ（Ｍ１１５）、第２補正電流ミラー元ＭＯＳＦＥＴ（Ｍ１１６）、補正用ＭＯＳＦＥＴ（Ｍ１１７）、参照電圧用ＭＯＳＦＥＴ（Ｍ１１８）、第１補正用電流源ＭＯＳＦＥＴ（Ｍ１１９）及び第２補正用電流源ＭＯＳＦＥＴ（Ｍ１２０）を備える。

出力ＭＯＳＦＥＴ（Ｍ１０１）は、ＰチャネルＭＯＳＦＥＴであり、ソースが電源ＶＤＤに、ドレインがＬＤ出力端子（Ｔ１０１）を介してレーザダイオード（ＬＤ１０１）に接続されている。レーザダイオード（ＬＤ１０１）の他端はグランドＧＮＤに接続されている。

出力ミラー元ＭＯＳＦＥＴ（Ｍ１０２）は、ＰチャネルＭＯＳＦＥＴであり、ソースが電源ＶＤＤに、ドレインが出力ＯＮ／ＯＦＦ用スイッチ（ＳＷ１０１）を介して出力電流設定用電流源（Ｉ１０１）に接続されている。出力電流設定用電流源（Ｉ１０１）の他端はグランドに接続されている。また、出力ミラー元ＭＯＳＦＥＴ（Ｍ１０２）のゲートとドレインとは互いに接続されている。

ここで、出力ＭＯＳＦＥＴ（Ｍ１０１）と出力ミラー元ＭＯＳＦＥＴ（Ｍ１０２）のゲート同士が互いに接続されている。すなわち、出力ＭＯＳＦＥＴ（Ｍ１０１）と出力ミラー元ＭＯＳＦＥＴ（Ｍ１０２）とからカレントミラー（ＣＭ１０１）が構成されている。上述の通り、このカレントミラー（ＣＭ１０１）には電圧Ｖ_ＤＳ１が十分に取れない状態で大電流を流す必要がある。そのため、カレントミラー（ＣＭ１０１）をカスコード構成とすることができない。

第１補正基準電流出力ＭＯＳＦＥＴ（Ｍ１０３）及び第２補正基準電流出力ＭＯＳＦＥＴ（Ｍ１０４）はいずれもＮチャネルＭＯＳＦＥＴである。第１補正基準電流出力ＭＯＳＦＥＴ（Ｍ１０３）のソースはグランドＧＮＤに、ドレインは、第２補正基準電流出力ＭＯＳＦＥＴ（Ｍ１０４）のソースに接続されている。すなわち両ＭＯＳＦＥＴは直列接続されている。

第１補正基準電流ミラー元ＭＯＳＦＥＴ（Ｍ１０５）及び第２補正基準電流ミラー元ＭＯＳＦＥＴ（Ｍ１０６）はいずれもＮチャネルＭＯＳＦＥＴである。第１補正基準電流ミラー元ＭＯＳＦＥＴ（Ｍ１０５）のソースはグランドＧＮＤに、ドレインは、第２補正基準電流ミラー元ＭＯＳＦＥＴ（Ｍ１０６）のソースに接続されている。すなわち両ＭＯＳＦＥＴは直列接続されている。また、第１補正基準電流ミラー元ＭＯＳＦＥＴ（Ｍ１０５）及び第２補正基準電流ミラー元ＭＯＳＦＥＴ（Ｍ１０６）のゲートとドレインとは互いに接続されている。

ここで、第１補正基準電流出力ＭＯＳＦＥＴ（Ｍ１０３）と第１補正基準電流ミラー元ＭＯＳＦＥＴ（Ｍ１０５）のゲート同士が互いに接続されている。また、第２補正基準電流出力ＭＯＳＦＥＴ（Ｍ１０４）と第２補正基準電流ミラー元ＭＯＳＦＥＴ（Ｍ１０６）のゲート同士が互いに接続されている。すなわち、第１補正基準電流出力ＭＯＳＦＥＴ（Ｍ１０３）、第２補正基準電流出力ＭＯＳＦＥＴ（Ｍ１０４）、第１補正基準電流ミラー元ＭＯＳＦＥＴ（Ｍ１０５）及び第２補正基準電流ミラー元ＭＯＳＦＥＴ（Ｍ１０６）とからカスコードカレントミラー（ＣＭ１０２）が構成されている。

第１補正基準電流源ＭＯＳＦＥＴ（Ｍ１０７）及び第２補正基準電流源ＭＯＳＦＥＴ（Ｍ１０８）はいずれもＰチャネルＭＯＳＦＥＴである。第１補正基準電流源ＭＯＳＦＥＴ（Ｍ１０７）のソースは電源ＶＤＤに、ドレインは、第２補正基準電流源ＭＯＳＦＥＴ（Ｍ１０８）のソースに接続されている。すなわち両ＭＯＳＦＥＴは直列接続されている。第２補正基準電流源ＭＯＳＦＥＴ（Ｍ１０８）のドレインは第２補正基準電流ミラー元ＭＯＳＦＥＴ（Ｍ１０６）のドレインに直列接続されている。

第１補正電流出力ＭＯＳＦＥＴ（Ｍ１０９）及び第２補正電流出力ＭＯＳＦＥＴ（Ｍ１１０）はいずれもＰチャネルＭＯＳＦＥＴである。第１補正電流出力ＭＯＳＦＥＴ（Ｍ１０９）のソースは電源ＶＤＤに、ドレインは、第２補正電流出力ＭＯＳＦＥＴ（Ｍ１１０）のソースに接続されている。すなわち両ＭＯＳＦＥＴは直列接続されている。第２補正電流出力ＭＯＳＦＥＴ（Ｍ１１０）のドレインは第２補正基準電流出力ＭＯＳＦＥＴ（Ｍ１０４）のドレインに直列接続されている。また、第２補正電流出力ＭＯＳＦＥＴ（Ｍ１１０）と第２補正基準電流出力ＭＯＳＦＥＴ（Ｍ１０４）の間のノードは、出力ＯＮ／ＯＦＦ用スイッチ（ＳＷ１０１）と出力電流設定用電流源（Ｉ１０１）の間のノードに接続されている。これにより、補正回路（Ｂ１０１）により生成された補正電流が駆動回路に供給される。

第１補正電流出力ミラー元ＭＯＳＦＥＴ（Ｍ１１１）及び第２補正電流出力ミラー元ＭＯＳＦＥＴ（Ｍ１１２）はいずれもＰチャネルＭＯＳＦＥＴである。第１補正電流出力ミラー元ＭＯＳＦＥＴ（Ｍ１１１）のソースは電源ＶＤＤに、ドレインは、第２補正電流出力ミラー元ＭＯＳＦＥＴ（Ｍ１１２）のソースに接続されている。すなわち両ＭＯＳＦＥＴは直列接続されている。また、第１補正電流出力ミラー元ＭＯＳＦＥＴ（Ｍ１１１）及び第２補正電流出力ミラー元ＭＯＳＦＥＴ（Ｍ１１２）のゲートとドレインとは互いに接続されている。

ここで、第１補正電流出力ＭＯＳＦＥＴ（Ｍ１０９）と第１補正電流出力ミラー元ＭＯＳＦＥＴ（Ｍ１１１）のゲート同士が互いに接続されている。また、第２補正電流出力ＭＯＳＦＥＴ（Ｍ１１０）と第２補正電流出力ミラー元ＭＯＳＦＥＴ（Ｍ１１２）のゲート同士が互いに接続されている。すなわち、第１補正電流出力ＭＯＳＦＥＴ（Ｍ１０９）、第２補正電流出力ＭＯＳＦＥＴ（Ｍ１１０）、第１補正電流出力ミラー元ＭＯＳＦＥＴ（Ｍ１１１）及び第２補正電流出力ミラー元ＭＯＳＦＥＴ（Ｍ１１２）とからカスコードカレントミラー（ＣＭ１０４）が構成されている。

第１補正電流ＭＯＳＦＥＴ（Ｍ１１３）及び第２補正電流ＭＯＳＦＥＴ（Ｍ１１４）はいずれもＮチャネルＭＯＳＦＥＴである。第１補正電流ＭＯＳＦＥＴ（Ｍ１１３）のソースはグランドＧＮＤに、ドレインは、第２補正電流ＭＯＳＦＥＴ（Ｍ１１４）のソースに接続されている。すなわち両ＭＯＳＦＥＴは直列接続されている。第２補正電流ＭＯＳＦＥＴ（Ｍ１１４）のドレインは第２補正電流出力ミラー元ＭＯＳＦＥＴ（Ｍ１１２）のドレインに直列接続されている。

第１補正電流ミラー元ＭＯＳＦＥＴ（Ｍ１１５）及び第２補正電流ミラー元ＭＯＳＦＥＴ（Ｍ１１６）はいずれもＮチャネルＭＯＳＦＥＴである。第１補正電流ミラー元ＭＯＳＦＥＴ（Ｍ１１５）のソースはグランドＧＮＤに、ドレインは、第２補正電流ミラー元ＭＯＳＦＥＴ（Ｍ１１６）のソースに接続されている。すなわち両ＭＯＳＦＥＴは直列接続されている。また、第１補正電流ミラー元ＭＯＳＦＥＴ（Ｍ１１５）及び第２補正電流ミラー元ＭＯＳＦＥＴ（Ｍ１１６）のゲートとドレインとは互いに接続されている。

ここで、第１補正電流ＭＯＳＦＥＴ（Ｍ１１３）と第１補正電流ミラー元ＭＯＳＦＥＴ（Ｍ１１５）のゲート同士が互いに接続されている。また、第２補正電流ＭＯＳＦＥＴ（Ｍ１１４）と第２補正電流ミラー元ＭＯＳＦＥＴ（Ｍ１１６）のゲート同士が互いに接続されている。すなわち、第１補正電流ＭＯＳＦＥＴ（Ｍ１１３）、第２補正電流ＭＯＳＦＥＴ（Ｍ１１４）、第１補正電流ミラー元ＭＯＳＦＥＴ（Ｍ１１５）及び第２補正電流ミラー元ＭＯＳＦＥＴ（Ｍ１１６）とからカスコードカレントミラー（ＣＭ１０５）が構成されている。

補正用ＭＯＳＦＥＴ（Ｍ１１７）及び参照電圧用ＭＯＳＦＥＴ（Ｍ１１８）はいずれもＰチャネルＭＯＳＦＥＴである。補正用ＭＯＳＦＥＴ（Ｍ１１７）のソースは電源ＶＤＤに、ドレインは、参照電圧用ＭＯＳＦＥＴ（Ｍ１１８）のソースに接続されている。すなわち両ＭＯＳＦＥＴは直列接続されている。参照電圧用ＭＯＳＦＥＴ（Ｍ１１８）のゲートには一定の参照電圧Ｖ_ＲＥＦが与えられている。また、参照電圧用ＭＯＳＦＥＴ（Ｍ１１８）のドレインは第２補正電流ミラー元ＭＯＳＦＥＴ（Ｍ１１６）のドレインに直列接続されている。

第１補正用電流源ＭＯＳＦＥＴ（Ｍ１１９）及び第２補正用電流源ＭＯＳＦＥＴ（Ｍ１２０）はいずれもＰチャネルＭＯＳＦＥＴである。第１補正用電流源ＭＯＳＦＥＴ（Ｍ１１９）のソースは電源ＶＤＤに、ドレインは、第２補正用電流源ＭＯＳＦＥＴ（Ｍ１２０）のソースに接続されている。すなわち両ＭＯＳＦＥＴは直列接続されている。第２補正用電流源ＭＯＳＦＥＴ（Ｍ１２０）のドレインは補正電流設定用電流源（Ｉ１０２）の一端に接続されている。補正電流設定用電流源（Ｉ１０２）の他端はグランドＧＮＤに接続されている。また、第１補正用電流源ＭＯＳＦＥＴ（Ｍ１１９）及び第２補正用電流源ＭＯＳＦＥＴ（Ｍ１２０）のゲートとドレインとは互いに接続されている。

ここで、第１補正基準電流源ＭＯＳＦＥＴ（Ｍ１０７）と第１補正用電流源ＭＯＳＦＥＴ（Ｍ１１９）のゲート同士が互いに接続されている。また、第２補正基準電流源ＭＯＳＦＥＴ（Ｍ１０８）と第２補正用電流源ＭＯＳＦＥＴ（Ｍ１２０）のゲート同士が互いに接続されている。すなわち、第１補正基準電流源ＭＯＳＦＥＴ（Ｍ１０７）、第２補正基準電流源ＭＯＳＦＥＴ（Ｍ１０８）、第１入力用電流源ＭＯＳＦＥＴ（Ｍ１１９）及び第２入力用電流源ＭＯＳＦＥＴ（Ｍ１２０）からスコードカレントミラー（ＣＭ１０３）が構成されている。

また、補正用ＭＯＳＦＥＴ（Ｍ１１７）と第１補正用電流源ＭＯＳＦＥＴ（Ｍ１１９）のゲート同士が互いに接続され、両ＭＯＳＦＥＴからカレントミラー（ＣＭ１０６）が構成されている。

次に、図１に示す電流駆動回路の動作方法について説明する。なお、各カレントミラー（ＣＭ１０１〜ＣＭ１０６）のミラー比が１：１に設定されているとして説明する。まず、補正回路（Ｂ１０１）がない場合の駆動回路の動作ついて説明する。

レーザダイオード（ＬＤ１０１）に流す所望の電流Ｉ_ＯＵＴ１に比例した電流Ｉ_１が、出力電流設定用電流源（Ｉ１０１）から流れる。この電流は出力ＯＮ／ＯＦＦ用スイッチ（ＳＷ１０１）がＯＮの場合、この電流は、カレントミラー（ＣＭ１０１）及びＬＤ出力端子（Ｔ１０１）を介してレーザダイオード（ＬＤ１０１）に電流Ｉ_ＯＵＴ１として供給され、レーザダイオード（ＬＤ１０１）が発光する。

電源ＶＤＤの電圧がＶの場合のレーザダイオード（ＬＤ１０１）に流れる電流Ｉ_ＯＵＴ１はＩ_ＯＵＴ１＝Ｉ_１だから、電源電圧がＶからΔＶ_ＤＳずれたときの電流Ｉ_ＯＵＴ１'は下記（１）式で表される。
Ｉ_ＯＵＴ１'＝Ｉ_１×（１＋αΔＶ_ＤＳ） （１）
ここで、αはチャネル長変調効果による係数を表す。

次に、補正回路（Ｂ１０１）の動作を説明する。補正電流設定用電流源（Ｉ１０２）から、電流Ｉ_１に比例する電流Ｉ_２が流れる。この電流は、カレントミラー（ＣＭ１０３）及び（ＣＭ１０２）を介し、第１補正基準電流出力ＭＯＳＦＥＴ（Ｍ１０３）及び第２補正基準電流出力ＦＥＴ（Ｍ１０４）に電流Ｉ_Ｎとして流れる。この電流Ｉ_Ｎは、カレントミラーＣＭ１０３、ＣＭ１０２がカスコード構成であるため、電源電圧によらずほぼ一定とすることができる。よって、Ｉ_Ｎ＝Ｉ_２である。

一方、電流Ｉ_２はカレントミラーＣＭ１０６を介して補正用ＭＯＳＦＥＴ（Ｍ１１７）にも流れる。電源電圧がＶの場合の電流を補正電流Ｉ_Ｃとする。この電流は、カレントミラー（ＣＭ１０５）及び（ＣＭ１０４）を介し、第１補正電流出力ＭＯＳＦＥＴ（Ｍ１０９）及び第２補正電流出力ＭＯＳＦＥＴ（Ｍ１１０）に電流Ｉ_Ｐとして流れる。Ｉ_ＣとＩ_Ｐの関係はカレントミラー（ＣＭ１０５）及び（ＣＭ１０４）がカスコード構成であるため、電源電圧に関係なくＩ_Ｐ＝Ｉ_Ｃとすることができる。補正回路（Ｂ１０１）から出力される補正電流はＩ_Ｐ−Ｉ_Ｎであるから、上記から補正電流はＩ_Ｃ−Ｉ_２となる。

ここで、電源電圧がＶの場合、Ｉ_Ｃ＝Ｉ_２つまりＩ_Ｐ＝Ｉ_Ｎとなるように参照電圧用ＭＯＳＦＥＴ（Ｍ１１８）及びそのゲートにかける電圧Ｖ_ＲＥＦを設定することにより、電源電圧がＶの場合の補正回路（Ｂ１０１）の出力電流は０となる。よって、Ｉ_ＯＵＴ１＝Ｉ_１となる。

次に、電源電圧がＶからずれた場合の補正回路（Ｂ１０１）の出力電流を考える。電源電圧がΔＶ_ＤＳずれたときの補正用ＭＯＳＦＥＴ（Ｍ１１７）に流れる電流Ｉ_ＣをＩ_Ｃ'とすると、Ｉ_Ｃ'＝Ｉ_２×（１＋αΔＶ_ＤＳ）＝Ｉ_Ｐ'となる。そのため、電源電圧がΔＶ_ＤＳずれた場合に、レーザダイオード（ＬＤ１０１）に出力される電流Ｉ_ＯＵＴ１'は、下記（２）式で表される。
Ｉ_ＯＵＴ１'＝（Ｉ_１−Ｉ_Ｐ'＋Ｉ_Ｎ）×（１＋αΔＶ_ＤＳ）
＝｛Ｉ_１−Ｉ_２×（１＋αΔＶ_ＤＳ）＋Ｉ_２｝×（１＋αΔＶ_ＤＳ）
＝（Ｉ_１−αＩ_２ΔＶ_ＤＳ）×（１＋αΔＶ_ＤＳ）
＝Ｉ_１＋αＩ_１ΔＶ_ＤＳ−αＩ_２ΔＶ_ＤＳ−α^２Ｉ_２ΔＶ_ＤＳ ^２ （２）

式（２）において下記（３）式が成立すれば、電源電圧がＶからΔＶ_ＤＳずれたときのレーザダイオード（ＬＤ１０１）に出力される電流Ｉ_ＯＵＴ１'は電源変動に関係なくＩ_１となる。
０＝αＩ_１ΔＶ_ＤＳ−αＩ_２ΔＶ_ＤＳ−α^２Ｉ_２ΔＶ_ＤＳ ^２ （３）
Ｉ_２はＩ_１に比例するから、定数ａを用いて、Ｉ_２＝ａＩ_１とすると、
０＝αＩ_１ΔＶ_ＤＳ−αａＩ_１ΔＶ_ＤＳ−α^２ａＩ１ΔＶ_ＤＳ ^２
＝１−ａ−ａαΔＶ_ＤＳ
＝１−ａ×（１＋αΔＶ_ＤＳ）

よって、ａ＝１／（１＋αΔＶ_ＤＳ）となる。ここで、αΔＶ_ＤＳは、実使用での電源電圧１０％変動で０．０５程度であるため、ａ≒０．９５とすることで、Ｉ_ＯＵＴ１の電源変動を抑えることができる。

αΔＶ_ＤＳ＝０．０５として、補正回路（Ｂ１０１）がない場合の電流変動量を式（１）から計算すると、
（Ｉ_ＯＵＴ１'−Ｉ_ＯＵＴ１）／Ｉ_ＯＵＴ１×１００
＝｛Ｉ_１×（１＋０．０５）−Ｉ_１｝／Ｉ_１×１００
＝５％
これに対し、補正回路（Ｂ１０１）を用いた場合、電流変動量はａ＝０．９５を代入して、式（２）から計算すると、
（Ｉ_ＯＵＴ１'−Ｉ_ＯＵＴ１）／Ｉ_ＯＵＴ１×１００
＝（０．０５−０．９５×０．０５−０．０５^２×０．９５）×１００
＝０．０１２５％
となり、電流変動量は補正回路がない場合の１／４００となる。本発明により、電流変動量を劇的に低減することができる。また、補正回路にアンプなどの複雑な回路が必要なく、素子数を減らすことができ、ＩＣではチップ面積の削減が可能となる。特に複数のレーザダイオードを備える装置であって、レーザダイオード毎に電流補正回路が必要な場合、特に効果的である。さらに、同一サイズのＭＯＳＦＥＴのみから構成することができ、製造工程のばらつきによる出力電流Ｉ_ＯＵＴ１の変動も抑制できる。

実施の形態２
次に、他の実施の形態について説明する。図２に本発明の実施の形態２に係る電流駆動回路の回路図を示す。実施の形態１と同一の回路構成要素は、同一の符号を付し、適宜その説明を省略する。

図２に示す電流駆動回路は、補正回路（Ｂ２０１）を備える。補正回路２０１は、図１に示した補正回路（Ｂ１０１）と比較し、カレントミラー（ＣＭ１０２）及び（ＣＭ１０４）が省略された構成である。そのため、Ｉ_Ｐ＝Ｉ_２、Ｉ_Ｎ＝Ｉ_Ｃとなり、補正回路（Ｂ１０１）から出力される補正電流はＩ_Ｐ−Ｉ_Ｎ＝Ｉ_２−Ｉ_Ｃとなる。すなわち、図１に示した補正回路（Ｂ１０１）から出力される補正電流と極性が反転している。

これに伴い、出力電流設定用電流源（Ｉ１０１）も電源ＶＤＤ側に配置されている。そして、カスケードカレントミラー（ＣＭ２０２）及びカレントミラー（ＣＭ１０１）を介して、実施の形態１と同じ電流がレーザダイオード（ＬＤ１０１）に供給される。実施の形態２の回路は実施の形態１の回路に比べ、素子数が削減できるとともに、カレントミラーでの折り返し回数が少ない為に、カレントミラーで生じる電流誤差を軽減でき、電源変動に対する電流補正の精度を上げることができる。

実施の形態３
次に、他の実施の形態について説明する。図３に本発明の実施の形態３に係る電流駆動回路の回路図を示す。実施の形態１と同一の回路構成要素は、同一の符号を付し、適宜その説明を省略する。

図３に示す電流駆動回路は、補正回路（Ｂ３０１）を備える。補正回路３０１は、図２に示した補正回路（Ｂ２０１）と比較し、さらにカレントミラー（ＣＭ２０２）が省略された構成である。そのため、Ｉ_Ｐ＝Ｉ_Ｃ、Ｉ_Ｎ＝Ｉ_２となり、補正回路（Ｂ１０１）から出力される補正電流はＩ_Ｐ−Ｉ_Ｎ＝Ｉ_Ｃ−Ｉ_２となる。すなわち、図１に示した補正回路（Ｂ１０１）から出力される補正電流と同じになる。

これに伴い、第１補正電流出力ＭＯＳＦＥＴ（Ｍ１０９）と補正用ＭＯＳＦＥＴ（Ｍ１１７）との配置及び第２補正電流出力ＭＯＳＦＥＴ（Ｍ１１０）と参照電圧用ＭＯＳＦＥＴ（Ｍ１１８）との配置が入れ替わっている。また、出力電流設定用電流源（Ｉ１０１）は図１の補正回路（Ｂ１０１）と同様にグランドＧＮＤ側に配置されている。そして、カレントミラー（ＣＭ１０１）を介して、実施の形態１と同じ電流がレーザダイオード（ＬＤ１０１）に供給される。実施の形態３の回路は実施の形態２の回路に比べ、さらに素子数が削減できるとともに、カレントミラーでの折り返し回数が少ない為に、カレントミラーで生じる電流誤差を軽減でき、電源変動に対する電流補正の精度を上げることができる。

実施の形態１に係る半導体回路の回路図である。 実施の形態２に係る半導体回路の回路図である。 実施の形態３に係る半導体回路の回路図である。 従来の半導体回路の回路図である。

符号の説明

ＣＭ１０１、ＣＭ１０６ カレントミラー
ＣＭ１０２、ＣＭ１０３、ＣＭ１０４、ＣＭ１０５ カスコードカレントミラー
Ｍ１０１〜Ｍ１２０ ＭＯＳＦＥＴ
Ｉ１０１、Ｉ１０２ 電流源
ＳＷ１０１ スイッチ
ＬＤ１０１ レーザダイオード

Claims (6)

1. 第１及び第２の電流源と、
   前記第２の電流源により生成された電流の第１のミラー電流を生成する第１のカレントミラーと、
   前記第２の電流源により生成された電流の第２のミラー電流を生成する第２のカレントミラーと、
   前記第１の電流源により生成され、前記第１と第２のミラー電流の差に基づき補正された電流のミラー電流を生成し、負荷に供給する第３のカレントミラーとを備える電流駆動回路。
2. 前記第１のカレントミラーは２対以上のＭＯＳトランジスタから構成されたカスコードカレントミラーであることを特徴とする請求項１に記載の電流駆動回路。
3. 前記第２及び第３のカレントミラーは１対のＭＯＳトランジスタから構成されていることを特徴とする請求項１又は２に記載の電流駆動回路。
4. 前記第２のカレントミラーを構成する一方の前記ＭＯＳトランジスタには、当該ＭＯＳトランジスタと同一導電型であって、ゲートに定電圧が与えられたＭＯＳトランジスタがさらに直列接続されていることを特徴とする請求項３に記載の電流駆動回路。
5. 前記第１〜３のカレントミラーを構成する複数のＭＯＳトランジスタがいずれも同一サイズであることを特徴とする請求項１〜４のいずれか一項に記載の電流駆動回路。
6. 前記負荷がレーザダイオードであることを特徴とする請求項１〜５のいずれか一項に記載の電流駆動回路。

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