JPS62276908A - 半導体回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔発明の利用分野〕 本発明は、高耐圧ＭＯＳ　（−Ｆ：ｘｌＭｅｔａｌＯｘ
ｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　）電界効果トラ
ンジスタで構成した半導体回路に係り、特に、定電流特
性が良好なカレントミラー回路に関する。又。

本発明は、基準電流に対する出力電流の電流相関が良好
なカレント・ミラー回路に関する。

〔従来の技術〕

従来のカレントミラー回路を第２９ＩＩ図に示す。

第３０図はその等価回路図である。この図において、ｒ
ｖ！　ＯＳ電界効果トランジスタ〔以下、〜ｌ０８Ｐ　
Ｅ　Ｔ　（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓ
ｔｏｒ　）と略す〕Ｍｌに基準電流Ｉｒｅｆと等しいド
レイン電流’ｄｒが流れている時１Ｍ１のゲートとドレ
インは接続しであるため、Ｎ１１は本来、飽和領域で動
作する。

このため、ゲート・ソース間にＭｌと同じ電圧が印加さ
ｎているＭＯＳＦＥＴＭ２のドレイン電流■ｄ２は、Ｍ
２が飽和令自域で動作する場合、チャネル変調効果が無
視できれ（ず、ゲート幅とゲート長が等しい時工ｒｅｆ
　”　工ｄ□となる。しかし、高耐圧ＭＯＳＦＥＴの場
合、高耐圧化のための低＃度ドレイン領域が設けらｎて
いるため、第２９図に示すように、素子内部に大きいド
レイン抵抗「６□。

「ｄ２が存在する。このため１例えば１Ｍ１　のしきい
値電圧Ｖｔｈｘを０．５Ｖ、ドレイン抵抗「４□を５に
Ωとし、■ｒｅｆ〉１００μＡと設定した場合、Ｍｌ）
ｉ子を圧Ｖ、１ｉｔ　ｖ、、　＜Ｖｇｘ　−ｖｔｈ１ト
ナリ。

非飽和領域で動作するようになる。このため。

Ｍ２が飽和領域で動作しているも工。ｕｔ〉■ｒｅｆと
なり、カレントミラー回路として、正常に動作しなくな
るいう問題点があった。

なお、この従来文献としてポール・アール・グレイ（Ｐ
ａｕｌ　　Ｒ，Ｇｒａｙ　）他著の”７ナログ集積回路
の解析および設計”（Ａｎａｌｙｓｉｓ　　ａｎｄＤｅ
ｓｉｇｎ　ｏｆ　Ａｎａｌｏｇ　Ｉｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔｓ　：　５ｅｃｏｎｄ　Ｅｄｉ目ｏｎ、
　Ｊ　０ＨＮＷＩＬＥＹ＆５ＯＮＳ、ｐ７］０（１９８
４））がある０ 〔発明力ｊ解決しようとする間頌点〕 上紀従来技術（ば、基準電流用ＭＯＳＦＥＴのドレイン
抵抗が高い場合、基準電流用ＭＯＳＦＥＴが飽和領域で
動作してしまうことについては配ｌさｎていなかった。

本発明の目的は、従来技術での上記問題点を解決し、高
耐圧ＭＯＳＦＥＴを用いたカレントミラー回路での電流
相関のずれを小さくすることので去る半２鰺体（ロ）路
を提供することにある。

〔問題点を解決するための手段〕

本発明では、上ｆｆｒ’目的を達成するために、任意の
導電形の第１のＭＯＳＦＥＴをη、ＩＰ電電流力トラン
ジスタとし、同じ導電形の第２のＭＯＳＦＥＴを出力型
流用のトランジスタとするカレント・ミラー回路におい
て、上記第１のＭＯＳＦＥＴを常に飽和領域で動作させ
る手段を設けた構成とする。このような構成として上記
第１のＭＯＳＦＥＴのゲート・ドレイン間に、同じ導電
形の第４のＭＯＳＦＥＴのゲート・ドレインと抵抗を直
列に接続した。こｎにより、第１のＭＯＳＦＥＴは、上
記抵抗にかかる電圧により、ｐｊｉ和領域で動作するが
、上記抵抗に流れる電流は、基熟′直流ＩＩｅｆには流
わ込まないため、基準雷流工ｒｅｆと、■６□は、相関
良く設定が可能である。

〔作用〕

上記、第３のＭＯＳＦＥＴは、上記抵抗に印加される定
圧を上記第１のｆｌ、１０８　Ｆ　Ｅ　Ｔに伝達し。

なおかつ、上Ｆ抵抗に流Ｖる７）Ｉ゛流が、ｄｃ的に基
準′電流に流ｎこ才ないように（イ）く。こｎによって
基′！１１．電流用ＭＯＳ　Ｆ　Ｅ　Ｔ〜４、は常時、
飽和領域で動作し、カレント・ミラー回路の基準電流と
出力を流の相関を良好に設定することが可能である。

〔発明の実施例〕

以下１本発明の実施例を図面により説明する。

第１の実施例を第１図、第２図１により説明する。

第１図は回路図、第２図（ゴその動作説明用の等価回路
図である。本妻雄側では、従来のカレントミラー回路に
抵抗Ｒ１とＲ２を接続することにより。

Ｉｒ２を流り、　　Ｉｒ２・−の電圧降下分によりドレ
イン抵抗「６□が大永くてもＭｌを飽和領域で動作させ
ることを可能としようとするものである。

Ｍｌを飽和領域で動作させるための条件は”ｄｉ　〉ｖ
ｇｌ　　”ｔｈｘ　　　　　　　　（］）であり、近似
的に（ま Ｖ’　　＞Ｖ　　　　　　　　　　　　　（２）ｄｌ〜
　ｇ！ を満足すわばよい。よって く■　・Ｒ（３） 工ｄ１・’ｄ１〜ｒｚｚ 一方−”ｒｅｆ　”　工ｏｕｔとするためには１ｒｅｆ
　−ｌｄｘを要する。よって に−Ｉ、／　Ｉｄｌ（４） と定義すると１Ｍ１を飽和領域で動作させる条件は式（
３）と式（４）より Ｒ２／＞ｒ、、　／　ｋ　　　　　　　　　　（５）と
なる。ここで、にの値を例えば０．１以下にすることに
より、工ｒｔ＝ｆ　と’ｄｘの誤、差ｆｌｏ％以下に設
定で告る。

枦３図に本発明の第２の実施例を示す。本実施例で（才
、ゲートとドレインを短絡した第３のＭＯＳ　Ｆ　Ｂ　
Ｔ　Ｍ、を用いて、第１のＭＯＳＦ’ＥＴＭ１のゲート
とドレイン間をバイアスする。こｎにより。

石の電位はｖｇｌの官位に比べて第３のＭＯＳ　ＦＥＴ
Ｍ３のしきい値電圧Ｖｔｈ１分だけ高く設定できる。よ
−て、この分だけ１Ｍ１　は非範和領域に入りにくくな
る。本実施例によｎば、定常状態で１ｒｅｆ　”　ｌｄ
ｘとなるため、工ｒｅｆと１゜ｕｔとの相関をとりやす
いという利点がある。なお、ここで。

ｎチャネルＭＯＳの場合”ｔｈｔとすることが望ましい
０ 第４図に本発明の第３の実施例を示す。本実施例で（才
、第３図実施例回路に、さらに、ゲートとドレインを短
絡した第４のＭＯＳＦＥＴＭ４をバイアス用に追加し、
こｎにより、ｖｄｌとＶｇよとの電位差を■ｔｈ３＋■
、ｈ４と大きクシ、第３図の場合に比べさらに非飽和領
域に入りにくクシている。

第４図ではＭ３、Ｍ４の２つのＭＯＳＦＥＴを用いた場
合を示したが、さらに１Ｍ１のケート・ドレイン間の電
位差を増加させるため、Ｍ　３１Ｍ　４等の直列に接続
させるＭＯＳＦＥＴ数を増加させてもよい。

第５図に本発明の第４の実施例を示す。本実施例では１
Ｍ０８ＦＥＴのかわりにダイオードＤ１〜Ｄ５を直列接
続したものを用いてＭｌのドレイン７位をゲート重付よ
り高く設定している。このダイオードの数は、Ｍ！のオ
ン抵抗、および工ｒｅｆの値により増減して設定できる
。また、このダイオードとしては、ポリシリコンを用い
ることにより、占有面積を小さくできる。

第６図に、第３図に示したｎチャネルＭ　ＯＳ　ＦＥＴ
　Ｍ５、Ｍ６で形成されるカレントミラー回路と、別に
ｐチャネルＭＯＳＦＥＴＭ、１Ｍ８で形成されるカレン
トミラー回路とを−ｖａｌｌ−リファレンス自己バイア
ス回路に適用した回路例を示す。

ここで２つのバイポーラｐｎｐトランジスタＱ１゜Ｑ２
１ｊ、Ｐ基板Ｃ（相補形）ＭＯＳ技術で実現する場合は
、基扱をコレクタ、Ｎウェルをベース、ｐチャネルＭ’
０８ＦＥＴのドレイン、ソース拡散層をエミッタとして
使用することにより実現できる。このトランジスタ（コ
、プロセスに応じ、ｎｐｎトランジスタのベース・エミ
ッタ間ダイオードを使用してもよい。ＭｌｏとＭ１□に
より、Ｍ５とＭ８は各々飽和領域で動作可能である。よ
って八−■、と設定可能となる。すなわち。

工０ＬＪＩ　−■Ｘ　−’！／　−”Ｂ１１１　／”と
なる。

なお、Ｑ２、Ｍ１□−Ｍｌ３．”５、Ｄ６．Ｄ７．Ｄ８
はスタート・アップ回路を構成しており、ＱｌとＱ２゜
Ｍ５とＭ、□、　Ｍ、ｏとＭｌ３−Ｄ８とＤ７は同じ素
子である。なお、スタート・アップ回路の条件として。

ＲＸ−ＩＸ５−ダイオードＤ７とＤ８の電位降下の和よ
り大きく設定する必要がある。

第７図に本発明の第５の実施例を示す。本実施例（ま、
出力電流Ｉ。０．を流す第２のＭ　ＯＳ　Ｐ　Ｅ　ＴＭ
２には、低濃度ドレイン領域の面積が大きい（すなわち
、ドレイン抵抗’ｄｚが大きい）高耐圧ＭＯＳＦＥＴを
使用し、基準電流工ｒｅｆを流す第１のＭＯＳＦＥＴＭ
１には低濃度ドレイン領域の面積が小さい（すなわち、
ドレイン抵抗ｒｄ３が小さい）低耐圧ＭＯＳＦＥＴを使
用する例である。ｍｌ　とＭ２の低濃度ドレイン卵域の
面積に上記のような関係を持たせることで、出力電流端
子Ｖ。ｕｔ　　を高電位まで変動でき、なおかつ、　ｍ
ｘが常に飽和領域で動作するためＭ２が飽和領域で動作
する時には、チャネル変調効果を無視できれば一■ｒｅ
／”■。ｕｔと設定できる（ｍｌとＭ２のゲート長、　
ゲート幅、ＬＡい値電圧はそれぞｎ等しいと仮定）。

第８図は本発明の第６の実施例を示す図で、これは、第
７図回路にゲート保護ダイオードＤ１　を追加した例で
ある。ｍｌはドレイン抵抗ｒｄｔが小さい低耐圧ＭＯＳ
ＦＥＴで１Ｍ２はとレイン抵抗’ｄ２が大きい高耐圧Ｍ
　ＯＳ　Ｆ　Ｅ’ｒであることは第７図と］司じである
。

第９図と第１０図は、第７図と第８図に示した。チャネ
ルＭ　ＯＳ　Ｆ’　Ｅ　Ｔ　ｆ用いた回路にそｎぞれ対
応するｐチャネルＭ　ＯＳ　Ｆ　ＥＴを用いた回路であ
る。

第１１図は第７図に示した回路を実現するため半導体装
置の平面図を、第１２図はその断面図を示す。ｐ形基板
１上にｍｌとＭ２とが同時に形成さｎているもので、３
はｎ形エピタキシャル層。

ＪＡｉｆｐ形拡散層、５はｎ膨拡散層、６は酸化膜８Ａ
、８Ｂはポリシリコン、９）プル形拡散１，１２はｎ膨
拡散層、１３は電極をそｎぞｎ示している。ここで、ｍ
ｌとＭ２のドレイン・ソース間耐圧ドレイン抵抗に影響
を与える低静度ドレイン領域の寸法／、（ｍｌに対する
もの）、／２（Ｍ２に対するもの）を ／２＞　／１ と設定している。また、シキい値電圧を決定するチャネ
ルを域は、ｐ膨拡散層とｎ膨拡散層１２を用い１ｍ１も
Ｍ２　も同様に形成しているため両者のしきい値電圧を
等しく設定できる。以上のことから、Ｍ２のドレイン・
ソース間耐圧を〜１くり。

ｆｌ　ｇ　ｆ）ｓ　ツ１ｍ　、が常に飽和領域で動作す
るため。

Ｍ２か飽和領域で動作している時、第７図に示したカレ
ントミラー回路は良好に動作する。

第１３図は、第８図に示した［ｏ］路を実現するための
半導体装置の断面図を示す。本実施例で（ま、ｐ形拡散
１−４８とｎ形埋込層２によりダイオードｏ１を形成し
ている。このダイオードは、高ａ度拡散層をシリコン内
部で接触させて形成しているため、安定なツェナーダイ
オードとなる。また占有面積も小さく、耐圧（才約２０
Ｖとなるため、ゲート保護ダイオードに適している。な
お１本実施例では、ｎ形埋込蜘２があるため１ｍ１とＭ
２のソース電位を基板１より十分高い電位に設定できる
。

またｍｌとＭ２でエピタキシャル層３の々さが異第゛１
４図は第９図に示した回路を実現するための半導体ｖ＜
鑓の平面図を、第１５図はその断面図を示す。本実施例
で（ま、ｍ２とＭ３のドレイン・ソース間耐圧とドレイ
ン抵抗に影響を与える低濃度ドレイン領域寸法！、（ｍ
２に対するもの）。

’２（Ｍ３に対するもの）を ／２〉／に〇 と設定している。すなわち、ｍｚにおいて低濃度ドレイ
ン領域は存在しない。また、シキい値電圧を決定するチ
ャネル相接は、ｎ膨拡散層７を用いｍ２もＭ３　も共通
に使用しているため１両者のしきい値電圧を等しく設定
できる。以上のことから。

Ｍ３のドレイン・ソース間耐圧を高くシ、なおかつｍ２
が常に範和領域で動作するため、Ｍ３が飽和領域で動作
している時、第９図に示したカレントミラー回路は良好
に動作する。

第１６図は、第１０図に示した回路を実現するための半
導体装置の断面図を示す。ツェナーダイオードとして、
ｐ膨拡散層４Ｂとｎ形埋込層２を用いている。

第１７図は、同じく第１０図に示した回路を実現するた
めの半導体装置の断面図を示すが、第１６図とは、Ｍ、
の低濃度ドレイン領域／２の位置が異なる。

第１８図は、カスコード電流源において１Ｍ４だけを第
１２図に示した低濃度ドレイン領域が長（１）ＭＯＳＦ
ＥＴ５−用い、ｍ３．ｍ４１ｍ、　　として。

第１２図に示した低濃度ドレイン領域が短かいＭＯＳＦ
ＥＴを用いることを特徴とした本発明の半導体回路の実
施例を示す。

第１９図は、ウィルソン電流源において１Ｍ５だけを第
１２図に示した低濃度ドレイン領域が長ｃ、）ＭＯＳＦ
ＥＴを用い、ｍ６１ｍ７として、第１２図に示した低濃
度ドレイン領域が短かいＭＯＳＦＥＴを用いることを特
徴とした本発明の半導体回路の実施例を示す。

第２０図には、第７図に示したｎチャネルＭＯＳＦＥＴ
のカレントミラー回路と第９図に示したｐチャネルＭＯ
ＳＦＥＴのカレントミラー回路を回路を示す。ここでＱ
、、Ｑ２は、ｎ膨拡散層１２をエミッタ、ｐ膨拡散層１
１をベース、ｎ形エピタキシャル層３とｎ形埋込４２を
コレクタとし、ｐ膨拡散層４Ａとｐ形基板】で素子分離
さｎるｎｐｎトランジスタのベースコレクタを接続され
ることにより重視できる。本実施例では、ゲートとドレ
イン不接続したＭＯＳＦＥＴｍ８．ｍ、。

”ＩＱに、第１３図と第１５図に示したドレイン抵抗が
小さいＭＯＳＦ’ＥＴを使用しているため。

ｍ、、ｍ、、Ｍ、　１Ｍ７はすべて飽和領域で動作する
０よって、　　Ｉｘ−Ｉ、と設定可能である。よって１
Ｍ８が飽和領域で動作する場合には’０ＬＩｔ　”　Ｉ
Ｘ　”　’７　”　ｖＢｌｌ　／　Ｒとなる。

なお−Ｑ２−　”１０．　Ｄ２−　Ｄ３．　Ｄ４−　Ｒ
５はスタート・アップ回路を構成しており、ＱｌとＱ２
゜ｍ８とｍｌ。、Ｄ２とＤ３は同じ素子である。また。

スタート・ア、プ回路の条件として、ＲｘＩｘ　をダイ
オードＤ３とＤ４の電位降下の和より大きく設定する必
要がある。

本発明の他の実施例を第２０図により説明する。

本実施例では、基準電流用ＭＯＳＦＥＴ　　Ｍｌのゲー
トとドレインの間に抵抗Ｒ２とＭＯＳＦＥＴＭ、を接続
し、ドレイン・ゲート間電圧をＲ２・■ｄ３＋ｖｄｓ３
に設定しＭｌを飽和領域で動作させ。

また、電圧設定に用いる電流工ｄｓは、ｄｃ的に。

工ｒｅｆとＩｄ２の電流相関を乱さないように、　接地
電位を流す回路となっている。このため、基準電流”ｒ
ｅｆと出力電流’ｄｚの電流値はＭ２が飽和領域で動作
する限り等しくなる。たとえば、Ｖｄｄ−３０ｏｖ、　
　Ｉｒｅｆ　−５０μ人の時、Ｍｌのゲ、−ト！圧が２
Ｖとすると、Ｒ−２０ｋｎ、Ｒ２−１ＭΩと設定するこ
とにより−工ｄｓには、１００μＡの電流が流れ、この
時のＭ、のゲート・ドレイン電圧は、約】００Ｖとなる
。このため１Ｍ１内部のドレイン抵抗が、約２にΩ以下
であれば、Ｍ！は飽和領域で動作する。なお、抵抗Ｒ１
，Ｒ２として１４．基板に対する耐圧を容易にとｎ、占
有面積が小さいポリシリコン抵抗が適している。

第２１図に本発明の仲の実施例を示す。本実施例で（オ
、抵抗Ｒ２の代わりにツェナー・ダイオードＤ４を用い
た。本実施例の場合には、ツェナー・ダイオード間の電
圧が、Ｉｄ３に依存せスホぼ一定に設定できる。

第２２図に本発明の他の実施例を示す。本実施例では、
ツェナー・ダイオードの代わりに、ゲートとソースを短
Ｍ！ｒした第４のＭ　ＯＳ　Ｆ　Ｂ　Ｔ　Ｍ　４　Ｘ用
いた。

第２３図に本発明の他の実施例を示す。本実施例では、
基準電流用ＭＯＳＦＥＴＭ、のゲートとドレインの間に
抵抗Ｒ２とＭＯＳＦ’ＥＴＭ６を接続し、ドレイン・ゲ
ート間電圧を凡２・Ｉ、−Ｖ、ｓ５に設定し、Ｍｌを飽
和領域で割作させ、電流ＩＲは抵抗Ｒ３を通って接地電
位に流れる。よって。

本実施例の場合にも、Ｉｒｅｆと■６□の電流相関を良
好に設定できる。

第２４図に本発明の他の実施例を示す。本実施例では、
第２０図に示した実施例の定電流回路を抵抗Ｒとバイポ
ーラ・トランジスタＱ、、　Ｑ、で構成した。第２０図
の実施例の所で述べたように。

高電圧１区源をたとえば３００Ｖと設定した時でも、抵
知Ｒ２に１００Ｖ印加さＶるように設定すると、ノード
Ｘの最大電圧は２００Ｖ程度と低くなる。

このため１Ｍ２等の高耐圧Ｍ　ＯＳ　Ｌ”　ＥＴと同一
チップ上に形成される高耐圧バイポーラ・トランジスタ
が、＃圧的に間Ｍｒ、；＜Ｑ、、Ｑ、として使用、。

きる。

第２５図に本発明の仙の実施例を示す。本実施例で（ゴ
、第２０図に示した実施例の定電流回路を抵抗Ｒ４，バ
イポーラ・トランジスタＱ６、Ｑ７とＭＯＳＦＥＴ〜１
６を用いて構成した。本実施例の場合には、高耐圧ＩＶ
ＩＯ８ＰＥＴＭ、があるためバイポーラ・トランジスタ
Ｑ６−”’７の耐圧は低く設定で六る。

紺２６図に本発明の他の実施例を示す。本実施例では、
第２０図に示した第１の実施例で用Ｇまた高耐圧ＭＯＳ
ＦＥＴＭ３の代わりに、バイポーラ・トランジスタＱ３
を使用した０本実施例の場合に（才、Ｑ３のベース電流
分たけ−’ｄｔがＩｒｅｆより小さくなり、’ｒｅｆと
工ｄ２の電流相関関係に誤差を与えるが、Ｑ３のベース
電流値が小さければ。

第１の実施例と同一の効果が得ら狽る。ここで。

抵抗Ｒ５（才、Ｑ３に高１位が印加されないように設け
である。

第２７図に本発明の他の実施例を示す。本実施例は、第
２３図に示した実施例で用いた高耐圧ＭＯＳＦ’ＥＴＭ
５のイ（わりに、バイポーラ・トランジスタＱ５を使用
した。本実施例の場合にもＱ、のベース電流が小さけわ
ば、第２６図の実施例と同様の効果が得らｎる。

〔発明の効果〕

本発明によりば、高耐圧ＭＯＳＦＥＴを用いても、基準
電流と出力電流との差が小さいカレントミラー回路を構
成できる。

又１本発明によれば、高耐圧ＭＯ３ＦＥＴを用いても、
基準電流と出力電流との相関が良好なカレントミラー回
路を構成できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例回路図、＠２図はその等
価回路、再３図、第４図、第５図は本発明の第２．第３
．第４の実施例回路図、第６図（オ本発明カレントミラ
ー回路の応用例を示す回路、第７図、第８図は本発明の
第５．第６の実施例回路図、第９図、第１０図はそｎぞ
ｎ第７図、第８図に対応するｐチャネルＭＯＳＦＥＴ−
Ｐ用いた回路図、第］】図１オ第７図に示した回路を実
現するためのＭＯＳＦＥＴの平面図、第１２図はその断
面図、騰１３図（ゴ第８図回路を実現するためのＭＯＳ
　Ｐ　ＥＴの断面図、第１４図は第９図回路を実現する
ためのＭＯＳＦ’ＥＴの平面図、第１５図はその断面図
、第１６図、第１７図はそＶぞれ第１０図回路を実現す
るためのＭ　ＯＳ　Ｆ　Ｅ　Ｔの断面図、第１８図、第
１９図は本発明の仙の実施例回路図、第２０図は本発明
カレントミラー回路の応用例を示す回路、第２１図は本
発明の仙の実施例の回路図、第２２図は本発明の他の実
施例の回路図、第２３図は本発明の他の実施例の回路図
、第２４図は本発明の他の実施例の回路図、第２５図（
４本発明の他の実施例の回路図第２６図は本発明の他の
実施例の回路図、第２７図は本発明の他の実施例の回路
図、第２８図は本発明の他の実施例の回路図、第２９図
は従来のカレントミラー回路図、第３０図はその等価回
路図である。 く符号の説明〉 １・・・ｐ形基板　　　　　２・・・ｎ形埋込層３・・
・ｎ形エピタキシャル層 ４Ａ、４Ｂ・・・ｐ膨拡散層 ５．７．１２・・・ｎ膨拡散層 ６・・・酸化膜 ８Ａ、８Ｂ・・・ポリシリコン ９、］１・・・ｐ膨拡散層　１０・・・低濃度ｐ膨拡散
層】３・・・電極 Ｍ、〜Ｍ５．．．ｐ型ＭＯＳＦ’ＥＴ、Ｍ６−８ｎ型Ｍ
　ＯＳ　Ｆ　Ｅ　Ｔ Ｑ、、ｏ、・・・バイポーラ・トランジスタＲ１〜Ｒ５
・・・抵抗 Ｄ３・・・ツェナーダイオード ｒｄｌ・・・Ｍ１内のドレイン抵抗 ｒｄ２・・・Ｍ２内のドレイン抵抗。 、７〜 代理人　弁理士　小　川　勝　男゛ ＋　７　′℃２コ 棒ＤＲｆ、Ｒ２−葛戚 第３図 十 ｔ４図 士　７Ｔ！］ 十ｃｌ　　Σ 寸１０ｆａ オフ４国 ／　　　　　　　　　　？ 才／乙巨 Ｄｒ、πｚ　　　　　　　ＭＪ 汁　ノア　芭 Ｄｒ　　ｎＱｚ　　　　　　ＭＪ ＋　ｔ８図 オフ９国 才２０濶 ｓｓ せ２２回 せ２３回 第２４７２］ ｆｚＳ図 十２６図 才２７　口 才２８回 ＋２９製 ’ｔ　３０１！ｌ　　Ｍｚ−’−’カ電灰ｑ＃ｎＭ（１
５ＦＥＴ

Claims (1)

1. 【特許請求の範囲】 １、任意の導電形の第１のＭＯＳ電界効果トランジスタ
   を基準電流用のトランジスタとし、同じ導電形の第２の
   ＭＯＳ電界効果トランジスタを出力電流用のトランジス
   タとするカレントミラー回路において、第１のＭＯＳ電
   界効果トランジスタを常に飽和領域で動作させる手段を
   設けたことを特徴とする半導体回路。 ２、前記第１のＭＯＳ電界効果トランジスタを飽和領域
   で動作させる手段として、第１のＭＯＳ電界効果トラン
   ジスタのドレインソース間電圧の絶対値をゲート・ソー
   ス間電圧の絶対値に比べて大きくしたことを特徴とする
   特許請求の範囲第１項記載の半導体回路。 ３、前記第１のＭＯＳ電界効果トランジスタを飽和領域
   で動作させる手段として、前記第２のＭＯＳ電界効果ト
   ランジスタには低濃度ドレイン領域を設けるが第１のＭ
   ＯＳ電界効果トランジスタには低濃度ドレイン領域を設
   けないか、あるいは第１のＭＯＳ電界効果トランジスタ
   の低濃度ドレイン領域を第２のＭＯＳ電界効果トランジ
   スタの低濃度ドレイン領域に比べて面積を小さくするか
   または不純物濃度を高くすることにより、第１のＭＯＳ
   電界効果トランジスタのドレイン抵抗を低減したことを
   特徴とする特許請求の範囲第１項記載の半導体回路。 ４、前記第１のＭＯＳ電界効果トランジスタを範和領域
   で動作させる手段として、第１のＭＯＳ電界効果トラン
   ジスタのゲート・ソース間にゲート保護ダイオードを接
   続したことを特徴とする特許請求の範囲第１項記載の半
   導体回路。 ５、第１のＭＯＳＦＥＴを基準電流用ＭＯＳＦＥＴとし
   、同じ導電形の第２のＭＯＳＦＥＴを出力電流用ＭＯＳ
   ＦＥＴとするカレント・ミラー回路において、上記第１
   のＭＯＳＦＥＴを常に飽和領域で動作させるため、上記
   第１のＭＯＳＦＥＴのゲート・ドレイン間に、同じ導電
   形の第３のＭＯＳＦＥＴ（または、同じ導電形のバイポ
   ーラ・トランジスタ）のゲート・ドレイン（ベース・コ
   レクタ）と抵抗またはダイオードを直列に接続したこと
   を特徴とする半導体回路。