JP2002231949A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2002231949A JP2002231949A JP2001150294A JP2001150294A JP2002231949A JP 2002231949 A JP2002231949 A JP 2002231949A JP 2001150294 A JP2001150294 A JP 2001150294A JP 2001150294 A JP2001150294 A JP 2001150294A JP 2002231949 A JP2002231949 A JP 2002231949A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- output
- surface layer
- transistor
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 出力用ＭＯＳトランジスタのゲート・ソース
間を一定電圧にクランプしたとき、出力用ＭＯＳトラン
ジスタの閾値電圧ＶＴの製造ばらつきがある場合、電流
制限値も設計値に対してばらつくという問題がある。 【解決手段】 出力用ＭＯＳトランジスタ２１のゲート
・ソース間を一定電圧にクランプするクランプ回路２３
は、出力用ＭＯＳトランジスタ２１のドレインとソース
間電圧を分圧抵抗２４，２５で分圧し、この分圧された
電圧をＮチャネル型スイッチング用ＭＯＳトランジスタ
２６のゲートに供給し、出力用ＭＯＳトランジスタ２１
に過電流が流れたとき、スイッチング用ＭＯＳトランジ
スタ２６を導通させて、クランプ用ＭＯＳトランジスタ
２７，２７の閾値電圧ＶＴとスイッチング用ＭＯＳトラ
ンジスタ２６のオン電圧との和をクランプ電圧として、
出力用ＭＯＳトランジスタ２１の出力電流を制限する。
間を一定電圧にクランプしたとき、出力用ＭＯＳトラン
ジスタの閾値電圧ＶＴの製造ばらつきがある場合、電流
制限値も設計値に対してばらつくという問題がある。 【解決手段】 出力用ＭＯＳトランジスタ２１のゲート
・ソース間を一定電圧にクランプするクランプ回路２３
は、出力用ＭＯＳトランジスタ２１のドレインとソース
間電圧を分圧抵抗２４，２５で分圧し、この分圧された
電圧をＮチャネル型スイッチング用ＭＯＳトランジスタ
２６のゲートに供給し、出力用ＭＯＳトランジスタ２１
に過電流が流れたとき、スイッチング用ＭＯＳトランジ
スタ２６を導通させて、クランプ用ＭＯＳトランジスタ
２７，２７の閾値電圧ＶＴとスイッチング用ＭＯＳトラ
ンジスタ２６のオン電圧との和をクランプ電圧として、
出力用ＭＯＳトランジスタ２１の出力電流を制限する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に出力用ＭＯＳトランジスタと、出力用ＭＯＳト
ランジスタのゲート・ソース間電圧をクランプして出力
用ＭＯＳトランジスタの過電流時の電流を制限するクラ
ンプ回路とを有した半導体装置に関する。
し、特に出力用ＭＯＳトランジスタと、出力用ＭＯＳト
ランジスタのゲート・ソース間電圧をクランプして出力
用ＭＯＳトランジスタの過電流時の電流を制限するクラ
ンプ回路とを有した半導体装置に関する。
【０００２】
【従来の技術】従来のＭＯＳトランジスタ出力回路１０
は、図６に示すように、電源端子１に一端が接続された
負荷２の他端と、接地端子３と、入力端子４とに接続さ
れて使用される。ＭＯＳトランジスタ出力回路１０は、
負荷２の他端にドレインが接続されるとともに接地端子
３にソースが接続されるＮチャネル型出力用ＭＯＳトラ
ンジスタ１１と、入力端子４に一端が接続されるととも
に他端が出力用ＭＯＳトランジスタ１１のゲートに接続
された抵抗１２と、出力用ＭＯＳトランジスタ１１のゲ
ートとソース間に接続されたクランプ回路１３とを有し
ている。クランプ回路１３は、出力用ＭＯＳトランジス
タ１１のドレインとソース間に分圧抵抗１４,１５が直
列接続され、出力用ＭＯＳトランジスタ１１のゲートと
抵抗１２との接続点と、出力用ＭＯＳトランジスタ１１
のソース間に、Ｎチャネル型スイッチング用ＭＯＳトラ
ンジスタ１６と複数個の、図では、３個の順方向に配置
したダイオード１７とが直列接続され、抵抗１４と抵抗
１５の接続点がスイッチング用ＭＯＳトランジスタ１６
のゲートに接続されて構成されている。
は、図６に示すように、電源端子１に一端が接続された
負荷２の他端と、接地端子３と、入力端子４とに接続さ
れて使用される。ＭＯＳトランジスタ出力回路１０は、
負荷２の他端にドレインが接続されるとともに接地端子
３にソースが接続されるＮチャネル型出力用ＭＯＳトラ
ンジスタ１１と、入力端子４に一端が接続されるととも
に他端が出力用ＭＯＳトランジスタ１１のゲートに接続
された抵抗１２と、出力用ＭＯＳトランジスタ１１のゲ
ートとソース間に接続されたクランプ回路１３とを有し
ている。クランプ回路１３は、出力用ＭＯＳトランジス
タ１１のドレインとソース間に分圧抵抗１４,１５が直
列接続され、出力用ＭＯＳトランジスタ１１のゲートと
抵抗１２との接続点と、出力用ＭＯＳトランジスタ１１
のソース間に、Ｎチャネル型スイッチング用ＭＯＳトラ
ンジスタ１６と複数個の、図では、３個の順方向に配置
したダイオード１７とが直列接続され、抵抗１４と抵抗
１５の接続点がスイッチング用ＭＯＳトランジスタ１６
のゲートに接続されて構成されている。
【０００３】上記構成のＭＯＳトランジスタ出力回路１
０の動作を説明する。電源端子１と接地端子３間に電源
電圧Ｖccが供給された状態で、入力端子４に“Ｈ（ハ
イ）”レベルの入力信号Ｖｉが供給されると、出力用Ｍ
ＯＳトランジスタ１１が導通する。この状態のとき、例
えば負荷２が短絡して出力用ＭＯＳトランジスタ１１に
過電流が流れると、出力用ＭＯＳトランジスタ１１のド
レイン・ソース間電圧が上昇し、抵抗１４と抵抗１５の
接続点の電位も上昇して、スイッチング用ＭＯＳトラン
ジスタ１６が導通する。スイッチング用ＭＯＳトランジ
スタ１６が導通すると、出力用ＭＯＳトランジスタ１１
のゲート・ソース間電圧は３個のダイオード１７の順方
向電圧の和とスイッチング用ＭＯＳトランジスタ１６の
オン電圧の総和の一定電圧にクランプされ、出力用ＭＯ
Ｓトランジスタ１１はオン動作時のゲート・ソース間電
圧に比べて低いゲート・ソース間電圧による飽和領域で
の動作となってドレイン・ソース間に流れる電流値を一
定に制限することができる。
０の動作を説明する。電源端子１と接地端子３間に電源
電圧Ｖccが供給された状態で、入力端子４に“Ｈ（ハ
イ）”レベルの入力信号Ｖｉが供給されると、出力用Ｍ
ＯＳトランジスタ１１が導通する。この状態のとき、例
えば負荷２が短絡して出力用ＭＯＳトランジスタ１１に
過電流が流れると、出力用ＭＯＳトランジスタ１１のド
レイン・ソース間電圧が上昇し、抵抗１４と抵抗１５の
接続点の電位も上昇して、スイッチング用ＭＯＳトラン
ジスタ１６が導通する。スイッチング用ＭＯＳトランジ
スタ１６が導通すると、出力用ＭＯＳトランジスタ１１
のゲート・ソース間電圧は３個のダイオード１７の順方
向電圧の和とスイッチング用ＭＯＳトランジスタ１６の
オン電圧の総和の一定電圧にクランプされ、出力用ＭＯ
Ｓトランジスタ１１はオン動作時のゲート・ソース間電
圧に比べて低いゲート・ソース間電圧による飽和領域で
の動作となってドレイン・ソース間に流れる電流値を一
定に制限することができる。
【０００４】ところで、ＭＯＳトランジスタ出力回路１
０は、出力用ＭＯＳトランジスタ１１のゲート・ソース
間に印加されるクランプ電圧が上述したように一定電圧
であるため、そのクランプ電圧により制限される出力用
ＭＯＳトランジスタ１１のドレイン・ソース間に流れる
電流の値（以下、電流制限値という）は、図７に示すよ
うに、出力用ＭＯＳトランジスタ１１の閾値電圧ＶＴが
設計値どおりの場合、所望の値となる。しかし、出力用
ＭＯＳトランジスタ１１の閾値電圧ＶＴに製造ばらつき
があると、閾値電圧ＶＴが設計値より低いと電流制限値
は所望値より大きくなり、閾値電圧ＶＴが設計値より高
いと電流制限値は所望値より小さくなって、電流制限値
もばらつくという問題がある。この閾値電圧ＶＴのばら
つきによる電流制限値のばらつきは、出力用ＭＯＳトラ
ンジスタの相互コンダクタンスｇ ｍが大きくなるほど大
きくなる。
０は、出力用ＭＯＳトランジスタ１１のゲート・ソース
間に印加されるクランプ電圧が上述したように一定電圧
であるため、そのクランプ電圧により制限される出力用
ＭＯＳトランジスタ１１のドレイン・ソース間に流れる
電流の値（以下、電流制限値という）は、図７に示すよ
うに、出力用ＭＯＳトランジスタ１１の閾値電圧ＶＴが
設計値どおりの場合、所望の値となる。しかし、出力用
ＭＯＳトランジスタ１１の閾値電圧ＶＴに製造ばらつき
があると、閾値電圧ＶＴが設計値より低いと電流制限値
は所望値より大きくなり、閾値電圧ＶＴが設計値より高
いと電流制限値は所望値より小さくなって、電流制限値
もばらつくという問題がある。この閾値電圧ＶＴのばら
つきによる電流制限値のばらつきは、出力用ＭＯＳトラ
ンジスタの相互コンダクタンスｇ ｍが大きくなるほど大
きくなる。
【０００５】上述の問題を解決すると考えられる発明が
特公平７−２００２６号公報に記載されている。この発
明は、出力用縦型ＭＯＳトランジスタの過電流を制限す
るためのゲート・ソース間クランプ電圧を出力用縦型Ｍ
ＯＳトランジスタと同じ特性を有するクランプ用縦型Ｍ
ＯＳトランジスタとそのゲートの印加電位を抵抗の分圧
電位で与える定電圧回路により設定する構成としてい
る。
特公平７−２００２６号公報に記載されている。この発
明は、出力用縦型ＭＯＳトランジスタの過電流を制限す
るためのゲート・ソース間クランプ電圧を出力用縦型Ｍ
ＯＳトランジスタと同じ特性を有するクランプ用縦型Ｍ
ＯＳトランジスタとそのゲートの印加電位を抵抗の分圧
電位で与える定電圧回路により設定する構成としてい
る。
【０００６】
【発明が解決しようとする課題】ところで、上述の問題
を解決するためにＭＯＳトランジスタ出力回路に特公平
７−２００２６号公報に記載の上述の構成を用いた場
合、以下のような問題点がある。クランプ用縦型ＭＯＳ
トランジスタは、定電圧のクランプ電圧を得るために、
そのゲートの印加電位を抵抗の分圧電位で与える構成と
しているため、相互コンダクタンスｇｍの大きなトラン
ジスタが必要であり、トランジスタの面積が大きく、チ
ップサイズを小さくできない。また、クランプ用縦型Ｍ
ＯＳトランジスタは、出力用縦型ＭＯＳトランジスタと
同じ特性を得るために同一半導体基板上に同じ工程で形
成することが望ましいが、ドレイン電位を出力用縦型Ｍ
ＯＳトランジスタのドレイン電位とは別電位にする必要
があり、両トランジスタのドレインを基板内で分離しな
ければならず、製造工程が複雑となる。本発明は上記問
題点に鑑み、出力用ＭＯＳトランジスタの閾値電圧ＶＴ
に製造ばらつきがあっても、チップサイズを大きくせ
ず、また複雑な工程を用いずに、クランプ電圧をその閾
値電圧ＶＴの製造ばらつきに連動させた値とすることに
より、電流制限値のばらつきが少ない半導体装置を提供
することを目的とする。
を解決するためにＭＯＳトランジスタ出力回路に特公平
７−２００２６号公報に記載の上述の構成を用いた場
合、以下のような問題点がある。クランプ用縦型ＭＯＳ
トランジスタは、定電圧のクランプ電圧を得るために、
そのゲートの印加電位を抵抗の分圧電位で与える構成と
しているため、相互コンダクタンスｇｍの大きなトラン
ジスタが必要であり、トランジスタの面積が大きく、チ
ップサイズを小さくできない。また、クランプ用縦型Ｍ
ＯＳトランジスタは、出力用縦型ＭＯＳトランジスタと
同じ特性を得るために同一半導体基板上に同じ工程で形
成することが望ましいが、ドレイン電位を出力用縦型Ｍ
ＯＳトランジスタのドレイン電位とは別電位にする必要
があり、両トランジスタのドレインを基板内で分離しな
ければならず、製造工程が複雑となる。本発明は上記問
題点に鑑み、出力用ＭＯＳトランジスタの閾値電圧ＶＴ
に製造ばらつきがあっても、チップサイズを大きくせ
ず、また複雑な工程を用いずに、クランプ電圧をその閾
値電圧ＶＴの製造ばらつきに連動させた値とすることに
より、電流制限値のばらつきが少ない半導体装置を提供
することを目的とする。
【０００７】
【課題を解決するための手段】（１）本発明の半導体装
置は、出力用ＭＯＳトランジスタと、出力用ＭＯＳトラ
ンジスタのゲート・ソース間電圧をクランプして出力用
ＭＯＳトランジスタの過電流時の電流を制限するクラン
プ回路とを有した半導体装置において、前記クランプ回
路が、前記出力用ＭＯＳトランジスタの閾値電圧の製造
ばらつきに連動した閾値電圧を有しドレイン・ゲート間
が短絡されたクランプ用ＭＯＳトランジスタによりクラ
ンプすることを特徴とする。 （２）本発明の半導体装置は、上記（１）項の半導体装
置において、前記出力用ＭＯＳトランジスタが縦型ＭＯ
Ｓトランジスタであり、前記クランプ用ＭＯＳトランジ
スタが横型ＭＯＳトランジスタであることを特徴とす
る。 （３）本発明の半導体装置は、上記（２）項の半導体装
置において、前記縦型ＭＯＳトランジスタおよび横型Ｍ
ＯＳトランジスタが、それぞれゲートプレーナ構造であ
ることを特徴とする。 （４）本発明の半導体装置は、上記（２）項の半導体装
置において、前記縦型ＭＯＳトランジスタおよび横型Ｍ
ＯＳトランジスタが、それぞれゲートを溝の内部に形成
した構造であることを特徴とする。 （５）本発明の半導体装置は、上記（３）項の半導体装
置において、前記縦型ＭＯＳトランジスタおよび横型Ｍ
ＯＳトランジスタは、低濃度一導電型の同一半導体基板
に形成され、前記縦型ＭＯＳトランジスタは半導体基板
の表面層に他導電型ベース領域を配置するとともに、こ
のベース領域の表面層に高濃度一導電型ソース領域を配
置し、前記横型ＭＯＳトランジスタは半導体基板の表面
層に低濃度他導電型ウェル領域を配置するとともに、こ
のウェル領域の表面層に他導電型ベース領域と高濃度一
導電型ドレイン領域を配置し、このベース領域の表面層
に高濃度一導電型ソース領域を配置したことを特徴とす
る。 （６）本発明の半導体装置は、上記（４）項の半導体装
置において、前記縦型ＭＯＳトランジスタおよび横型Ｍ
ＯＳトランジスタは、低濃度一導電型の同一半導体基板
に形成され、前記縦型ＭＯＳトランジスタは、前記溝が
半導体基板の表面層に形成され、この溝に接して半導体
基板の表面層に他導電型ベース領域を配置するととも
に、この溝に接してベース領域の表面層に高濃度一導電
型ソース領域を配置し、前記横型ＭＯＳトランジスタ
は、半導体基板の表面層に低濃度他導電型ウェル領域を
配置し、前記溝がこのウェル領域の表面層に形成される
とともに、この溝に接してウェル領域の表面層に他導電
型ベース領域と高濃度一導電型ドレイン領域を配置し、
この溝に接してベース領域の表面層に高濃度一導電型ソ
ース領域を配置したことを特徴とする。
置は、出力用ＭＯＳトランジスタと、出力用ＭＯＳトラ
ンジスタのゲート・ソース間電圧をクランプして出力用
ＭＯＳトランジスタの過電流時の電流を制限するクラン
プ回路とを有した半導体装置において、前記クランプ回
路が、前記出力用ＭＯＳトランジスタの閾値電圧の製造
ばらつきに連動した閾値電圧を有しドレイン・ゲート間
が短絡されたクランプ用ＭＯＳトランジスタによりクラ
ンプすることを特徴とする。 （２）本発明の半導体装置は、上記（１）項の半導体装
置において、前記出力用ＭＯＳトランジスタが縦型ＭＯ
Ｓトランジスタであり、前記クランプ用ＭＯＳトランジ
スタが横型ＭＯＳトランジスタであることを特徴とす
る。 （３）本発明の半導体装置は、上記（２）項の半導体装
置において、前記縦型ＭＯＳトランジスタおよび横型Ｍ
ＯＳトランジスタが、それぞれゲートプレーナ構造であ
ることを特徴とする。 （４）本発明の半導体装置は、上記（２）項の半導体装
置において、前記縦型ＭＯＳトランジスタおよび横型Ｍ
ＯＳトランジスタが、それぞれゲートを溝の内部に形成
した構造であることを特徴とする。 （５）本発明の半導体装置は、上記（３）項の半導体装
置において、前記縦型ＭＯＳトランジスタおよび横型Ｍ
ＯＳトランジスタは、低濃度一導電型の同一半導体基板
に形成され、前記縦型ＭＯＳトランジスタは半導体基板
の表面層に他導電型ベース領域を配置するとともに、こ
のベース領域の表面層に高濃度一導電型ソース領域を配
置し、前記横型ＭＯＳトランジスタは半導体基板の表面
層に低濃度他導電型ウェル領域を配置するとともに、こ
のウェル領域の表面層に他導電型ベース領域と高濃度一
導電型ドレイン領域を配置し、このベース領域の表面層
に高濃度一導電型ソース領域を配置したことを特徴とす
る。 （６）本発明の半導体装置は、上記（４）項の半導体装
置において、前記縦型ＭＯＳトランジスタおよび横型Ｍ
ＯＳトランジスタは、低濃度一導電型の同一半導体基板
に形成され、前記縦型ＭＯＳトランジスタは、前記溝が
半導体基板の表面層に形成され、この溝に接して半導体
基板の表面層に他導電型ベース領域を配置するととも
に、この溝に接してベース領域の表面層に高濃度一導電
型ソース領域を配置し、前記横型ＭＯＳトランジスタ
は、半導体基板の表面層に低濃度他導電型ウェル領域を
配置し、前記溝がこのウェル領域の表面層に形成される
とともに、この溝に接してウェル領域の表面層に他導電
型ベース領域と高濃度一導電型ドレイン領域を配置し、
この溝に接してベース領域の表面層に高濃度一導電型ソ
ース領域を配置したことを特徴とする。
【０００８】
【発明の実施の形態】以下、この発明の第１実施例につ
いて、図１を参照して説明する。図において、２０は半
導体装置としてのＭＯＳトランジスタ出力回路で、電源
端子１に一端が接続された負荷２の他端と、接地端子３
と、入力端子４とに接続されて使用される。ＭＯＳトラ
ンジスタ出力回路２０は、負荷２の他端にドレインが接
続されるとともに接地端子３にソースが接続されるＮチ
ャネル型出力用ＭＯＳトランジスタ２１と、入力端子４
に一端が接続されるとともに他端が出力用ＭＯＳトラン
ジスタ２１のゲートに接続された抵抗２２と、出力用Ｍ
ＯＳトランジスタ２１のゲートとソース間に接続された
クランプ回路２３とを有している。クランプ回路２３
は、出力用ＭＯＳトランジスタ２１のドレインとソース
間に分圧抵抗２４,２５が直列接続され、出力用ＭＯＳ
トランジスタ２１のゲートと抵抗２２との接続点と、出
力用ＭＯＳトランジスタ２１のソース間に、Ｎチャネル
型スイッチング用ＭＯＳトランジスタ２６と、出力用Ｍ
ＯＳトランジスタ２１の閾値電圧ＶＴの製造ばらつきに
連動した閾値電圧ＶＴを有しドレイン・ゲート間を短絡
した複数個の、図では、２個のＮチャネル型クランプ用
ＭＯＳトランジスタ２７とが直列接続され、抵抗２４と
抵抗２５の接続点がスイッチング用ＭＯＳトランジスタ
２６のゲートに接続されて構成されている。
いて、図１を参照して説明する。図において、２０は半
導体装置としてのＭＯＳトランジスタ出力回路で、電源
端子１に一端が接続された負荷２の他端と、接地端子３
と、入力端子４とに接続されて使用される。ＭＯＳトラ
ンジスタ出力回路２０は、負荷２の他端にドレインが接
続されるとともに接地端子３にソースが接続されるＮチ
ャネル型出力用ＭＯＳトランジスタ２１と、入力端子４
に一端が接続されるとともに他端が出力用ＭＯＳトラン
ジスタ２１のゲートに接続された抵抗２２と、出力用Ｍ
ＯＳトランジスタ２１のゲートとソース間に接続された
クランプ回路２３とを有している。クランプ回路２３
は、出力用ＭＯＳトランジスタ２１のドレインとソース
間に分圧抵抗２４,２５が直列接続され、出力用ＭＯＳ
トランジスタ２１のゲートと抵抗２２との接続点と、出
力用ＭＯＳトランジスタ２１のソース間に、Ｎチャネル
型スイッチング用ＭＯＳトランジスタ２６と、出力用Ｍ
ＯＳトランジスタ２１の閾値電圧ＶＴの製造ばらつきに
連動した閾値電圧ＶＴを有しドレイン・ゲート間を短絡
した複数個の、図では、２個のＮチャネル型クランプ用
ＭＯＳトランジスタ２７とが直列接続され、抵抗２４と
抵抗２５の接続点がスイッチング用ＭＯＳトランジスタ
２６のゲートに接続されて構成されている。
【０００９】次に、クランプ用ＭＯＳトランジスタ２７
の閾値電圧ＶＴの製造ばらつきを出力用ＭＯＳトランジ
スタ２１の閾値電圧ＶＴの製造ばらつきと連動させるた
めの、出力用ＭＯＳトランジスタ２１とクランプ用ＭＯ
Ｓトランジスタ２７との半導体基板上での構成を、出力
用ＭＯＳトランジスタ２１がゲートプレーナ構造の縦型
である場合について、図２（ａ）、（ｂ）を参照して説
明する。出力用ＭＯＳトランジスタ２１は、図２（ａ）
に示す出力用ＭＯＳトランジスタ１２１を１ユニットセ
ルとして、多数のユニットセルが例えばマトリックス状
に配置され並列接続されて構成される。クランプ用ＭＯ
Ｓトランジスタ２７は、図２（ｂ）に示すクランプ用Ｍ
ＯＳトランジスタ１２７が１個で構成される。クランプ
用ＭＯＳトランジスタ１２７は、ゲートプレーナ構造の
横型であり、出力用ＭＯＳトランジスタ１２１と同一の
低濃度一導電型であるＮ- 型半導体基板４０に形成され
ている。出力用ＭＯＳトランジスタ１２１は、図２
（ａ）に示すように、半導体基板４０をドレイン領域４
１とし、半導体基板４０の表面層に他導電型であるＰ型
ベース領域４２を配置し、ベース領域４２の表面層に高
濃度一導電型であるＮ+型ソース領域４３を配置し、ド
レイン領域４１とソース領域４３間のベース領域４２表
面にゲート酸化膜４４を介してポリシリコンからなるゲ
ート電極４５を配置して構成されている。クランプ用Ｍ
ＯＳトランジスタ１２７は、図２（ｂ）に示すように、
半導体基板４０の表面層にＰ- 型ウェル領域４６を配置
し、ウェル領域４６の表面層にＰ型ベース領域４７を配
置し、ベース領域４７の表面層とウェル領域４６の表面
層にＮ+ 型ソース領域４８とＮ+ 型ドレイン領域４９を
それぞれ配置し、ドレイン領域４９とソース領域４８間
のベース領域４７およびウェル領域４６表面にゲート酸
化膜５０を介してポリシリコンからなるゲート電極５１
を配置して構成されている。ゲート酸化膜４４とゲート
酸化膜５０とは同一酸化膜をパターニングして形成さ
れ、ゲート電極４５とゲート電極５１とは、同一ポリシ
リコン膜をパターニングして形成される。ベース領域４
２とベース領域４７とが同時に、ソース領域４３とソー
ス領域４８およびドレイン領域４９とが同時に、ゲート
電極４５とゲート電極５１とをそれぞれマスクに自己整
合的に形成される。従って、ベース領域４２およびベー
ス領域４７のチャネル領域となる領域の濃度分布はほぼ
同一となり、クランプ用ＭＯＳトランジスタ１２７の閾
値電圧ＶＴは、出力用ＭＯＳトランジスタ１２１の閾値
電圧ＶＴとほぼ同じ値となり、出力用ＭＯＳトランジス
タ１２１の閾値電圧ＶＴが製造上でばらついた場合、ク
ランプ用ＭＯＳトランジスタ１２７の閾値電圧ＶＴも連
動してほぼ同様にばらつく。
の閾値電圧ＶＴの製造ばらつきを出力用ＭＯＳトランジ
スタ２１の閾値電圧ＶＴの製造ばらつきと連動させるた
めの、出力用ＭＯＳトランジスタ２１とクランプ用ＭＯ
Ｓトランジスタ２７との半導体基板上での構成を、出力
用ＭＯＳトランジスタ２１がゲートプレーナ構造の縦型
である場合について、図２（ａ）、（ｂ）を参照して説
明する。出力用ＭＯＳトランジスタ２１は、図２（ａ）
に示す出力用ＭＯＳトランジスタ１２１を１ユニットセ
ルとして、多数のユニットセルが例えばマトリックス状
に配置され並列接続されて構成される。クランプ用ＭＯ
Ｓトランジスタ２７は、図２（ｂ）に示すクランプ用Ｍ
ＯＳトランジスタ１２７が１個で構成される。クランプ
用ＭＯＳトランジスタ１２７は、ゲートプレーナ構造の
横型であり、出力用ＭＯＳトランジスタ１２１と同一の
低濃度一導電型であるＮ- 型半導体基板４０に形成され
ている。出力用ＭＯＳトランジスタ１２１は、図２
（ａ）に示すように、半導体基板４０をドレイン領域４
１とし、半導体基板４０の表面層に他導電型であるＰ型
ベース領域４２を配置し、ベース領域４２の表面層に高
濃度一導電型であるＮ+型ソース領域４３を配置し、ド
レイン領域４１とソース領域４３間のベース領域４２表
面にゲート酸化膜４４を介してポリシリコンからなるゲ
ート電極４５を配置して構成されている。クランプ用Ｍ
ＯＳトランジスタ１２７は、図２（ｂ）に示すように、
半導体基板４０の表面層にＰ- 型ウェル領域４６を配置
し、ウェル領域４６の表面層にＰ型ベース領域４７を配
置し、ベース領域４７の表面層とウェル領域４６の表面
層にＮ+ 型ソース領域４８とＮ+ 型ドレイン領域４９を
それぞれ配置し、ドレイン領域４９とソース領域４８間
のベース領域４７およびウェル領域４６表面にゲート酸
化膜５０を介してポリシリコンからなるゲート電極５１
を配置して構成されている。ゲート酸化膜４４とゲート
酸化膜５０とは同一酸化膜をパターニングして形成さ
れ、ゲート電極４５とゲート電極５１とは、同一ポリシ
リコン膜をパターニングして形成される。ベース領域４
２とベース領域４７とが同時に、ソース領域４３とソー
ス領域４８およびドレイン領域４９とが同時に、ゲート
電極４５とゲート電極５１とをそれぞれマスクに自己整
合的に形成される。従って、ベース領域４２およびベー
ス領域４７のチャネル領域となる領域の濃度分布はほぼ
同一となり、クランプ用ＭＯＳトランジスタ１２７の閾
値電圧ＶＴは、出力用ＭＯＳトランジスタ１２１の閾値
電圧ＶＴとほぼ同じ値となり、出力用ＭＯＳトランジス
タ１２１の閾値電圧ＶＴが製造上でばらついた場合、ク
ランプ用ＭＯＳトランジスタ１２７の閾値電圧ＶＴも連
動してほぼ同様にばらつく。
【００１０】次に、出力用ＭＯＳトランジスタ２１とク
ランプ用ＭＯＳトランジスタ２７との半導体基板上での
構成を、出力用ＭＯＳトランジスタ２１がゲートを溝の
内部に形成したＵＭＯＳ構造の縦型である場合につい
て、図３（ａ）、（ｂ）を参照して説明する。出力用Ｍ
ＯＳトランジスタ２１は、図３（ａ）に示す出力用ＭＯ
Ｓトランジスタ２２１を１ユニットセルとして、多数の
ユニットセルが例えばマトリックス状に配置され並列接
続されて構成される。クランプ用ＭＯＳトランジスタ２
７は、図３（ｂ）に示すクランプ用ＭＯＳトランジスタ
２２７が１個で構成される。クランプ用ＭＯＳトランジ
スタ２２７は、ＵＭＯＳ構造の横型であり、出力用ＭＯ
Ｓトランジスタ２２１と同一の低濃度一導電型であるＮ
- 型半導体基板６０に形成されている。出力用ＭＯＳト
ランジスタ２２１は、図３（ａ）に示すように、半導体
基板６０をドレイン領域６１とし、半導体基板６０の表
面に断面がＵ字型の溝（以下、Ｕ字型溝という）６２が
形成され、このＵ字型溝６２内にゲート酸化膜６３を介
してポリシリコンからなるゲート電極６４を配置し、Ｕ
字型溝６２に接してＮ型シリコン基板６０の表面層にＵ
字型溝６２より浅く他導電型であるＰ型ベース領域６５
を配置し、Ｕ字型溝６２に接してベース領域６５の表面
層に高濃度一導電型であるＮ+ 型ソース領域６６を配置
して構成されている。クランプ用ＭＯＳトランジスタ２
２７は、図３（ｂ）に示すように、半導体基板６０の表
面層にＰ- 型ウェル領域６７を配置し、ウェル領域６７
の表面にＵ字型溝６８が形成され、このＵ字型溝６８内
にゲート酸化膜６９を介してポリシリコンからなるゲー
ト電極７０を配置し、Ｕ字型溝６８の片側（図示左側）
に接してウェル領域４７の表面層にＵ字型溝６８より浅
くＰ型ベース領域７１を配置し、Ｕ字型溝６８に接して
ベース領域７１の表面層とウェル領域４７の表面層にＮ
+ 型ソース領域７２とＮ+ 型ドレイン領域７３をそれぞ
れ配置して構成されている。ゲート酸化膜６３とゲート
酸化膜６９とは同時に形成され、ゲート電極６４とゲー
ト電極７０とは、同一ポリシリコン膜から同時に形成さ
れる。ベース領域６５とベース領域７１とが同時に、ソ
ース領域６６とソース領域７２およびドレイン領域７３
とが同時に形成される。従って、ベース領域６５および
ベース領域７１のチャネル領域となる領域の濃度分布は
ほぼ同一となり、クランプ用ＭＯＳトランジスタ２２７
の閾値電圧ＶＴは、出力用ＭＯＳトランジスタ２２１の
閾値電圧ＶＴとほぼ同じ値となり、出力用ＭＯＳトラン
ジスタ２２１の閾値電圧ＶＴが製造上でばらついた場
合、クランプ用ＭＯＳトランジスタ２２７の閾値電圧Ｖ
Ｔも連動してほぼ同様にばらつく。
ランプ用ＭＯＳトランジスタ２７との半導体基板上での
構成を、出力用ＭＯＳトランジスタ２１がゲートを溝の
内部に形成したＵＭＯＳ構造の縦型である場合につい
て、図３（ａ）、（ｂ）を参照して説明する。出力用Ｍ
ＯＳトランジスタ２１は、図３（ａ）に示す出力用ＭＯ
Ｓトランジスタ２２１を１ユニットセルとして、多数の
ユニットセルが例えばマトリックス状に配置され並列接
続されて構成される。クランプ用ＭＯＳトランジスタ２
７は、図３（ｂ）に示すクランプ用ＭＯＳトランジスタ
２２７が１個で構成される。クランプ用ＭＯＳトランジ
スタ２２７は、ＵＭＯＳ構造の横型であり、出力用ＭＯ
Ｓトランジスタ２２１と同一の低濃度一導電型であるＮ
- 型半導体基板６０に形成されている。出力用ＭＯＳト
ランジスタ２２１は、図３（ａ）に示すように、半導体
基板６０をドレイン領域６１とし、半導体基板６０の表
面に断面がＵ字型の溝（以下、Ｕ字型溝という）６２が
形成され、このＵ字型溝６２内にゲート酸化膜６３を介
してポリシリコンからなるゲート電極６４を配置し、Ｕ
字型溝６２に接してＮ型シリコン基板６０の表面層にＵ
字型溝６２より浅く他導電型であるＰ型ベース領域６５
を配置し、Ｕ字型溝６２に接してベース領域６５の表面
層に高濃度一導電型であるＮ+ 型ソース領域６６を配置
して構成されている。クランプ用ＭＯＳトランジスタ２
２７は、図３（ｂ）に示すように、半導体基板６０の表
面層にＰ- 型ウェル領域６７を配置し、ウェル領域６７
の表面にＵ字型溝６８が形成され、このＵ字型溝６８内
にゲート酸化膜６９を介してポリシリコンからなるゲー
ト電極７０を配置し、Ｕ字型溝６８の片側（図示左側）
に接してウェル領域４７の表面層にＵ字型溝６８より浅
くＰ型ベース領域７１を配置し、Ｕ字型溝６８に接して
ベース領域７１の表面層とウェル領域４７の表面層にＮ
+ 型ソース領域７２とＮ+ 型ドレイン領域７３をそれぞ
れ配置して構成されている。ゲート酸化膜６３とゲート
酸化膜６９とは同時に形成され、ゲート電極６４とゲー
ト電極７０とは、同一ポリシリコン膜から同時に形成さ
れる。ベース領域６５とベース領域７１とが同時に、ソ
ース領域６６とソース領域７２およびドレイン領域７３
とが同時に形成される。従って、ベース領域６５および
ベース領域７１のチャネル領域となる領域の濃度分布は
ほぼ同一となり、クランプ用ＭＯＳトランジスタ２２７
の閾値電圧ＶＴは、出力用ＭＯＳトランジスタ２２１の
閾値電圧ＶＴとほぼ同じ値となり、出力用ＭＯＳトラン
ジスタ２２１の閾値電圧ＶＴが製造上でばらついた場
合、クランプ用ＭＯＳトランジスタ２２７の閾値電圧Ｖ
Ｔも連動してほぼ同様にばらつく。
【００１１】上記構成のＭＯＳトランジスタ出力回路２
０の動作を説明する。電源端子１と接地端子３間に電源
電圧Ｖccが供給された状態で、入力端子４に“Ｈ（ハ
イ）”レベルの入力信号Ｖｉが供給されると、出力用Ｍ
ＯＳトランジスタ２１が導通する。この状態のとき、例
えば負荷２が短絡して出力用ＭＯＳトランジスタ２１に
過電流が流れると、出力用ＭＯＳトランジスタ２１のド
レイン・ソース間電圧が上昇し、抵抗２４と抵抗２５の
接続点の電位も上昇して、スイッチング用ＭＯＳトラン
ジスタ２６が導通する。スイッチング用ＭＯＳトランジ
スタ２６が導通すると、出力用ＭＯＳトランジスタ２１
のゲート・ソース間電圧は２個のクランプ用ＭＯＳトラ
ンジスタ２７の閾値電圧ＶＴの和とスイッチング用ＭＯ
Ｓトランジスタ２６のオン電圧との総和の電圧にクラン
プされ、出力用ＭＯＳトランジスタ２１はオン動作時の
ゲート・ソース間電圧に比べて低いゲート・ソース間電
圧による飽和領域での動作となってドレイン・ソース間
に流れる電流値を一定に制限することができる。
０の動作を説明する。電源端子１と接地端子３間に電源
電圧Ｖccが供給された状態で、入力端子４に“Ｈ（ハ
イ）”レベルの入力信号Ｖｉが供給されると、出力用Ｍ
ＯＳトランジスタ２１が導通する。この状態のとき、例
えば負荷２が短絡して出力用ＭＯＳトランジスタ２１に
過電流が流れると、出力用ＭＯＳトランジスタ２１のド
レイン・ソース間電圧が上昇し、抵抗２４と抵抗２５の
接続点の電位も上昇して、スイッチング用ＭＯＳトラン
ジスタ２６が導通する。スイッチング用ＭＯＳトランジ
スタ２６が導通すると、出力用ＭＯＳトランジスタ２１
のゲート・ソース間電圧は２個のクランプ用ＭＯＳトラ
ンジスタ２７の閾値電圧ＶＴの和とスイッチング用ＭＯ
Ｓトランジスタ２６のオン電圧との総和の電圧にクラン
プされ、出力用ＭＯＳトランジスタ２１はオン動作時の
ゲート・ソース間電圧に比べて低いゲート・ソース間電
圧による飽和領域での動作となってドレイン・ソース間
に流れる電流値を一定に制限することができる。
【００１２】このとき、電流制限値は、図４に示すよう
に、出力用ＭＯＳトランジスタ２１の閾値電圧ＶＴが設
計値どおりの場合、所望の値となる。また、出力用ＭＯ
Ｓトランジスタ２１の閾値電圧ＶＴに製造ばらつきがあ
る場合でも、出力用ＭＯＳトランジスタ２１の閾値電圧
ＶＴが設計値より低いと、クランプ用ＭＯＳトランジス
タ２７の閾値電圧ＶＴも連動して低くなり、クランプ電
圧も連動して低くなり、出力用ＭＯＳトランジスタ２１
の閾値電圧ＶＴが設計値より高いと、クランプ用ＭＯＳ
トランジスタ２７の閾値電圧ＶＴも連動して高くなり、
クランプ電圧も連動して高くなるため、電流制限値は、
閾値電圧ＶＴが設計値の場合とほぼ同じ値となり、電流
制限値のばらつきは小さくなる。
に、出力用ＭＯＳトランジスタ２１の閾値電圧ＶＴが設
計値どおりの場合、所望の値となる。また、出力用ＭＯ
Ｓトランジスタ２１の閾値電圧ＶＴに製造ばらつきがあ
る場合でも、出力用ＭＯＳトランジスタ２１の閾値電圧
ＶＴが設計値より低いと、クランプ用ＭＯＳトランジス
タ２７の閾値電圧ＶＴも連動して低くなり、クランプ電
圧も連動して低くなり、出力用ＭＯＳトランジスタ２１
の閾値電圧ＶＴが設計値より高いと、クランプ用ＭＯＳ
トランジスタ２７の閾値電圧ＶＴも連動して高くなり、
クランプ電圧も連動して高くなるため、電流制限値は、
閾値電圧ＶＴが設計値の場合とほぼ同じ値となり、電流
制限値のばらつきは小さくなる。
【００１３】次に、本発明の第２実施例について、図５
を参照して説明する。図において、３０はＭＯＳトラン
ジスタ出力回路で、電源端子１と、一端が接地端子３に
接続された負荷２の他端と、入力端子４とに接続されて
使用される。ＭＯＳトランジスタ出力回路３０は、電源
端子１にドレインが接続されるとともに負荷２の他端に
ソースが接続されるＮチャネル型出力用ＭＯＳトランジ
スタ３１と、入力端子４に一端が接続されるとともに他
端が出力用ＭＯＳトランジスタ３１のゲートに接続され
た抵抗３２と、出力用ＭＯＳトランジスタ３１のゲート
とソース間に接続されたクランプ回路３３とを有してい
る。クランプ回路３３は、出力用ＭＯＳトランジスタ３
１のドレインとソース間に分圧抵抗３４,３５が直列接
続され、出力用ＭＯＳトランジスタ３１のゲートと抵抗
３２との接続点と、出力用ＭＯＳトランジスタ３１のソ
ース間に、Ｎチャネル型スイッチング用ＭＯＳトランジ
スタ３６と、出力用ＭＯＳトランジスタ３１の閾値電圧
ＶＴの製造ばらつきに連動した閾値電圧ＶＴを有し、ド
レイン・ゲート間を短絡した複数個の、図では、２個の
Ｎチャネル型クランプ用ＭＯＳトランジスタ３７とが直
列接続され、抵抗３４と抵抗３５の接続点がスイッチン
グ用ＭＯＳトランジスタ３６のゲートに接続されて構成
されている。出力用ＭＯＳトランジスタ３１とクランプ
用ＭＯＳトランジスタ３７との半導体基板上での構成、
およびＭＯＳトランジスタ出力回路３０の動作は、ＭＯ
Ｓトランジスタ出力回路２０と同様であるので、この説
明を省略する。尚、上記実施例１および２では、出力用
ＭＯＳトランジスタ３１，４１のゲート・ソース間に、
スイッチング用ＭＯＳトランジスタ２６，３６をゲート
側に、クランプ用ＭＯＳトランジスタ２７，３７をソー
ス側にして直列接続しているが、スイッチング用ＭＯＳ
トランジスタ２６，３６をソース側に、クランプ用ＭＯ
Ｓトランジスタ２７，３７をゲート側にしてもよい。
を参照して説明する。図において、３０はＭＯＳトラン
ジスタ出力回路で、電源端子１と、一端が接地端子３に
接続された負荷２の他端と、入力端子４とに接続されて
使用される。ＭＯＳトランジスタ出力回路３０は、電源
端子１にドレインが接続されるとともに負荷２の他端に
ソースが接続されるＮチャネル型出力用ＭＯＳトランジ
スタ３１と、入力端子４に一端が接続されるとともに他
端が出力用ＭＯＳトランジスタ３１のゲートに接続され
た抵抗３２と、出力用ＭＯＳトランジスタ３１のゲート
とソース間に接続されたクランプ回路３３とを有してい
る。クランプ回路３３は、出力用ＭＯＳトランジスタ３
１のドレインとソース間に分圧抵抗３４,３５が直列接
続され、出力用ＭＯＳトランジスタ３１のゲートと抵抗
３２との接続点と、出力用ＭＯＳトランジスタ３１のソ
ース間に、Ｎチャネル型スイッチング用ＭＯＳトランジ
スタ３６と、出力用ＭＯＳトランジスタ３１の閾値電圧
ＶＴの製造ばらつきに連動した閾値電圧ＶＴを有し、ド
レイン・ゲート間を短絡した複数個の、図では、２個の
Ｎチャネル型クランプ用ＭＯＳトランジスタ３７とが直
列接続され、抵抗３４と抵抗３５の接続点がスイッチン
グ用ＭＯＳトランジスタ３６のゲートに接続されて構成
されている。出力用ＭＯＳトランジスタ３１とクランプ
用ＭＯＳトランジスタ３７との半導体基板上での構成、
およびＭＯＳトランジスタ出力回路３０の動作は、ＭＯ
Ｓトランジスタ出力回路２０と同様であるので、この説
明を省略する。尚、上記実施例１および２では、出力用
ＭＯＳトランジスタ３１，４１のゲート・ソース間に、
スイッチング用ＭＯＳトランジスタ２６，３６をゲート
側に、クランプ用ＭＯＳトランジスタ２７，３７をソー
ス側にして直列接続しているが、スイッチング用ＭＯＳ
トランジスタ２６，３６をソース側に、クランプ用ＭＯ
Ｓトランジスタ２７，３７をゲート側にしてもよい。
【００１４】
【発明の効果】以上のように、この発明のＭＯＳトラン
ジスタ出力回路は、クランプ回路を出力用ＭＯＳトラン
ジスタの閾値電圧ＶＴの製造ばらつきと連動させた閾値
電圧ＶＴの製造ばらつきを有するＭＯＳトランジスタで
構成しているので、出力用ＭＯＳトランジスタの閾値電
圧ＶＴに製造ばらつきがある場合でも、設計値に対して
ばらつきの少ない電流制限値を得ることができる。
ジスタ出力回路は、クランプ回路を出力用ＭＯＳトラン
ジスタの閾値電圧ＶＴの製造ばらつきと連動させた閾値
電圧ＶＴの製造ばらつきを有するＭＯＳトランジスタで
構成しているので、出力用ＭＯＳトランジスタの閾値電
圧ＶＴに製造ばらつきがある場合でも、設計値に対して
ばらつきの少ない電流制限値を得ることができる。
【図１】 本発明の第１実施例のＭＯＳトランジスタ出
力回路の回路図。
力回路の回路図。
【図２】 図１に示すＭＯＳトランジスタ出力回路に含
まれる出力用ＭＯＳトランジスタとクランプ用ＭＯＳト
ランジスタとの半導体基板上での構成の一例を示す断面
図。
まれる出力用ＭＯＳトランジスタとクランプ用ＭＯＳト
ランジスタとの半導体基板上での構成の一例を示す断面
図。
【図３】 図１に示すＭＯＳトランジスタ出力回路に含
まれる出力用ＭＯＳトランジスタとクランプ用ＭＯＳト
ランジスタとの半導体基板上での構成の他の例を示す断
面図。
まれる出力用ＭＯＳトランジスタとクランプ用ＭＯＳト
ランジスタとの半導体基板上での構成の他の例を示す断
面図。
【図４】 図１に示すＭＯＳトランジスタ出力回路の動
作を説明するための特性図。
作を説明するための特性図。
【図５】 本発明の第２実施例のＭＯＳトランジスタ出
力回路の回路図。
力回路の回路図。
【図６】 従来のＭＯＳトランジスタ出力回路の回路
図。
図。
【図７】 図６に示すＭＯＳトランジスタ出力回路の動
作を説明するための特性図。
作を説明するための特性図。
２１、３１ Ｎチャネル型出力用ＭＯＳトランジスタ ２３、３３ クランプ回路 ２４、２５、３４、３５ 分圧抵抗 ２６、３６ Ｎチャネル型スイッチング用ＭＯＳトラン
ジスタ ２７、３７ Ｎチャネル型クランプ用ＭＯＳトランジス
タ ４０ Ｎ- 型半導体基板 ４１ Ｎ+ 型ドレイン領域 ４２ Ｐ型ベース領域 ４３ Ｎ+ 型ソース領域 ４６ Ｐ- 型ウェル領域 ４７ Ｐ型ベース領域 ４８ Ｎ+ 型ソース領域
ジスタ ２７、３７ Ｎチャネル型クランプ用ＭＯＳトランジス
タ ４０ Ｎ- 型半導体基板 ４１ Ｎ+ 型ドレイン領域 ４２ Ｐ型ベース領域 ４３ Ｎ+ 型ソース領域 ４６ Ｐ- 型ウェル領域 ４７ Ｐ型ベース領域 ４８ Ｎ+ 型ソース領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/06
Claims (6)
- 【請求項１】出力用ＭＯＳトランジスタと、出力用ＭＯ
Ｓトランジスタのゲート・ソース間電圧をクランプして
出力用ＭＯＳトランジスタの過電流時の電流を制限する
クランプ回路とを有した半導体装置において、 前記クランプ回路が、前記出力用ＭＯＳトランジスタの
閾値電圧の製造ばらつきに連動した閾値電圧を有しドレ
イン・ゲート間が短絡されたクランプ用ＭＯＳトランジ
スタによりクランプすることを特徴とした半導体装置。 - 【請求項２】前記出力用ＭＯＳトランジスタが縦型ＭＯ
Ｓトランジスタであり、前記クランプ用ＭＯＳトランジ
スタが横型ＭＯＳトランジスタであることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】前記縦型ＭＯＳトランジスタおよび横型Ｍ
ＯＳトランジスタが、それぞれゲートプレーナ構造であ
ることを特徴とする請求項２記載の半導体装置。 - 【請求項４】前記縦型ＭＯＳトランジスタおよび横型Ｍ
ＯＳトランジスタが、それぞれゲートを溝の内部に形成
した構造であることを特徴とする請求項２記載の半導体
装置。 - 【請求項５】前記縦型ＭＯＳトランジスタおよび横型Ｍ
ＯＳトランジスタは、低濃度一導電型の同一半導体基板
に形成され、前記縦型ＭＯＳトランジスタは半導体基板
の表面層に他導電型ベース領域を配置するとともに、こ
のベース領域の表面層に高濃度一導電型ソース領域を配
置し、前記横型ＭＯＳトランジスタは半導体基板の表面
層に低濃度他導電型ウェル領域を配置するとともに、こ
のウェル領域の表面層に他導電型ベース領域と高濃度一
導電型ドレイン領域を配置し、このベース領域の表面層
に高濃度一導電型ソース領域を配置したことを特徴とす
る請求項３記載の半導体装置。 - 【請求項６】前記縦型ＭＯＳトランジスタおよび横型Ｍ
ＯＳトランジスタは、低濃度一導電型の同一半導体基板
に形成され、前記縦型ＭＯＳトランジスタは、前記溝が
半導体基板の表面層に形成され、この溝に接して半導体
基板の表面層に他導電型ベース領域を配置するととも
に、この溝に接してベース領域の表面層に高濃度一導電
型ソース領域を配置し、前記横型ＭＯＳトランジスタ
は、半導体基板の表面層に低濃度他導電型ウェル領域を
配置し、前記溝がこのウェル領域の表面層に形成される
とともに、この溝に接してウェル領域の表面層に他導電
型ベース領域と高濃度一導電型ドレイン領域を配置し、
この溝に接してベース領域の表面層に高濃度一導電型ソ
ース領域を配置したことを特徴とする請求項４記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001150294A JP3555680B2 (ja) | 2000-11-29 | 2001-05-21 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000362032 | 2000-11-29 | ||
| JP2000-362032 | 2000-11-29 | ||
| JP2001150294A JP3555680B2 (ja) | 2000-11-29 | 2001-05-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002231949A true JP2002231949A (ja) | 2002-08-16 |
| JP3555680B2 JP3555680B2 (ja) | 2004-08-18 |
Family
ID=26604758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001150294A Expired - Fee Related JP3555680B2 (ja) | 2000-11-29 | 2001-05-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3555680B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003008020A (ja) * | 2001-06-21 | 2003-01-10 | Nec Kansai Ltd | 半導体装置 |
| JP2003198277A (ja) * | 2001-12-26 | 2003-07-11 | Nec Kansai Ltd | Ｍｏｓトランジスタ出力回路 |
| JP2005217332A (ja) * | 2004-01-30 | 2005-08-11 | Nec Electronics Corp | 半導体装置 |
| WO2005078929A1 (en) * | 2004-02-18 | 2005-08-25 | Ricoh Company, Ltd. | Power-supply apparatus |
| JP2006012960A (ja) * | 2004-06-23 | 2006-01-12 | Renesas Technology Corp | パワートランジスタ装置及びそれを用いたパワー制御システム |
| JP2007018636A (ja) * | 2005-07-11 | 2007-01-25 | Elpida Memory Inc | 電流制限回路及び半導体記憶装置 |
| JP2012060151A (ja) * | 2011-11-15 | 2012-03-22 | On Semiconductor Trading Ltd | トレンチゲート型トランジスタの製造方法 |
| CN117118377A (zh) * | 2023-10-23 | 2023-11-24 | 上海安其威微电子科技有限公司 | 一种限幅电路及射频芯片 |
-
2001
- 2001-05-21 JP JP2001150294A patent/JP3555680B2/ja not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003008020A (ja) * | 2001-06-21 | 2003-01-10 | Nec Kansai Ltd | 半導体装置 |
| JP2003198277A (ja) * | 2001-12-26 | 2003-07-11 | Nec Kansai Ltd | Ｍｏｓトランジスタ出力回路 |
| JP2005217332A (ja) * | 2004-01-30 | 2005-08-11 | Nec Electronics Corp | 半導体装置 |
| WO2005078929A1 (en) * | 2004-02-18 | 2005-08-25 | Ricoh Company, Ltd. | Power-supply apparatus |
| KR100744593B1 (ko) * | 2004-02-18 | 2007-08-01 | 가부시키가이샤 리코 | 전원 공급 장치 |
| US7538529B2 (en) | 2004-02-18 | 2009-05-26 | Ricoh Company, Ltd. | Power-supply apparatus |
| JP2006012960A (ja) * | 2004-06-23 | 2006-01-12 | Renesas Technology Corp | パワートランジスタ装置及びそれを用いたパワー制御システム |
| JP2007018636A (ja) * | 2005-07-11 | 2007-01-25 | Elpida Memory Inc | 電流制限回路及び半導体記憶装置 |
| US8354877B2 (en) | 2005-07-11 | 2013-01-15 | Apple Inc. | Current limit circuit and semiconductor memory device |
| JP2012060151A (ja) * | 2011-11-15 | 2012-03-22 | On Semiconductor Trading Ltd | トレンチゲート型トランジスタの製造方法 |
| CN117118377A (zh) * | 2023-10-23 | 2023-11-24 | 上海安其威微电子科技有限公司 | 一种限幅电路及射频芯片 |
| CN117118377B (zh) * | 2023-10-23 | 2024-01-16 | 上海安其威微电子科技有限公司 | 一种限幅电路及射频芯片 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3555680B2 (ja) | 2004-08-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4585955A (en) | Internally regulated power voltage circuit for MIS semiconductor integrated circuit | |
| US6713794B2 (en) | Lateral semiconductor device | |
| US8188540B2 (en) | High breakdown voltage double-gate semiconductor device | |
| WO2006114883A1 (ja) | 半導体装置 | |
| KR960026941A (ko) | 반도체장치 | |
| JP2008235933A (ja) | 半導体装置 | |
| US8299526B2 (en) | Integrated circuit utilizing trench-type power MOS transistor | |
| JP2002231949A (ja) | 半導体装置 | |
| KR101222758B1 (ko) | 높은 항복 전압 이중 게이트 반도체 디바이스 | |
| KR940004402B1 (ko) | 센스 앰프를 구비한 반도체 기억장치 | |
| WO2020056685A1 (zh) | 一种传输门电路、矩阵开关以及电子设备 | |
| JPH10209174A (ja) | 接合型電界効果トランジスタ | |
| US6815765B2 (en) | Semiconductor device with function of modulating gain coefficient and semiconductor integrated circuit including the same | |
| US6713815B2 (en) | Semiconductor device with transistors that convert a voltage difference into a drain current difference | |
| US6246093B1 (en) | Hybrid surface/buried-channel MOSFET | |
| US5821588A (en) | Transistor and semiconductor device | |
| JPH05283626A (ja) | 半導体集積回路装置 | |
| JP2000323583A (ja) | 半導体装置 | |
| JP2003008020A (ja) | 半導体装置 | |
| JPH053295A (ja) | 半導体集積回路 | |
| JPH053289A (ja) | 電力用半導体装置 | |
| JPH07106581A (ja) | 半導体装置 | |
| JP2002176347A (ja) | 過電流制限型半導体素子 | |
| JP2678092B2 (ja) | 半導体装置 | |
| JP2671304B2 (ja) | 論理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040210 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040216 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040331 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040409 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040422 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040505 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 6 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110521 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120521 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120521 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140521 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |