JPH03244207A

JPH03244207A - ベース電流補償を備えた電流ミラー

Info

Publication number: JPH03244207A
Application number: JP2284117A
Authority: JP
Inventors: Douglas S Smith; ダグラス・エス・スミス
Original assignee: Precision Monolithics Inc
Current assignee: Precision Monolithics Inc
Priority date: 1990-02-20
Filing date: 1990-10-22
Publication date: 1991-10-31
Also published as: EP0443239A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）本発明は、基準電流を流すトランジスタに対するベース
電流補償を備えた電流ミラー回路に関する。

（背景技術）電流ミラー回路は、基準電流に一致される１つ以上の負
荷電流を確立するため使用される。

典型的な従来の電流ミラー回路が第１図に示される。基
準電流［ＲＩｔ　Ｆが電流源２からダイオードと接続さ
れたバイポーラ・トランジスタＴ１へ送られる。Ｔ１の
コレクタは、そのベースに接続されてＩ□１を受取るが
、Ｔ１のエミッタは抵抗Ｒ１を介して負の電圧バス■−
に接続されている。Ｔｌは、電流ミラーの出力を制御す
る基準として働くため、マスター・トランジスタと考え
られる。

１対のバイポーラ・トランジスタＴ２、Ｔ３として示さ
れる１つ以」−のスレーブ・トランジスタは、マスター
・トランジスタＴ１と共通ベース接続を有する。Ｔ２お
よびＴ３のコレクタ−エミッタ回路はそれぞれ、一方で
は負荷Ｌ１およびＬ２に接続され、他方では抵抗Ｒ２お
よびＲ３を介して■−に接続されている。Ｔ２およびＴ
３の寸法のスケーリングを適当に決めることにより、Ｔ
１に流れる基準電流と同様に比例して整合させられる負
荷電流を供給するように、これらをＴ１に対して比例的
に整合させることができる。抵抗Ｒ１、Ｒ２およびＲ３
の値は、一般にそれらの各トランジスタのスケーリング
に反比例し、その結果種々のトランジスタのベース−エ
ミッタ電圧が等しくなり、かつ抵抗の両側における電圧
もまた等しくなる。このような抵抗の構成は、トランジ
スタの処理の変動の補償を助ける。

第１図の電流ミラーには、Ｔ１、Ｔ２、Ｔ３により引張
られるベース電流から生じる固有の誤差が在社する。こ
の組合わせられたベース電流は、基準電流が１１のコレ
クタに達する前にｌ　＋＋　＋＋　＋から差し引かれ、
これによりＴ１のコレクタ電流を減少させる。これは更
に、Ｔ２およびＴ３により見られる基準電流を低下させ
、それらのスレーブ出力電流を所望の負荷電流より比例
的に小さな値に降下させる。

このベース電流誤差を補償する従来の回路設計が第２図
に示される。別のバイポーラ・トランジスタＴ４が、電
流ミラー・トランジスタに対するベース電流補償を行う
ように付設された。Ｔ４のベースは、電流源２の出力か
らの制御信号を受取るように接読されるが、そのコレク
タ−エミッタ回路はＴ１、Ｔ２およびＴ３に対しては正
の電圧パスＶ＋と共通ベース接続との間に接続される。

補償トランジスタＴ４は、Ｔ１、Ｔ２およびＴ３の組合
わされたベース電流と等しい電流を生じ、これにより第
１図のベース電流誤差を理想的に排除するようにスケー
ルが決められる。

第２図の改善された回路は、不都合にも依然として誤差
を免れない。Ｔ４は、そのベース電流をＩ　Ｒｌ’　ｌ
から得、このため二次的誤差をＴ１を流れる基準電流に
誘起する。更に、Ｔ４は、更に不正確さを生じるＴ１の
両端の電圧に対する制限を与える。Ｔ２およびＴ３は通
常約２乃至３ボルトのコレクタ−エミッタ電圧で作動さ
せられ、この電圧は第３図に示されるように、コレクタ
電流（１，）／コレクタ−エミッタ電圧（ＶＣ−ｃ）が
飽和状態になる電圧範囲である。しかし、Ｔ１のコレク
ターベース電圧は、Ｔ４の並列ベース−エミッタ回路に
より、約０７ボルトの電圧降下に制限され、Ｔ１のヘー
スーエミッタ電圧降下は同様に約０７ボルトのダイオー
ド降下に制限される。これにより、Ｔ１の両端における
全コレクタ−エミッタ電圧は約１．４ボルトまで制限さ
れ、これは飽和レベルより遥かに小さい。

Ｔ１における０、７ボルトのコレクターベース制限もま
た実際のマスター／スレーブ電流比率における誤差を誘
起するか、これはＴ２およびＴ３のコレクターベース電
圧か典型的に０７ボルトより大きい故である１、第１図または第２図の電流ミラーは重任様温度（−４０
乃至１６０℃）の全範囲にわたり使用される時、トラン
ジスタ電流利得βは、約２乃至５の範囲の因数だけ変動
する。これは、Ｔ４がとるベース電流を、このためＴ１
のコレクタエミッタ回路を流れる基を電流を著しく変化
させ得、これにより回路に既に存在する誤差に付加する
。

（発明の概要）本発明は、バイポーラ・マスター・トランジスタに対す
る有効なベース電流補償を生し、マスター・トランジス
タの電圧をスレーブ・トランジスタ電圧より小さな値に
制限せず、温度により生しる誤差を比較的受けず、かつ
一般に従来の回路より正確で予１１１１Ｊ可能なミラー
比率を有する電流ミラー回路を提供するものである。

これらの１十標は、バイポーラ電流ミラー回路に対する
ヘース補償電流を与えるように、絶縁ゲート電界効果ト
ランジスタ（ＦＥＴ）を接続することにより達ｌ戊され
る。ＦＥＴゲートは、マスター・バイポーラ・トランジ
スタのコレクタに接続されるが、これから電流を引張る
ことはない。ＦＥＴのゲート−ソース回路は、バイポー
ラ・ミー　・トランジスタに対して補償ツーベース電流を与えるように接続される。Ｆ　Ｅ’Ｔは、
マスターおよびスレーブ・バイポーラ・トランジスタの
コレクターベース電圧が略々等しくなるように、またバ
イポーラ・トランジスタのコレクタ−エミッタ電圧を、
このバイポーラ・トランジスタがそれらの飽和範囲の付
近において作動する値に確立するように、幾何学的にス
ケールが決められる。マスター・バイポーラ・トランジ
スタのコレクターベース電圧はもはや約０．７ボルトに
限定されないため、このような制限と関゛連する誤差も
また排除される。

本発明の上記および他の特徴および利点については、添
付図面に関して望ましい実施態様の以降の詳細な記述を
参照すれば当業者には明らかになるであろう。

（実施例）本発明の望ましい実施例は第４図に示され、これにおい
ては第１図および第２図の要素と共通の要素は同し参照
番号で示される。従来の回路におけるように、電流源２
はバイポーラ・マスター・トランジスタＴＩのコレクタ
−エミッタ回路に流れるように基準電流を供給する。バ
イポーラ・スレーブ・トランジスタＴ２およびＴ３は、
ＴＩと共通のベース接続を有し、それぞれ負荷Ｌ１およ
びＲ２に負荷電流を与える。トランジスタのエミッタは
、各々の処理補償抵抗Ｒ１、Ｒ２およびＲ３を介して負
の電圧バス■−に接続されている。

基準電流源２は、正確な所望値を得るように慎重に設定
された温度補償が行われ、ソース補償された電流源とし
て構成される。この正確な基準電流は、金属酸化物ＦＥ
Ｔ　（ＭＯＳＦＥＴ）Ｍｌの如き絶縁ゲー）ＦＥＴを用
いてベース補償電流をバイポーラ・トランジスタに供給
するように保持される。Ｍｌは、そのゲートかマスター
・バイポーラ・トランジスタＴ１のコレクタと基準電流
源２との間に接続され、そのドレーンか正の電圧バスＶ
＋に、またそのソースがＴ１、Ｔ２、Ｔ３の共通のベー
ス接続に接続されている。

バンク・ゲートは、その上に回路が形成される基板の１
４部に接続され、典型的には■−に保持されている。Ｍ
ｌの如き絶縁ゲートＦＥＴに流れる電流はゲート電流を
引張ることなくゲート電圧により制御されるため、全て
のＩ　ＲＲＦはマスター・バイポーラ・トランジスタＴ
１に流れ、これにより電流ミラーに達する基準電流の精
度を保持する。

ベース補償電流デバイスとしての絶縁ゲートＦＥＴの使
用により、マスター・トランジスタＴＩに対する電圧に
対する遥かに望ましい制御を可能にする３１Ｍ１は、そ
の所望ベース電流補償電流がＶ＋の電圧で確立される如
く与えられると、Ｍｌのゲート−ソース電圧はＴｌに対
する所望のコレクターベース電圧と等しくなるようにス
ケールか決められる。このＭｌのゲート７−スｆＩｉ［
は、Ｔ１の並列のコレクターベース電圧に加えられる。

Ｔ１のベースーエミンク回路の両端において約０，７ボ
ルトの従来のダイオード降下では、Ｍｌのゲート−ソー
ス電圧（従って、ＴＩのコレクターベース電圧）は、第
３図に示されるように、Ｍｌかその飽和範囲の付近で作
動するように、一般に約１．３乃至２．３ボルトに設定
される。、Ｔ　１のコレクターベース電圧に対して選定
された正確な値は、この電圧をスレーブ・トランジスタ
Ｔ２、Ｔ３のコレクターベース電圧と等しくなるように
設定され、これによりミラーの設計された比例性を保持
する。

この電圧レベルを生しるＭｌの正確なスケーリングの決
定は、回路の形成に用いられる特定のプロセスに非常に
依存しており、同しチップ上にバイポーラ・デバイスと
ＣＭＯＳデバイスを形成するため使用が可能ないくつか
のｒＢ　Ｉ　ＣＭＯ８Ｊプロセスか知られている。特定
のプロセスおよび本発明の知識が与えられれば、所望の
ゲート−ソース電圧レベルを生じるＭｌに対するスケー
リングは容易に決定することができる。

Ｍｌは、エンハンスメント・デバイスとして示され、２
乃至３ボルトの範囲内でＴ１に対するコレクタ−エミッ
タ電圧を生じるように使用することができる。もしＴ１
に対するかなり低いコレクタ−エミッタ電圧が要求され
るか、あるいは極度に負の電圧である場合さえも、Ｍｌ
は空乏層型デバイスとして実現することも可能である。

以上、本発明の特定の実施例について示し記したが、当
業者には多くの変更例および代替例が想起されることを
理解すべきである。例えば、バイポーラ・トランジスタ
Ｔ１、Ｔ２およびＴ３をＮ　１）　Ｎデバイスとして第
４図に示したが、この回路はＰＮＰトランジスタによっ
ても実現することができる。従って、本発明は頭書の特
許請求の範囲に関してのみ限定されるへきものである。

【図面の簡単な説明】

第１図および第２図は従来の電流ミラー回路を示す回路
図、第３図は典型的なバイポーラ・トランジスタにおけ
るコレクタ電流／コレクタエミッタ電圧特性を示すグラ
フ、および第４図は本発明の望ましい実施例の回路図で
ある。２・・・基準電流源、Ｔ・・・トランジスタ、Ｌ・・・
負荷、Ｍ・・・金属酸化物電界効果トランジスタ（ＭＯ
ＳＦＥＴ）　、Ｒ・・・抵抗。（クト　４９６）

Claims

【特許請求の範囲】１、ベース電流補償された電流ミラー回路において、マスター・バイポーラ・トランジスタ（Ｔ１）と、電流
ミラー形態でのマスター・トランジスタ（Ｔ１）と共通
ベース接続を備え、該マスター・トランジスタ（Ｔ１）
と比例的に整合する少なくとも１つのスレーブ・バイポ
ーラ・トランジスタ（Ｔ２、Ｔ３）と、ゲートが前記マスター・バイポーラ・トランジスタ（Ｔ
１）のコレクタと接続され、ソース−ドレーン回路が前
記共通ベース接続に対しベース電流補償電流を与えるよ
うに接続された絶縁ゲート電界効果トランジスタ（ＦＥ
Ｔ）（Ｍ１）を設けてなる電流ミラー回路。２、前記マスター（Ｔ１）とスレーブ・トランジスタ（
Ｔ２、Ｔ３）のコレクタ−ベース電圧が略々等しくなる
ように、前記絶縁ゲートＦＥＴ（Ｍ１）が幾何学的にス
ケールリングされる請求項１記載の電流ミラー回路。３、前記絶縁ゲートＦＥＴ（Ｍ１）が、マスター（Ｔ１
）およびスレーブ・トランジスタ（Ｔ２、Ｔ３）のコレ
クタ−エミッタ電圧を、前記トランジスタがそれらの飽
和範囲付近で作動する値に確立するように幾何学的にス
ケールリングされる請求項１記載の電流ミラー回路。４、ベース電流補償電流ミラー回路において、マスター
・バイポーラ・トランジスタ（Ｔ１）と、電流ミラー形
態でのマスター・トランジスタ（Ｔ１）と共通ベース接
続を有し、該マスター・トランジスタ（Ｔ１）と比例的
に整合する少なくとも１つのスレーブ・バイポーラ・ト
ランジスタ（Ｔ２、Ｔ３）と、前記マスター・トランジスタ（Ｔ１）のコレクタ−エミッタ回路に対し基準電流（Ｉ＿Ｒ＿Ｅ＿
Ｆ）を供給するように接続された電流源（２）と、電圧
源（Ｖ＋）と、ゲートが前記マスター・バイポーラ・トランジスタ（Ｔ
１）のコレクタと接続され、ソース−ドレーン回路が前
記電圧源（Ｖ＋）と前記共通ベース接続との間に接続さ
れた絶縁ゲート電界効果トランジスタ（ＦＥＴ）（Ｍ１
）とを設け、該ＦＥＴ（Ｍ１）が、前記マスター・バイ
ポーラ・トランジスタ（Ｔ１）およびスレーブ・バイポ
ーラ・トランジスタ（Ｔ２、Ｔ３）のベース電流を実質
的に供給するように形成される、電流ミラー回路。５、前記マスター・バイポーラ・トランジスタ（Ｔ１）
およびスレーブ・バイポーラ・トランジスタ（Ｔ２、Ｔ
３）のコレクタ−エミッタ回路と接続された各抵抗（Ｒ
１、Ｒ２、Ｒ３）を更に設け、該抵抗（Ｒ１、Ｒ２、Ｒ
３）の抵抗値が、前記トランジスタのスケーリングにお
ける製造公差を少なくとも部分的に補償するように、各
バイポーラ・トランジスタ（Ｔ１、Ｔ２、Ｔ３）の所定
のスケールリングに略々反比例する請求項４記載の電流
ミラー回路。