JPH04106606A - 基準電圧源回路 - Google Patents
基準電圧源回路Info
- Publication number
- JPH04106606A JPH04106606A JP22493890A JP22493890A JPH04106606A JP H04106606 A JPH04106606 A JP H04106606A JP 22493890 A JP22493890 A JP 22493890A JP 22493890 A JP22493890 A JP 22493890A JP H04106606 A JPH04106606 A JP H04106606A
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- Japan
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- current
- emitter
- bipolar transistor
- bipolar
- voltage
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- Pending
Links
- 238000000605 extraction Methods 0.000 claims 1
- 238000009966 trimming Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
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- 238000004659 sterilization and disinfection Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
この発明は、シリコンウェハー上に一体に形成する半導
体集積回路の基準電圧源回路に関するものである。
体集積回路の基準電圧源回路に関するものである。
第６図は例えばビー・アール・グレイ アンドアール・
ジー・メイヤー著「アナログＩＣの解析と設計（第２版
）」ジョン ウィリー ア ンド・ソング１９８フ年発
行（Ｐ、Ｒ，Ｇｒａｙａｎｄ Ｒ，Ｇ、ＭｅｙｅｒＦ
Ａｎａｌｙｓｉｓａｎｄ Ｄｅｓｉｇｎ ｏｆ
ＡｎａｌｏｇＩｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔ
ｓ （２ｎｄ Ｅｄｉｔｉｏｎ）Ｊ Ｊｏｈｎ Ｗ
ｉ ｌｅｙ＆５ｏｎｓ １９８７）に示された基準電
圧源回路の構成図であり、図において、ｌはＰ形のＭＯ
ＳＦＥＴ、２はＮ形のＭＯＳＦＥＴ、３はＰＮＰ形のバ
イポーラトランジスタ、４はシリコンウェハ上の形成さ
れた抵抗、また、鎖線で示した７はカレントミラー回路
である。
ジー・メイヤー著「アナログＩＣの解析と設計（第２版
）」ジョン ウィリー ア ンド・ソング１９８フ年発
行（Ｐ、Ｒ，Ｇｒａｙａｎｄ Ｒ，Ｇ、ＭｅｙｅｒＦ
Ａｎａｌｙｓｉｓａｎｄ Ｄｅｓｉｇｎ ｏｆ
ＡｎａｌｏｇＩｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔ
ｓ （２ｎｄ Ｅｄｉｔｉｏｎ）Ｊ Ｊｏｈｎ Ｗ
ｉ ｌｅｙ＆５ｏｎｓ １９８７）に示された基準電
圧源回路の構成図であり、図において、ｌはＰ形のＭＯ
ＳＦＥＴ、２はＮ形のＭＯＳＦＥＴ、３はＰＮＰ形のバ
イポーラトランジスタ、４はシリコンウェハ上の形成さ
れた抵抗、また、鎖線で示した７はカレントミラー回路
である。
次に動作について説明する。一般にバイポーラトランジ
スタ３のベース・エミッタ間電圧ＶＳｔは負の温度係数
を有している。さらにこのＶａｇはコレクタ電流の大き
さによっても変化する。このためこの物理現象（特性）
を利用して、第５図に示すように２つのバイポーラトラ
ンジスタ、ＱＱ２に発生するＶＩＩＥの差△ＶＩＩＥで
出力電圧の温度特性を互いにキャンセルするようにして
いる。
スタ３のベース・エミッタ間電圧ＶＳｔは負の温度係数
を有している。さらにこのＶａｇはコレクタ電流の大き
さによっても変化する。このためこの物理現象（特性）
を利用して、第５図に示すように２つのバイポーラトラ
ンジスタ、ＱＱ２に発生するＶＩＩＥの差△ＶＩＩＥで
出力電圧の温度特性を互いにキャンセルするようにして
いる。
例えば、第６図において、バイポーラトランジスタＱ、
、Ｑ３は他のバイポーラトランジスタＱ１と全く同一の
特性を有し、これらｎ個のトランジスタを並列に接続し
て構成している。またＭＯＳＦＥＴ１．２もそれぞれ、
同一の特性を有している。以上の条件を基本にしてＭＯ
Ｓ Ｆ ＥＴによりカレントミラー回路７を構成すると
電流１１．Ｉｘ、Ｉ−は略等しい値が流れることがわか
る。従って、点Ｘ、Ｙの電位は略等しくなり、バイポー
ラトランジスタに流れる電流の大きさによって変化した
ＶＩＩＥの差△■１が抵抗４の両端にかかることになる
。この△Ｖ、は正の温度特性を持っているので、△ＶＢ
ＩをＸ倍（Ｘはパラメータで、抵抗Ｒに並列に流入する
電流の並列回路数）することによって負の温度特性を持
っているバイポーラトランジスタのｖ、ｌ：の負の温度
特性をキャンセルすることができる。
、Ｑ３は他のバイポーラトランジスタＱ１と全く同一の
特性を有し、これらｎ個のトランジスタを並列に接続し
て構成している。またＭＯＳＦＥＴ１．２もそれぞれ、
同一の特性を有している。以上の条件を基本にしてＭＯ
Ｓ Ｆ ＥＴによりカレントミラー回路７を構成すると
電流１１．Ｉｘ、Ｉ−は略等しい値が流れることがわか
る。従って、点Ｘ、Ｙの電位は略等しくなり、バイポー
ラトランジスタに流れる電流の大きさによって変化した
ＶＩＩＥの差△■１が抵抗４の両端にかかることになる
。この△Ｖ、は正の温度特性を持っているので、△ＶＢ
ＩをＸ倍（Ｘはパラメータで、抵抗Ｒに並列に流入する
電流の並列回路数）することによって負の温度特性を持
っているバイポーラトランジスタのｖ、ｌ：の負の温度
特性をキャンセルすることができる。
〔発明が解決しようとする課題ｊ
従来の基準電圧源回路は以上のように構成されているの
で、温度変化に対して安定な回路を得るためには、使用
する夫々のバイポーラトランジスタの温度特性を正確に
把握する必要があり、場合によっては特性を揃えるため
にレーザートリミング等による電流合せ作業を実施する
必要がある等の問題点があった。
で、温度変化に対して安定な回路を得るためには、使用
する夫々のバイポーラトランジスタの温度特性を正確に
把握する必要があり、場合によっては特性を揃えるため
にレーザートリミング等による電流合せ作業を実施する
必要がある等の問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、バイポーラトランジスタの特性合せのトリミ
ング処理を施す必要もな（外部から微調整が容易に可能
な基準電圧源回路を得ることを目的とする。
たもので、バイポーラトランジスタの特性合せのトリミ
ング処理を施す必要もな（外部から微調整が容易に可能
な基準電圧源回路を得ることを目的とする。
［課題を解決するための手段］
この発明に係る基１！電圧源回路は、ＭＯＳＦＥＴで電
流源を構成したカレントミラー回路の電流出力側に夫々
直列に接続したバイポーラトランジスタと、そのバイポ
ーラトランジスタに流れるコレクタ電流を、制御端子を
外部からオン・オフすることによって制御するアナログ
スイッチと、前記バイポーラトランジスタの片方のエミ
ッタ及び畠力電圧取圧し側のバイポーラトランジスタの
エミッタに夫々接続され、それらバイポーラトランジス
タのベース・エミッタ間電圧の温度依存性を前記コレク
タ電流を制御して打消す電圧降下用の抵抗とを設けたも
のである。
流源を構成したカレントミラー回路の電流出力側に夫々
直列に接続したバイポーラトランジスタと、そのバイポ
ーラトランジスタに流れるコレクタ電流を、制御端子を
外部からオン・オフすることによって制御するアナログ
スイッチと、前記バイポーラトランジスタの片方のエミ
ッタ及び畠力電圧取圧し側のバイポーラトランジスタの
エミッタに夫々接続され、それらバイポーラトランジス
タのベース・エミッタ間電圧の温度依存性を前記コレク
タ電流を制御して打消す電圧降下用の抵抗とを設けたも
のである。
この発明における基準電圧源回路は、外部からバイポー
ラトランジスタに流すコレクタ電流を制御してベース・
エミッタ間電圧の温度依存性を打消すので、温度特性に
すぐれた出力電圧が得られる。
ラトランジスタに流すコレクタ電流を制御してベース・
エミッタ間電圧の温度依存性を打消すので、温度特性に
すぐれた出力電圧が得られる。
以下、この発明の一実施例を図について説明する。図中
、第６図と同一の部分は同一の符号をもって図示した第
１図において、５はアナログ・スイッチ、６はアナログ
・スイッチ５の制御端子である。
、第６図と同一の部分は同一の符号をもって図示した第
１図において、５はアナログ・スイッチ、６はアナログ
・スイッチ５の制御端子である。
次に動作について説明する。従来技術でも述べたように
バイポーラトランジスタ３のベース・エミッタ間電圧Ｖ
、ｔは負の温度係数を持っており、さらにコレクタの電
流の大きさによっても変化する。ここで、第１図の回路
構成をとった場合、バイポーラトランジスタ（３）Ｑ、
、Ｑ、に発生するＶ８Ｅの差△■、は、Ｑ、、Ｑ２に流
れるコレクタ電流の比で決定されることになる。つまり
、ここではカレントミラー回路７を構成するＭＯＳＦＥ
Ｔとアナログスイッチ５を制御端子６を０Ｎ１０ＦＦし
て定電流源を制御し、バイポーラトランジスタＱ１に流
れる電流をコントロールすることにより出力電圧の温度
特性を制御するものである。
バイポーラトランジスタ３のベース・エミッタ間電圧Ｖ
、ｔは負の温度係数を持っており、さらにコレクタの電
流の大きさによっても変化する。ここで、第１図の回路
構成をとった場合、バイポーラトランジスタ（３）Ｑ、
、Ｑ、に発生するＶ８Ｅの差△■、は、Ｑ、、Ｑ２に流
れるコレクタ電流の比で決定されることになる。つまり
、ここではカレントミラー回路７を構成するＭＯＳＦＥ
Ｔとアナログスイッチ５を制御端子６を０Ｎ１０ＦＦし
て定電流源を制御し、バイポーラトランジスタＱ１に流
れる電流をコントロールすることにより出力電圧の温度
特性を制御するものである。
具体的には、△■Ｉは以下の式で与えられる。
△ＶＳｔ＝Ｖｒ １２ ｎ （ｎ）
ここで、ｎは、バイポーラトランジスタＱ１゜Ｑ２を流
れる電流の比、■工は出力電圧の従属部を示し、今回は
このｎ値をコントロールすることによって、△■１に現
れる正の温度特性の大きさを制御している。
れる電流の比、■工は出力電圧の従属部を示し、今回は
このｎ値をコントロールすることによって、△■１に現
れる正の温度特性の大きさを制御している。
なお、上記実施例ではカレントミラー回路７の回路構成
を第１図のように示したが、カレントミラー回路に限定
されるものではなくこれと同様の特性を有するものであ
れば良く、例えば第２図のような回路構成でも良い。第
２図においてカレントミラー回路７は、左右のトランジ
スタサイズ比に比例した電流が流れ、さらにゲート信号
を共通とした部分についてもトランジスタサイズ比で示
される電流源を構成し、外部制菌信号によりバイポーラ
トランジスタに流す電流値を制御して温度特性を制御す
るものである。
を第１図のように示したが、カレントミラー回路に限定
されるものではなくこれと同様の特性を有するものであ
れば良く、例えば第２図のような回路構成でも良い。第
２図においてカレントミラー回路７は、左右のトランジ
スタサイズ比に比例した電流が流れ、さらにゲート信号
を共通とした部分についてもトランジスタサイズ比で示
される電流源を構成し、外部制菌信号によりバイポーラ
トランジスタに流す電流値を制御して温度特性を制御す
るものである。
また、上記実施例ではアナログスイッチ５をＰ形のＭＯ
ＳＦＥＴのゲート部分に構成したが、第３図に示すよう
にドレイン部分に構成するようにしても良い。つまり、
電流のＯＮ１０ Ｆ Ｆが制御できればどこに配置して
も良い。第３図において、アナログスイッチ５は、Ｐ形
のＭＯＳＦＥＴに流れるソース・ドレイン電流Ｉ０が流
れないように外部からアナログスイッチをハイインピー
ダンス状態にすることにより電流のＯＮ１０ Ｆ Ｆを
制御する。
ＳＦＥＴのゲート部分に構成したが、第３図に示すよう
にドレイン部分に構成するようにしても良い。つまり、
電流のＯＮ１０ Ｆ Ｆが制御できればどこに配置して
も良い。第３図において、アナログスイッチ５は、Ｐ形
のＭＯＳＦＥＴに流れるソース・ドレイン電流Ｉ０が流
れないように外部からアナログスイッチをハイインピー
ダンス状態にすることにより電流のＯＮ１０ Ｆ Ｆを
制御する。
さらに上記実施例では、バイポーラトランジスタＱ、に
流れる電流をアナログ・スイッチを０Ｎ１０ＦＦして制
御しているが、第４図のようにバイポーラトランジスタ
Ｑ２．Ｑ、に流れる電流を制御しても同様の効果が得ら
れる。動作としては、バイポーラトランジスタＱ１に流
れる電流を増やして、Ｑｌ ：Ｑａの電流比を変化させ
ることにより温度特性を制御する。
流れる電流をアナログ・スイッチを０Ｎ１０ＦＦして制
御しているが、第４図のようにバイポーラトランジスタ
Ｑ２．Ｑ、に流れる電流を制御しても同様の効果が得ら
れる。動作としては、バイポーラトランジスタＱ１に流
れる電流を増やして、Ｑｌ ：Ｑａの電流比を変化させ
ることにより温度特性を制御する。
〔発明の効果１
以上のようにこの発明によれば、外部からバイポーラト
ランジスタに流すコレクタ電流を制御してベース・エミ
ッタ間電圧の温度依存性を打消すように制御するので、
カレントミラー回路のバイポーラトランジスタの特性合
せにトリミングを施す必要がな（なり、温度変化に対し
て高精度の出力電圧を得ることができる効果がある。
ランジスタに流すコレクタ電流を制御してベース・エミ
ッタ間電圧の温度依存性を打消すように制御するので、
カレントミラー回路のバイポーラトランジスタの特性合
せにトリミングを施す必要がな（なり、温度変化に対し
て高精度の出力電圧を得ることができる効果がある。
第１図はこの発明の一実施例による基準電圧源回路図、
第２図、第３図、及び第４図はこの発明の他の実施例を
示す基準電圧源回路図、第５図は従来の基準電圧源回路
の原理図、第６図は従来の基準電圧源回路図である。 図において、１はＰ形（７）ＭＯＳＦＥＴ、２ハＮ形の
ＭＯＳＦＥＴ、３はバイポーラトランジスタ、４は抵抗
、５はアナログスイッチ、６は制御端子、７はカレント
ミラー回路である。 なお、図中、同一符号は同一、又は相当部分を示す。
第２図、第３図、及び第４図はこの発明の他の実施例を
示す基準電圧源回路図、第５図は従来の基準電圧源回路
の原理図、第６図は従来の基準電圧源回路図である。 図において、１はＰ形（７）ＭＯＳＦＥＴ、２ハＮ形の
ＭＯＳＦＥＴ、３はバイポーラトランジスタ、４は抵抗
、５はアナログスイッチ、６は制御端子、７はカレント
ミラー回路である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- ＭＯＳＦＥＴで電流源を構成したカレントミラー回路
の電流出力側に夫々直列に接続したバイポーラトランジ
スタと、前記バイポーラトランジスタに流れるコレクタ
電流を制御端子を外部からオン・オフすることによって
制御するアナログスイッチと、前記バイポーラトランジ
スタの片方のエミッタ及び出力電圧取出し側のバイポー
ラトランジスタのエミッタに夫々接続され、それらバイ
ポーラトランジスタのベース・エミッタ間電圧の温度依
存性を前記コレクタ電流を制御して打消す電圧降下用の
抵抗とを備えた基準電圧源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22493890A JPH04106606A (ja) | 1990-08-27 | 1990-08-27 | 基準電圧源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22493890A JPH04106606A (ja) | 1990-08-27 | 1990-08-27 | 基準電圧源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04106606A true JPH04106606A (ja) | 1992-04-08 |
Family
ID=16821541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22493890A Pending JPH04106606A (ja) | 1990-08-27 | 1990-08-27 | 基準電圧源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04106606A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007524944A (ja) * | 2004-01-23 | 2007-08-30 | ズモス・テクノロジー・インコーポレーテッド | Ｃｍｏｓ定電圧発生器 |
| JP2009199482A (ja) * | 2008-02-25 | 2009-09-03 | Seiko Epson Corp | バンドギャップリファレンス回路 |
| JP2010073133A (ja) * | 2008-09-22 | 2010-04-02 | Seiko Instruments Inc | バンドギャップ基準電圧回路 |
-
1990
- 1990-08-27 JP JP22493890A patent/JPH04106606A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007524944A (ja) * | 2004-01-23 | 2007-08-30 | ズモス・テクノロジー・インコーポレーテッド | Ｃｍｏｓ定電圧発生器 |
| JP2009199482A (ja) * | 2008-02-25 | 2009-09-03 | Seiko Epson Corp | バンドギャップリファレンス回路 |
| JP2010073133A (ja) * | 2008-09-22 | 2010-04-02 | Seiko Instruments Inc | バンドギャップ基準電圧回路 |
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