JP2010073133A

JP2010073133A - バンドギャップ基準電圧回路

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Publication number: JP2010073133A
Application number: JP2008242862A
Authority: JP
Inventors: Seiji Yoshikawa; 清至吉川
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2008-09-22
Filing date: 2008-09-22
Publication date: 2010-04-02
Anticipated expiration: 2028-09-22
Also published as: US7990130B2; KR101353199B1; CN101685317B; TW201015266A; JP5285371B2; US20100072972A1; KR20100033940A; TWI464556B; CN101685317A

Abstract

【課題】電源電圧の変動に依存することなく、電源電圧変動除去比の良いバンドギャップ基準電圧回路を提供する。
【解決手段】電圧供給回路５１によって電源電圧Ｖ５は電源電圧Ｖｄｄの変動に依存しなくなる。すると、抵抗４１に発生する正の温度係数を持つ電圧（Ｖ３−Ｖ２）は、電源電圧Ｖｄｄでなくて電源電圧Ｖ５に基づくので、電源電圧Ｖｄｄの変動に依存しない。よって、バンドギャップ基準電圧回路の電源電圧変動除去比が良くなる。
【選択図】図１

Description

本発明は、基準電圧を生成するバンドギャップ基準電圧回路に関する。

従来のバンドギャップ基準電圧回路について説明する。図５は、従来のバンドギャップ基準電圧回路を示す回路図である。

温度が高くなると、ＮＰＮバイポーラトランジスタ（ＮＰＮ）１０１のベース・エミッタ間電圧Ｖｂｅ１が負の温度係数を持って低くなる。この時、ＮＰＮ１０２のエミッタ面積はＮＰＮ１０１よりも大きいので、ＮＰＮ１０２のベース・エミッタ間電圧Ｖｂｅ２は負の温度係数を持ってＮＰＮ１０１よりも低くなる。

ここで、アンプ１０６はノードＡとノードＢとが同一の電圧になるよう動作しているので、ベース・エミッタ間電圧Ｖｂｅ１からベース・エミッタ間電圧Ｖｂｅ２を減算した電圧（ΔＶｂｅ＝Ｖｂｅ１−Ｖｂｅ２）が抵抗１０５に発生する。前述の式より、電圧ΔＶｂｅは正の温度係数を持っている。よって、抵抗１０４〜１０５に流れる電流Ｉ２も正の温度係数を持ち、抵抗１０４に発生する電圧も正の温度係数を持つ。この抵抗１０４〜１０５に発生する正の温度係数を持つ電圧の変動は、負の温度係数を持つベース・エミッタ間電圧Ｖｂｅ２の変動と打ち消し合うので、基準電圧Ｖｒｅｆは、抵抗１０３に流れる電流Ｉ１の温度係数に拘らずに温度に依存しなくなる（例えば、特許文献１参照）。
特開２００３−２５８１０５号公報

しかし、電源電圧Ｖｄｄが変動すると、アンプ１０６の入力段のトランジスタ（図示せず）におけるゲート・ソース間またはゲート・ドレイン間の寄生容量により、そのトランジスタのゲート電圧も変動してしまう。つまり、ノードＡ〜Ｂの電圧が変動してしまう。よって、電圧ΔＶｂｅが電源電圧Ｖｄｄの変動に依存するようになるので、バンドギャップ基準電圧回路の電源電圧変動除去比が悪くなってしまう。

本発明は、上記課題に鑑みてなされ、電源電圧変動除去比の良いバンドギャップ基準電圧回路を提供する。

本発明は、上記課題を解決するため、基準電圧を生成するバンドギャップ基準電圧回路において、温度に基づき、負の温度係数を持つ出力電圧を出力する第一感温素子と、前記温度に基づき、負の温度係数を持つ出力電圧を出力する第二感温素子と、前記第一感温素子の出力電圧から前記第二感温素子の出力電圧を減算した電圧に基づき、正の温度係数を持つ電圧を発生する第一抵抗と、第二電源電圧に基づいて動作し、前記第一感温素子の出力電圧に基づき、出力電流を流す第一の第一導電型ＭＯＳトランジスタと、前記第二電源電圧に基づいて動作し、前記第二感温素子の出力電圧と前記第一抵抗に発生する電圧との合計電圧に基づき、出力電流を流す第二の第一導電型ＭＯＳトランジスタと、前記第二電源電圧に基づいて動作し、前記第二の第一導電型ＭＯＳトランジスタの出力電流に基づき、出力電流を流す第一の第二導電型ＭＯＳトランジスタと、第一電源電圧に基づいて動作し、前記第一の第一導電型ＭＯＳトランジスタ及び前記第一の第二導電型ＭＯＳトランジスタの出力電流によって決定される入力電圧が低くなると前記第二電源電圧が前記第一電源電圧の変動に依存しないで高くなるよう動作し、前記入力電圧が高くなると前記第二電源電圧が前記第一電源電圧の変動に依存しないで低くなるよう動作することにより、前記第一感温素子の出力電圧と前記合計電圧とが等しくなるよう前記第二電源電圧を供給する電圧供給回路と、前記第一電源電圧に基づいて動作し、前記第一抵抗に流れる電流に基づき、正の温度係数を持つ出力電流を流す第三の第一導電型ＭＯＳトランジスタと、前記第三の第一導電型ＭＯＳトランジスタの出力電流に基づき、正の温度係数を持つ電圧を発生する第二抵抗と、前記第三の第一導電型ＭＯＳトランジスタの出力電流及び前記温度に基づき、負の温度係数を持つ出力電圧を出力する第三感温素子と、を備えることを特徴とするバンドギャップ基準電圧回路を提供する。

また、本発明は、上記課題を解決するため、基準電圧を生成するバンドギャップ基準電圧回路において、温度に基づき、負の温度係数を持つ出力電圧を出力する第一感温素子と、前記温度に基づき、負の温度係数を持つ出力電圧を出力する第二感温素子と、前記第一感温素子の出力電圧から前記第二感温素子の出力電圧を減算した電圧に基づき、正の温度係数を持つ電圧を発生する第一抵抗と、第二電源電圧に基づいて動作し、前記第一感温素子の出力電圧に基づき、出力電流を流す第一の第一導電型ＭＯＳトランジスタと、前記第二電源電圧に基づいて動作し、前記第二感温素子の出力電圧と前記第一抵抗に発生する電圧との合計電圧に基づき、出力電流を流す第二の第一導電型ＭＯＳトランジスタと、前記第二電源電圧に基づいて動作し、前記第二の第一導電型ＭＯＳトランジスタの出力電流に基づき、出力電流を流す第一の第二導電型ＭＯＳトランジスタと、第一電源電圧に基づいて動作し、前記第一の第一導電型ＭＯＳトランジスタ及び前記第一の第二導電型ＭＯＳトランジスタの出力電流によって決定される入力電圧が低くなると前記第二電源電圧が前記第一電源電圧の変動に依存しないで高くなるよう動作し、前記入力電圧が高くなると前記第二電源電圧が前記第一電源電圧の変動に依存しないで低くなるよう動作することにより、前記第一感温素子の出力電圧と前記合計電圧とが等しくなるよう前記第二電源電圧を供給する電圧供給回路と、前記第一電源電圧に基づいて動作し、前記第一抵抗に流れる電流に基づき、正の温度係数を持つ出力電流を流す第三の第一導電型ＭＯＳトランジスタと、前記第一電源電圧に基づいて動作し、前記第一感温素子の出力電圧及び第二抵抗に基づき、負の温度係数を持つ出力電流を流す第四の第一導電型ＭＯＳトランジスタと、前記第一電源電圧に基づいて動作し、前記第四の第一導電型ＭＯＳトランジスタの出力電流に基づき、負の温度係数を持つ出力電流を流す第五の第一導電型ＭＯＳトランジスタと、前記第三の第一導電型ＭＯＳトランジスタの正の温度係数を持つ出力電流及び前記第五の第一導電型ＭＯＳトランジスタの負の温度係数を持つ出力電流の両方を流すことにより、前記基準電圧を発生する第二抵抗と、を備えることを特徴とするバンドギャップ基準電圧回路を提供する。

本発明のバンドギャップ基準電圧回路では、電圧供給回路によって第二電源電圧は第一電源電圧の変動に依存しない。すると、第一抵抗に発生する正の温度係数を持つ電圧は、第一電源電圧でなくて第二電源電圧に基づくので、第一電源電圧の変動に依存しない。よって、バンドギャップ基準電圧回路の電源電圧変動除去比が良くなる。

以下、本発明の実施形態を、図面を参照して説明する。

＜第一実施形態＞
図１は、第一実施形態のバンドギャップ基準電圧回路を示す回路図である。

［要素］バンドギャップ基準電圧回路は、ＰＭＯＳトランジスタ（ＰＭＯＳ）１１〜２１、ＰＭＯＳ２３、ＮＭＯＳトランジスタ（ＮＭＯＳ）３２〜３３、ＮＭＯＳ３５、ＮＭＯＳ３７、抵抗４１〜４２、電圧供給回路５１及びＰＮＰバイポーラトランジスタ（ＰＮＰ）６１〜６３を備える。

［要素の接続関係］電圧供給回路５１は、電源端子をバンドギャップ基準電圧回路の電源端子に接続され、接地端子をバンドギャップ基準電圧回路の接地端子に接続され、入力端子をＰＭＯＳ１２のドレインとＮＭＯＳ３２のドレインとの接続点に接続される。ＰＭＯＳ１１は、ソースを電圧供給回路５１の出力端子に接続され、ドレインをＰＭＯＳ１２のソースに接続される。ＮＭＯＳ３２は、ソースを接地端子に接続され、ドレインをＰＭＯＳ１２のドレインに接続される。ＰＭＯＳ１３は、ゲートをＰＭＯＳ１１のゲートに接続され、ソースを電圧供給回路５１の出力端子に接続され、ドレインをＰＭＯＳ１４のソースに接続される。ＰＭＯＳ１４は、ゲートをＰＭＯＳ１２のゲートに接続され、ドレインをＰＮＰ６１のエミッタ及びＰＭＯＳ１１のゲートに接続される。ＰＮＰ６１は、ベース及びコレクタを接地端子に接続される。

ＰＭＯＳ１５は、ゲートをＰＭＯＳ１７のゲートに接続され、ソースを電圧供給回路５１の出力端子に接続され、ドレインをＰＭＯＳ１６のソースに接続される。ＰＭＯＳ１６は、ゲートをＰＭＯＳ１８のゲートに接続される。ＰＭＯＳ１７は、ソースを電圧供給回路５１の出力端子に接続され、ドレインをＰＭＯＳ１８のソースに接続される。ＰＭＯＳ１８は、ドレインをＮＭＯＳ３３のゲート及びドレインとＮＭＯＳ３２のゲートとに接続される。ＰＭＯＳ１９は、ゲートをＰＭＯＳ１７のゲート及びＰＭＯＳ１６のドレインと抵抗４１との接続点に接続され、ソースを電圧供給回路５１の出力端子に接続され、ドレインをＰＭＯＳ２０のソースに接続される。ＰＭＯＳ２０は、ゲートをＰＭＯＳ１８のゲート、抵抗４１とＰＮＰ６２のエミッタとの接続点及びＰＭＯＳ１２のゲートに接続され、ドレインをＮＭＯＳ３５のゲート及びドレインとＮＭＯＳ３７のゲートとに接続される。ＰＮＰ６２は、ベース及びコレクタを接地端子に接続される。ＮＭＯＳ３３は、ソースを接地端子に接続される。ＮＭＯＳ３５は、ソースを接地端子に接続される。

ＮＭＯＳ３７は、ソースを接地端子に接続され、ドレインをＰＭＯＳ２１のゲート及びドレインとＰＭＯＳ２３のゲートとに接続される。ＰＭＯＳ２１は、ソースを電源端子に接続される。ＰＭＯＳ２３は、ソースを電源端子に接続され、ドレインを出力端子５２に接続される。抵抗４２は、出力端子５２とＰＮＰ６３のエミッタとの間に設けられる。ＰＮＰ６３は、ベース及びコレクタを接地端子に接続される。

［要素の機能］ＰＮＰ６１は、温度に基づき、負の温度係数を持つ電圧Ｖ１を出力する。ＰＮＰ６２は、温度に基づき、負の温度係数を持つ電圧Ｖ２を出力する。抵抗４１は、電圧Ｖ１から電圧Ｖ２を減算した電圧に基づき、正の温度係数を持つ電圧（Ｖ３−Ｖ２）を発生する。ＰＭＯＳ１１は、電源電圧Ｖ５に基づいて動作し、電圧Ｖ１に基づき、出力電流を流す。ＰＭＯＳ１７は、電源電圧Ｖ５に基づいて動作し、電圧Ｖ３に基づき、出力電流を流す。ＮＭＯＳ３２は、電源電圧Ｖ５に基づいて動作し、ＰＭＯＳ１７の出力電流に基づき、出力電流を流す。従って、電圧Ｖ４は電圧Ｖ１及びＶ３によって決定される。電圧供給回路５１は、電圧Ｖ４に基づいて電源電圧Ｖ５を出力する。電源電圧Ｖ５は、電圧Ｖ４が低くなると高くなり、電圧Ｖ４が高くなると低くなる。すなわち電圧供給回路５１は、電圧Ｖ１と電圧Ｖ３とが等しくなるよう電源電圧Ｖ５を制御する。そして、電源電圧Ｖ５は電源電圧Ｖｄｄの変動に依存しない。

ＰＭＯＳ２３は、電源電圧Ｖｄｄに基づいて動作し、抵抗４１に流れる電流に基づき、正の温度係数を持つ出力電流を流す。抵抗４２は、ＰＭＯＳ２３の出力電流に基づき、正の温度係数を持つ電圧（Ｖｒｅｆ−Ｖ７）を発生する。ＰＮＰ６３は、ＰＭＯＳ２３の出力電流及び温度に基づき、負の温度係数を持つ電圧Ｖ７を出力する。

次に、第一実施形態のバンドギャップ基準電圧回路の動作について説明する。

ここで、ＰＭＯＳ１１〜２０は、同じサイズである。ＰＭＯＳ２１及びＰＭＯＳ２３は、同じサイズである。ＮＭＯＳ３２及びＮＭＯＳ３３は、同じサイズである。ＮＭＯＳ３５及びＮＭＯＳ３７は、同じサイズである。ＰＮＰ６１とＰＮＰ６２とのエミッタ面積比は、１：Ｎである。ＰＮＰ６１とＰＮＰ６３とのエミッタ面積比は、１：Ｍである。

また、ＰＮＰ６１のエミッタ電圧は電圧Ｖ１であり、ＰＮＰ６２のエミッタ電圧は電圧Ｖ２であり、ＰＭＯＳ１６のドレイン電圧は電圧Ｖ３であり、電圧供給回路５１の入力電圧は電圧Ｖ４であり、電圧供給回路５１の出力電圧は電源電圧Ｖ５であり、ＰＮＰ６３のエミッタ電圧は電圧Ｖ７である。ＰＭＯＳ１１は電流Ｉ１１を流し、ＰＭＯＳ１３は電流Ｉ１３を流し、ＰＭＯＳ１５は電流Ｉ１５を流し、ＰＭＯＳ１７は電流Ｉ１７を流し、ＰＭＯＳ１９は電流Ｉ１９を流し、ＰＭＯＳ２３は電流Ｉ２３を流し、ＮＭＯＳ３２は電流Ｉ３２を流す。

［温度が高くなる時の動作］電圧Ｖ１が低くなり、その分、ＰＭＯＳ１１がオンしていき、電流Ｉ１１が増えていく。

また、電圧Ｖ２は電圧Ｖ１よりもさらに低くなるので、電圧Ｖ３は電圧Ｖ１よりも低くなる。すると、その分、ＰＭＯＳ１７がオンしていき、電流Ｉ１７が増えていく。この時、電流Ｉ１７は電流Ｉ１１よりも多くなっている。電流Ｉ１７はＮＭＯＳ３２〜３３からなるカレントミラー回路によって電流Ｉ３２になり、電流Ｉ３２も増えていく。

ここで、電流Ｉ３２は電流Ｉ１１よりも多いので、電圧Ｖ４は低くなる。後述するが、電圧供給回路５１は電圧Ｖ４が低くなると電源電圧Ｖ５が高くなるよう動作するようになっているので、電源電圧Ｖ５が高くなる。すると、ＰＭＯＳ１５のゲート・ソース間電圧が高くなるので、ＰＭＯＳ１５がオンしていき、電流Ｉ１５が増えていく。この電流Ｉ１５により、抵抗４１に発生する電圧（Ｖ３−Ｖ２）が高くなり、ＰＭＯＳ１７がオフしていき、電流Ｉ１７が少なくなる。電流Ｉ１７が電流Ｉ１１と等しくなるまで少なくなると、電流Ｉ３２も電流Ｉ１１と等しくなるので、電圧Ｖ４〜Ｖ５が変動せずに安定する。すると、電流Ｉ１１と電流Ｉ１７とが等しくなるので、ＰＭＯＳ１１及びＰＭＯＳ１３からなるカレントミラー回路とＰＭＯＳ１５及びＰＭＯＳ１７からなるカレントミラー回路とにより、電流Ｉ１３と電流Ｉ１５とが等しくなり、電圧Ｖ１と電圧Ｖ３とも等しくなる。つまり、電圧供給回路５１は、電圧Ｖ１と電圧Ｖ３とが等しくなるよう電源電圧Ｖ５を変動させる。よって、抵抗４１に電圧（Ｖ１−Ｖ２）と正確に等しい電圧（Ｖ３−Ｖ２）が発生する。

前述のように、電圧Ｖ１と電圧Ｖ３とが等しく、電圧Ｖ１〜Ｖ２は負の温度係数を持ち、電圧Ｖ２の負の温度係数は電圧Ｖ１よりも急な傾きになっている。よって、抵抗４１に発生する電圧（Ｖ３−Ｖ２）は正の温度係数を持つ。すると、抵抗４１に流れる電流Ｉ１５も正の温度係数を持つ。電流Ｉ１５は、ＰＭＯＳ１５及びＰＭＯＳ１９からなるカレントミラー回路により、電流Ｉ１９になる。この電流Ｉ１９は、ＮＭＯＳ３５及びＮＭＯＳ３７からなるカレントミラー回路とＰＭＯＳ２１及びＰＭＯＳ２３からなるカレントミラー回路とにより、電流Ｉ２３になる。電流Ｉ２３は正の温度係数を持つので、抵抗４２に発生する電圧（Ｖｒｅｆ−Ｖ７）も正の温度係数を持つ。電圧Ｖ７は負の温度係数を持つので、出力端子５２で電圧（Ｖｒｅｆ−Ｖ７）の正の温度係数と電圧Ｖ７の負の温度係数とが相殺されると、基準電圧Ｖｒｅｆは温度特性を持ちにくくなる。この基準電圧Ｖｒｅｆは、ＮＭＯＳ３５及びＮＭＯＳ３７からなるカレントミラー回路とＰＭＯＳ２１及びＰＭＯＳ２３からなるカレントミラー回路とにより、変動して低くなることがある電源電圧Ｖ５でなくて電源電圧Ｖｄｄに基づいている。

なお、ＰＭＯＳ１２とＰＭＯＳ１４とＰＭＯＳ１６とＰＭＯＳ１８とＰＭＯＳ２０とは、ＰＭＯＳ１１とＰＭＯＳ１３とＰＭＯＳ１５とＰＭＯＳ１７とＰＭＯＳ１９とに対し、カスコード回路として機能する。後者のトランジスタ群と前者のトランジスタ群との各ゲート電圧差は抵抗４１に発生する電圧（Ｖ３−Ｖ２）になるので、後者のトランジスタ群と前者のトランジスタ群との各ソース電圧差も抵抗４１に発生する電圧（Ｖ３−Ｖ２）になる。つまり、後者のトランジスタ群の各ソース・ドレイン間電圧は、抵抗４１に発生する電圧（Ｖ３−Ｖ２）になる。よって、後者のトランジスタ群の各ドレイン電圧は、後者のトランジスタ群の各ドレインに対する接続関係にそれぞれ基づかず、抵抗４１に発生する電圧（Ｖ３−Ｖ２）に基づく。

［温度が低くなる時の動作］前述のように、抵抗４１に電圧（Ｖ１−Ｖ２）と正確に等しい電圧（Ｖ３−Ｖ２）が発生し、基準電圧Ｖｒｅｆは温度特性を持ちにくくなる。

次に、第一実施形態のバンドギャップ基準電圧回路の各ノードで成立する数式についてそれぞれ説明する。

ボルツマン定数がｋ、絶対温度がＴ、素電荷の絶対値がｑとすると、係数Ａは式１によって算出される。
Ａ＝ｋＴ／ｑ・・・（１）
電流Ｉ１１と電流Ｉ１３と電流Ｉ１５と電流Ｉ１７と電流Ｉ１９と電流Ｉ２３との電流が等しくてＩであるとし、逆方向飽和電流がＩｓであるとすると、電圧Ｖ１とＶ２は夫々式２と式３によって算出される。
Ｖ１＝Ａｌｎ（Ｉ／Ｉｓ）・・・（２）
Ｖ２＝Ａｌｎ｛Ｉ／（ＮＩｓ）｝・・・（３）
式（２）〜（３）より、抵抗４１に発生する電圧（Ｖ３−Ｖ２）は式４によって算出される。
Ｖ３−Ｖ２
＝Ｖ１−Ｖ２
＝Ａｌｎ（Ｉ／Ｉｓ）−Ａｌｎ｛Ｉ／（ＮＩｓ）｝
＝Ａｌｎ（Ｎ）・・・（４）
式（４）より、抵抗４１の抵抗がＲ１であるとすると、電流Ｉは式５によって算出される。
Ｉ
＝（Ｖ３−Ｖ２）／Ｒ１
＝Ａｌｎ（Ｎ）／Ｒ１・・・（５）
ＰＭＯＳ１１〜２０において、ゲート長がＬｐであるとし、ゲート幅がＷｐであるとし、キャリア移動度がμｐであるとし、ゲート絶縁膜の容量がＣｏｘｐであるとすると、ドライブ能力Ｄｐは式６によって算出される。
Ｄｐ＝（Ｌｐ／Ｗｐ）・１／（μｐ・Ｃｏｘｐ）・・・（６）
ＰＭＯＳ１１とＰＭＯＳ１３とＰＭＯＳ１５とＰＭＯＳ１７とにおいて、ソース・ドレイン間電圧Ｖｄｓｐは式７によって算出される。
Ｖｄｓｐ＝Ｄｐ^1/2・（２Ｉ）^1/2・・・（７）
ＰＭＯＳ１１とＰＭＯＳ１３とＰＭＯＳ１５とＰＭＯＳ１７とにおいて、これらのトランジスタのソース・ドレイン間電圧Ｖｄｓｐは抵抗４１に発生する電圧になるので、式（４）より、
Ｖｄｓｐ＝Ａｌｎ（Ｎ）・・・（８）
が成立し、式（７）及び式（８）より、
Ｄｐ^1/2・（２Ｉ）^1/2＝Ａｌｎ（Ｎ）・・・（９）
が成立する。ここで、これらのトランジスタの動作が確保されるように、
Ｄｐ^1/2・（２Ｉ）^1/2＜Ａｌｎ（Ｎ）・・・（１０）
が常に成立している必要がある。つまり、式（５）より、
Ｄｐ^1/2・（２Ａｌｎ（Ｎ）／Ｒ１）^1/2＜Ａｌｎ（Ｎ）
２Ｄｐ／Ｒ１＜Ａｌｎ（Ｎ）・・・（１１）
が常に成立している必要がある。式（１１）の右辺及び左辺は共に正の温度係数を持つので、式（１１）は比較的容易に成立する。

ＰＭＯＳ１１とＰＭＯＳ１３とＰＭＯＳ１５とＰＭＯＳ１７とにおいて、閾値電圧がＶｔｐであるとすると、ゲート・ソース間電圧Ｖｇｓｐは式１２によって算出される。
Ｖｇｓｐ＝Ｖｔｐ＋Ｖｄｓｐ・・・（１２）
電圧Ｖ５は式１３によって算出される。
Ｖ５＝Ｖ１＋Ｖｇｓｐ・・・（１３）
電圧Ｖ７は式１４によって算出される。
Ｖ７＝Ａｌｎ｛Ｉ／（ＭＩｓ）｝・・・（１４）
式（５）より、抵抗４２の抵抗がＲ２であるとすると、電圧（Ｖｒｅｆ−Ｖ７）は式１５によって算出される。
Ｖｒｅｆ−Ｖ７
＝Ｉ・Ｒ２
＝Ａｌｎ（Ｎ）・Ｒ２／Ｒ１・・・（１５）
式（５）及び式（１４）〜（１５）より、電圧Ｖｒｅｆは式１６によって算出される。
Ｖｒｅｆ
＝Ｖ７＋（Ｖｒｅｆ−Ｖ７）
＝Ａｌｎ｛Ｉ／（ＭＩｓ）｝＋Ａｌｎ（Ｎ）・Ｒ２／Ｒ１
＝Ａｌｎ｛Ａｌｎ（Ｎ）／（Ｒ１・ＭＩｓ）｝＋Ａｌｎ（Ｎ）・Ｒ２／Ｒ１
＝−Ａｌｎ｛（Ｒ１・ＭＩｓ）／Ａｌｎ（Ｎ）｝＋Ａｌｎ（Ｎ）・Ｒ２／Ｒ１・・・（１６）
ここで、式（１６）の第一項の｛（Ｒ１・ＭＩｓ）／Ａｌｎ（Ｎ）｝において、分母の係数Ａ及び分子の逆方向飽和電流Ｉｓは温度変化する。そこで、分母のＮ及び分子の抵抗Ｒ１とＭとが調整されることにより、分母の温度変化と分子の温度変化とが等しくなると、前述の｛（Ｒ１・ＭＩｓ）／Ａｌｎ（Ｎ）｝の温度変化がなくなる。

次に、電圧供給回路５１について説明する。図２は、電圧供給回路の一例を示す回路図である。

［要素］電圧供給回路５１は、デプレッションＮＭＯＳ８１、抵抗８２及びＮＭＯＳ８３を有する。電圧供給回路５１は、電源端子８４、接地端子８５、入力端子８６及び出力端子８７を有する。

［要素の接続関係］デプレッションＮＭＯＳ８１は、ゲートを抵抗８２とＮＭＯＳ８３のドレインとの接続点に接続され、ソースを出力端子に接続され、ドレインを電源端子８４に接続される。抵抗８２は、出力端子８７とＮＭＯＳ８３のドレインとの間に設けられる。ＮＭＯＳ８３は、ゲートを入力端子８６に接続され、ソースを接地端子８５に接続される。電源電圧Ｖｄｄが電源端子８４に入力し、接地電圧Ｖｓｓが接地端子８５に入力し、電圧Ｖ４が入力端子８６に入力し、電源電圧Ｖ５が出力端子８７から出力される。

［動作］電圧Ｖ４が低くなると、ＮＭＯＳ８３がオフしていき、デプレッションＮＭＯＳ８１のゲート電圧が高くなる。すると、デプレッションＮＭＯＳ８１はオンしていき、電源電圧Ｖ５が高くなる。また、電圧Ｖ４が高くなると、前述のように、電源電圧Ｖ５が低くなる。なお、抵抗８２に電流が流れると、抵抗８２に電圧が発生し、その分、デプレッションＮＭＯＳ８１のゲート・ソース間電圧が低くなる。すると、デプレッションＮＭＯＳ８１はオフしていき、デプレッションＮＭＯＳ８１に流れる電流が少なくなる。よって、電圧供給回路５１の消費電流が少なくなる。また、抵抗８２に電流が流れると、抵抗８２に電圧が発生するので、デプレッションＮＭＯＳ８１のゲート・ソース間電圧はマイナスの電圧になる。しかし、デプレッションＮＭＯＳ８１の閾値電圧はさらに低いマイナスの電圧であるので、デプレッションＮＭＯＳ８１はオンして電流を流すことができる。

［効果］このようにすると、電圧Ｖ４〜Ｖ５によって抵抗８２及びＮＭＯＳ８３に流れる電流は決定され、この電流によって抵抗８２はデプレッションＮＭＯＳ８１のゲート・ソース間電圧を発生し、このゲート・ソース間電圧及び電圧Ｖ４によって電源電圧Ｖ５が決定される。よって、電源電圧Ｖｄｄが変動しても、デプレッションＮＭＯＳ８１のドレイン電圧が変動するだけであり、電源電圧Ｖ５は変動しない。つまり、電圧供給回路５１によって電源電圧Ｖ５は電源電圧Ｖｄｄの変動に依存しない。すると、抵抗４１に発生する正の温度係数を持つ電圧（Ｖ３−Ｖ２）は、電源電圧Ｖｄｄでなくて電源電圧Ｖ５に基づくので、電源電圧Ｖｄｄの変動に依存しない。よって、バンドギャップ基準電圧回路の電源電圧変動除去比が良くなる。

また、アンプでなくて容易な回路構成を持つ電圧供給回路５１によって電圧Ｖ１と電圧Ｖ３とが等しくなるので、その分、バンドギャップ基準電圧回路の回路規模が小さくなる。

また、アンプが使用されず、アンプを制御する定電流源が存在せず、その定電流源で電源電圧Ｖ５が消費されないので、その分、電源電圧Ｖ５が低くても良い。よって、最低動作のための電源電圧Ｖ５が低くなることができる。

また、例えば、アンプが使用され、アンプを制御する定電流源が存在し、その定電流源の定電流で各ＰＭＯＳが動作するとする。すると、温度が低くなると、閾値電圧が高くなり、オーバードライブ電圧は変化せず、温度が高くなると、閾値電圧が低くなり、オーバードライブ電圧は変化せず、オーバードライブ電圧が一定になってしまう。しかし、本発明では、アンプが使用されず、アンプを制御する定電流源が存在せず、その定電流源の定電流で各ＰＭＯＳが動作しない。すると、温度が低くなると、閾値電圧が高くなり、オーバードライブ電圧が低くなり、温度が高くなると、閾値電圧が低くなり、オーバードライブ電圧が高くなり、オーバードライブ電圧が一定にならない。つまり、閾値電圧とオーバードライブ電圧との変化が相殺される。よって、温度が低い時のゲート・ソース間電圧が低くなるので、その分、電源電圧Ｖ５が低くても良い。よって、最低動作のための電源電圧Ｖ５が低くなることができる。

また、ＰＭＯＳ１２とＰＭＯＳ１４とＰＭＯＳ１６とＰＭＯＳ１８とＰＭＯＳ２０との各ゲート・ドレイン間電圧（カスコード回路用電圧）は既に存在する抵抗４１に発生する電圧（Ｖ３−Ｖ２）であるので、各カスコード回路用電圧を生成するための回路を新たに設ける必要性はない。よって、その分、バンドギャップ基準電圧回路の回路規模が小さくなる。

また、温度が高くなっても、電源電圧Ｖ５が高くなり、ＰＭＯＳ１１とＰＭＯＳ１３とＰＭＯＳ１５とＰＭＯＳ１７とＰＭＯＳ１９とのゲート・ソース間電圧及びソース・ドレイン間電圧も高くなるので、これらのトランジスタのドライブ能力が低くならない。

＜第二実施形態＞
図３は、第二実施形態のバンドギャップ基準電圧回路を示す回路図である。

［要素］第二実施形態のバンドギャップ基準電圧回路は、第一実施形態と比較すると、ＰＭＯＳ２２、ＰＭＯＳ２４、抵抗４３〜４４、ＮＭＯＳ３４及びＮＭＯＳ３６が追加されている。

［要素の接続関係］ＰＭＯＳ１９は、ゲートをＰＭＯＳ１７のゲート及びＰＭＯＳ１６のドレインと抵抗４１との接続点に接続され、ソースを電圧供給回路５１の出力端子に接続され、ドレインをＰＭＯＳ２０のソースに接続される。ＰＭＯＳ２０は、ゲートをＰＭＯＳ１８のゲート、抵抗４１とＰＮＰ６２のエミッタとの接続点及びＰＭＯＳ１２のゲートに接続され、ドレインをＮＭＯＳ３４のゲート及びＮＭＯＳ３６のゲートに接続される。抵抗４３は、ＰＭＯＳ２０のドレインとＮＭＯＳ３４のドレインとの間に設けられる。ＮＭＯＳ３４は、ソースをＮＭＯＳ３５のドレインに接続される。ＮＭＯＳ３５は、ゲートをＮＭＯＳ３７のゲート及びＮＭＯＳ３４のドレインに接続され、ソースを接地端子に接続される。ＰＭＯＳ２１は、ゲートをＰＭＯＳ２３のゲート及びＰＭＯＳ２２のドレインに接続され、ソースを電源端子に接続され、ドレインをＰＭＯＳ２２のソースに接続される。ＰＭＯＳ２２は、ゲートをＰＭＯＳ２４のゲート及び抵抗４４とＮＭＯＳ３６のドレインとの接続点に接続される。抵抗４４は、ＰＭＯＳ２２のドレインとＮＭＯＳ３６のドレインとの間に設けられる。ＮＭＯＳ３６は、ソースをＮＭＯＳ３７のドレインに接続される。ＮＭＯＳ３７は、ソースを接地端子に接続される。ＰＭＯＳ２３は、ソースを電源端子に接続され、ドレインをＰＭＯＳ２４のソースに接続される。ＰＭＯＳ２４は、ドレインを出力端子５２に接続される。抵抗４２は、出力端子５２とＰＮＰ６３のエミッタとの間に設けられる。ＰＮＰ６３は、ベース及びコレクタを接地端子に接続される。

次に、第二実施形態のバンドギャップ基準電圧回路の動作について説明する。

ここで、ＰＭＯＳ２１〜２４は、同じサイズである。ＮＭＯＳ３４〜３７は、同じサイズである。

［温度が高くなる時の動作］第一実施形態のように、抵抗４１に電圧（Ｖ１−Ｖ２）と正確に等しい電圧（Ｖ３−Ｖ２）が発生し、基準電圧Ｖｒｅｆは温度特性を持ちにくくなる。

なお、ＮＭＯＳ３４及びＮＭＯＳ３６は、ＮＭＯＳ３５及びＮＭＯＳ３７に対し、カスコード回路として機能する。後者のトランジスタ群と前者のトランジスタ群との各ゲート電圧差は抵抗４３に発生する電圧になるので、後者のトランジスタ群と前者のトランジスタ群との各ソース電圧差も抵抗４３に発生する電圧になる。つまり、後者のトランジスタ群の各ソース・ドレイン間電圧は、抵抗４３に発生する電圧になる。よって、後者のトランジスタ群の各ドレイン電圧は、後者のトランジスタ群の各ドレインに対する接続関係にそれぞれ基づかず、抵抗４３に発生する電圧に基づく。

また、ＰＭＯＳ２２及びＰＭＯＳ２４は、ＮＭＯＳ２１及びＮＭＯＳ２３に対し、カスコード回路として機能する。後者のトランジスタ群と前者のトランジスタ群との各ゲート電圧差は抵抗４４に発生する電圧になるので、後者のトランジスタ群と前者のトランジスタ群との各ソース電圧差も抵抗４４に発生する電圧になる。つまり、後者のトランジスタ群の各ソース・ドレイン間電圧は、抵抗４４に発生する電圧になる。よって、後者のトランジスタ群の各ドレイン電圧は、後者のトランジスタ群の各ドレインに対する接続関係にそれぞれ基づかず、抵抗４４に発生する電圧に基づく。

［温度が低くなる時の動作］第一実施形態のように、抵抗４１に電圧（Ｖ１−Ｖ２）と正確に等しい電圧（Ｖ３−Ｖ２）が発生し、基準電圧Ｖｒｅｆは温度特性を持ちにくくなる。

次に、第二実施形態のバンドギャップ基準電圧回路の各ノードで成立する数式についてそれぞれ説明する。

式（５）より、抵抗４３の抵抗がＲ３であるとすると、抵抗４３に発生する電圧Ｖｒ３は式２１によって算出される。
Ｖｒ３
＝Ｉ・Ｒ３
＝Ａｌｎ（Ｎ）・Ｒ３／Ｒ１・・・（２１）
ＮＭＯＳ３４〜３７において、ゲート長がＬｎであるとし、ゲート幅がＷｎであるとし、キャリア移動度がμｎであるとし、ゲート絶縁膜の容量がＣｏｘｎであるとすると、ドライブ能力Ｄｎは式２２によって算出される。
Ｄｎ＝（Ｌｎ／Ｗｎ）・１／（μｎ・Ｃｏｘｎ）・・・（２２）
ＮＭＯＳ３５及びＮＭＯＳ３７において、ソース・ドレイン間電圧Ｖｄｓｎは式２３によって算出される。
Ｖｄｓｎ＝Ｄｎ^1/2・（２Ｉ）^1/2・・・（２３）
ＮＭＯＳ３５及びＮＭＯＳ３７において、これらのトランジスタのソース・ドレイン間電圧Ｖｄｓｎは抵抗４３に発生する電圧Ｖｒ３になるので、式（２１）より、
Ｖｄｓｎ＝Ａｌｎ（Ｎ）・Ｒ３／Ｒ１・・・（２４）
が成立し、式（２３）及び式（２４）より、
Ｄｎ^1/2・（２Ｉ）^1/2＝Ａｌｎ（Ｎ）・Ｒ３／Ｒ１・・・（２５）
が成立する。ここで、これらのトランジスタの動作が確保されるように、
Ｄｎ^1/2・（２Ｉ）^1/2＜Ａｌｎ（Ｎ）・Ｒ３／Ｒ１・・・（２６）
が常に成立している必要がある。つまり、式（５）より、
Ｄｎ^1/2・（２Ａｌｎ（Ｎ）／Ｒ１）^1/2＜Ａｌｎ（Ｎ）・Ｒ３／Ｒ１
２Ｄｎ・Ｒ１／Ｒ３²＜Ａｌｎ（Ｎ）・・・（２７）
が常に成立している必要がある。式（２７）の右辺及び左辺は共に正の温度係数を持つので、式（２７）は比較的容易に成立する。

式（５）より、抵抗４４の抵抗がＲ４であるとすると、抵抗４４に発生する電圧Ｖｒ４は式２８によって算出される。
Ｖｒ４
＝Ｉ・Ｒ４
＝Ａｌｎ（Ｎ）・Ｒ４／Ｒ１・・・（２８）
ＰＭＯＳ１１〜２４において、ゲート長がＬｐであるとし、ゲート幅がＷｐであるとし、キャリア移動度がμｐであるとし、ゲート絶縁膜の容量がＣｏｘｐであるとすると、ドライブ能力Ｄｐは式２９によって算出される。
Ｄｐ＝（Ｌｐ／Ｗｐ）・１／（μｐ・Ｃｏｘｐ）・・・（２９）
ＰＭＯＳ２１及びＰＭＯＳ２３において、ソース・ドレイン間電圧Ｖｄｓｐは式３０によって算出される。
Ｖｄｓｐ＝Ｄｐ^1/2・（２Ｉ）^1/2・・・（３０）
ＰＭＯＳ２１及びＰＭＯＳ２３において、これらのトランジスタのソース・ドレイン間電圧Ｖｄｓｐは抵抗４４に発生する電圧Ｖｒ４になるので、式（２８）より、
Ｖｄｓｎ＝Ａｌｎ（Ｎ）・Ｒ４／Ｒ１・・・（３１）
が成立し、式（３０）及び式（３１）より、
Ｄｐ^1/2・（２Ｉ）^1/2＝Ａｌｎ（Ｎ）・Ｒ４／Ｒ１・・・（３２）
が成立する。ここで、これらのトランジスタの動作が確保されるように、
Ｄｐ^1/2・（２Ｉ）^1/2＜Ａｌｎ（Ｎ）・Ｒ４／Ｒ１・・・（３３）
が常に成立している必要がある。つまり、式（５）より、
Ｄｐ^1/2・（２Ａｌｎ（Ｎ）／Ｒ１）^1/2＜Ａｌｎ（Ｎ）・Ｒ４／Ｒ１
２Ｄｐ・Ｒ１／Ｒ４²＜Ａｌｎ（Ｎ）・・・（３４）
が常に成立している必要がある。式（３４）の右辺及び左辺は共に正の温度係数を持つので、式（３４）は比較的容易に成立する。

［効果］このようにすると、ＮＭＯＳ３５及びＮＭＯＳ３７の各ドレイン電圧は、ＮＭＯＳ３５及びＮＭＯＳ３７の各ドレインに対する接続関係にそれぞれ基づかず、抵抗４３に発生する電圧Ｖｒ３に基づく。よって、ＮＭＯＳ３５及びＮＭＯＳ３７からなるカレントミラー回路の出力電流が正確になる。また、ＰＭＯＳ２１及びＰＭＯＳ２３の各ドレイン電圧は、ＰＭＯＳ２１及びＰＭＯＳ２３の各ドレインに対する接続関係にそれぞれ基づかず、抵抗４４に発生する電圧Ｖｒ４に基づく。よって、ＰＭＯＳ２１及びＰＭＯＳ２３からなるカレントミラー回路の出力電流が正確になる。

＜第三実施形態＞
図４は、第三実施形態のバンドギャップ基準電圧回路を示す回路図である。

［要素］第三実施形態のバンドギャップ基準電圧回路は、第一実施形態と比較すると、ＰＭＯＳ１９〜２１、ＰＭＯＳ２３、ＮＭＯＳ３５、ＮＭＯＳ３７、抵抗４２及びＰＮＰ６３が削除され、アンプ７１、ＰＭＯＳ７２〜７３、抵抗７５〜７６及びＰＭＯＳ７７〜７８が追加されている。

［要素の接続関係］アンプ７１は、電源端子と接地端子との間に設けられ、非反転入力端子をＰＭＯＳ１４のドレインとＰＮＰ６１のエミッタとの接続点に接続され、反転入力端子をＰＭＯＳ７２のドレインと抵抗７５との接続点に接続され、出力端子をＰＭＯＳ７２〜７３のゲートに接続される。ＰＭＯＳ７２は、ソースを電源端子に接続される。抵抗７５は、ＰＭＯＳ７２のドレインと接地端子との間に設けられる。ＰＭＯＳ７３は、ソースを電源端子に接続され、ドレインを出力端子５２に接続される。抵抗７６は、出力端子５２と接地端子との間に設けられる。ＰＭＯＳ７７は、ゲートをＰＭＯＳ１７のゲート及びＰＭＯＳ１６のドレインと抵抗４１との接続点に接続され、ソースを電圧供給回路５１の出力端子に接続され、ドレインをＰＭＯＳ７８のソースに接続される。ＰＭＯＳ７８は、ゲートをＰＭＯＳ１８のゲート、抵抗４１とＰＮＰ６２のエミッタとの接続点及びＰＭＯＳ１２のゲートに接続され、ドレインを出力端子５２に接続される。

［要素の機能］ＰＭＯＳ７７は、電源電圧Ｖｄｄに基づいて動作し、抵抗４１に流れる電流に基づき、正の温度係数を持つ出力電流を流す。ＰＭＯＳ７２は、電源電圧Ｖｄｄに基づいて動作し、電圧Ｖ１及び抵抗７５に基づき、負の温度係数を持つ出力電流を流す。ＰＭＯＳ７３は、電源電圧Ｖｄｄに基づいて動作し、ＰＭＯＳ７２の出力電流に基づき、負の温度係数を持つ出力電流を流す。抵抗７６は、ＰＭＯＳ７７の正の温度係数を持つ出力電流及びＰＭＯＳ７３の負の温度係数を持つ出力電流の両方を流すことにより、基準電圧Ｖｒｅｆを発生する。

次に、第三実施形態のバンドギャップ基準電圧回路の動作について説明する。

ここで、ＰＭＯＳ１１〜１８及びＰＭＯＳ７７〜７８は、同じサイズである。ＰＭＯＳ７２〜７３は、同じサイズである。

また、アンプ７１の非反転入力端子の電圧は電圧Ｖ１であり、アンプ７１の反転入力端子の電圧は電圧Ｖ８である。ＰＭＯＳ７２は電流Ｉ７２を流し、ＰＭＯＳ７３は電流Ｉ７３を流し、ＰＭＯＳ７７は電流Ｉ７７を流す。

［温度が高くなる時の動作］第一実施形態のように、抵抗４１に電圧（Ｖ１−Ｖ２）と正確に等しい電圧（Ｖ３−Ｖ２）が発生する。

第一実施形態のように、電圧Ｖ１と電圧Ｖ３とが等しく、電圧Ｖ１〜Ｖ２は負の温度係数を持ち、電圧Ｖ２の負の温度係数は電圧Ｖ１よりも急な傾きになっている。よって、抵抗４１に発生する電圧（Ｖ３−Ｖ２）は正の温度係数を持つ。すると、抵抗４１に流れる電流Ｉ１５も正の温度係数を持つ。電流Ｉ１５は、ＰＭＯＳ１５及びＰＭＯＳ７７からなるカレントミラー回路により、電流Ｉ７７になる。電流Ｉ７７も正の温度係数を持つ。

アンプ７１の非反転入力端子と反転入力端子とはイマジナリショートしているので、電圧Ｖ１と電圧Ｖ８とはほぼ等しくなっている。電圧Ｖ１及び電圧Ｖ８は負の温度係数を持つので、電流Ｉ７２も負の温度係数を持つ。電流Ｉ７２は、ＮＭＯＳ７２〜７３からなるカレントミラー回路により、電流Ｉ７３になる。電流Ｉ７３も負の温度係数を持つ。

ここで、電流Ｉ７７及び電流Ｉ７３は抵抗７６に流れ込む。電流Ｉ７７は正の温度係数を持ち、電流Ｉ７３は負の温度係数を持ち、出力端子５２で電流Ｉ７７の正の温度係数と電流Ｉ７３の負の温度係数とが相殺されると、抵抗７６に流れる電流は温度特性を持ちにくくなり、抵抗７６に発生する電圧も温度特性を持ちにくくなるので、基準電圧Ｖｒｅｆも温度特性を持ちにくくなる。

次に、第三実施形態のバンドギャップ基準電圧回路の各ノードで成立する数式についてそれぞれ説明する。

式（２）より、電流Ｉ７２及び電流Ｉ７３の電流が等しくてＩ２であるとし、抵抗７５の抵抗はＲ５であるとすると、電圧Ｖ７は式５１によって算出され、電流Ｉ２は式５２によって算出される。
Ｖ７
＝Ｖ１
＝Ａｌｎ（Ｉ／Ｉｓ）
＝Ｒ５・Ｉ２・・・（５１）
Ｉ２＝Ａｌｎ（Ｉ／Ｉｓ）／Ｒ５・・・（５２）
式（５）及び式（５２）より、抵抗７５に流れる電流Ｉ３は式５３によって算出される。
Ｉ３＝Ａｌｎ（Ｎ）／Ｒ１＋Ａｌｎ（Ｉ／Ｉｓ）／Ｒ５
Ｉ３＝Ａｌｎ（Ｎ）／Ｒ１＋Ａｌｎ｛Ａｌｎ（Ｎ）／（Ｒ１・Ｉｓ）｝／Ｒ５・・・（５３）
抵抗７６の抵抗はＲ６であるとすると、基準電圧Ｖｒｅｆは式５４によって算出される。
Ｖｒｅｆ
＝Ｒ６・Ｉ３
＝Ａｌｎ（Ｎ）・Ｒ６／Ｒ１＋Ａｌｎ｛Ａｌｎ（Ｎ）／（Ｒ１・Ｉｓ）｝・Ｒ６／Ｒ５
＝Ａｌｎ（Ｎ）・Ｒ６／Ｒ１−Ａｌｎ｛Ｒ１・Ｉｓ／Ａｌｎ（Ｎ）｝・Ｒ６／Ｒ５・・・（５４）
ここで、式（５４）の第二項の｛Ｒ１・Ｉｓ／Ａｌｎ（Ｎ）｝において、分母の係数Ａ及び分子の逆方向飽和電流Ｉｓは温度変化する。そこで、分母のＮ及び分子の抵抗Ｒ１が調整されることにより、分母の温度変化と分子の温度変化とが等しくなると、前述の｛Ｒ１・Ｉｓ／Ａｌｎ（Ｎ）｝の温度変化がなくなる。

［効果］このようにすると、ＰＭＯＳ１５及びＰＭＯＳ７７からなるカレントミラー回路とＰＭＯＳ７２〜７３からなるカレントミラー回路とのカレントミラー比が調整されると、電流Ｉ７７及び電流Ｉ７３が調整され、抵抗７６に流れる電流も調整され、抵抗７６に発生する電圧も調整され、基準電圧Ｖｒｅｆも調整される。例えば、電流Ｉ７７及び電流Ｉ７３が少なくなると、抵抗７６に流れる電流も少なくなり、抵抗７６に発生する電圧が低くなり、基準電圧Ｖｒｅｆも低くなる。すると、低い基準電圧Ｖｒｅｆが容易に出力されることができる。

本発明のバンドギャップ基準電圧回路の第一実施形態を示す回路図である。電圧供給回路の一例を示す回路図である。本発明のバンドギャップ基準電圧回路の第二実施形態を示す回路図である。本発明のバンドギャップ基準電圧回路の第三実施形態を示す回路図である。従来のバンドギャップ基準電圧回路を示す回路図である。

符号の説明

１１〜２１、２３ＰＭＯＳ３２〜３３、３５、３７ＮＭＯＳ
４１〜４２抵抗５１電圧供給回路
５２出力端子６１〜６３ＰＮＰ

Claims

基準電圧を生成するバンドギャップ基準電圧回路において、
温度に基づき、負の温度係数を持つ出力電圧を出力する第一感温素子と、
前記温度に基づき、負の温度係数を持つ出力電圧を出力する第二感温素子と、
前記第一感温素子の出力電圧から前記第二感温素子の出力電圧を減算した電圧に基づき、正の温度係数を持つ電圧を発生する第一抵抗と、
第二電源電圧に基づいて動作し、前記第一感温素子の出力電圧に基づき、出力電流を流す第一の第一導電型ＭＯＳトランジスタと、
前記第二電源電圧に基づいて動作し、前記第二感温素子の出力電圧と前記第一抵抗に発生する電圧との合計電圧に基づき、出力電流を流す第二の第一導電型ＭＯＳトランジスタと、
前記第二電源電圧に基づいて動作し、前記第二の第一導電型ＭＯＳトランジスタの出力電流に基づき、出力電流を流す第一の第二導電型ＭＯＳトランジスタと、
第一電源電圧に基づいて動作し、前記第一の第一導電型ＭＯＳトランジスタ及び前記第一の第二導電型ＭＯＳトランジスタの出力電流によって決定される入力電圧が低くなると前記第二電源電圧が前記第一電源電圧の変動に依存しないで高くなるよう動作し、前記入力電圧が高くなると前記第二電源電圧が前記第一電源電圧の変動に依存しないで低くなるよう動作することにより、前記第一感温素子の出力電圧と前記合計電圧とが等しくなるよう前記第二電源電圧を供給する電圧供給回路と、
前記第一電源電圧に基づいて動作し、前記第一抵抗に流れる電流に基づき、正の温度係数を持つ出力電流を流す第三の第一導電型ＭＯＳトランジスタと、
前記第三の第一導電型ＭＯＳトランジスタの出力電流に基づき、正の温度係数を持つ電圧を発生する第二抵抗と、
前記第三の第一導電型ＭＯＳトランジスタの出力電流及び前記温度に基づき、負の温度係数を持つ出力電圧を出力する第三感温素子と、
を備えることを特徴とするバンドギャップ基準電圧回路。
前記第一及び前記第二の第一導電型ＭＯＳトランジスタのドレインにそれぞれ設けられる複数個の第一カスコード回路、
を備えることを特徴とする請求項１記載のバンドギャップ基準電圧回路。
前記第三の第一導電型ＭＯＳトランジスタのドレインに設けられる第二カスコード回路、
を備えることを特徴とする請求項２記載のバンドギャップ基準電圧回路。
前記電圧供給回路は、
ソースを出力端子に接続され、ドレインに前記第一電源電圧を印加される第二導電型デプレッションＭＯＳトランジスタと、
前記第二導電型デプレッションＭＯＳトランジスタのゲートとソースとの間に設けられる第三抵抗と、
ゲートに前記入力電圧を印加され、ソースを接地端子に接続され、ドレインを前記第二導電型デプレッションＭＯＳトランジスタのゲートに接続される第二の第二導電型ＭＯＳトランジスタと、
を有することを特徴とする請求項１記載のバンドギャップ基準電圧回路。
基準電圧を生成するバンドギャップ基準電圧回路において、
温度に基づき、負の温度係数を持つ出力電圧を出力する第一感温素子と、
前記温度に基づき、負の温度係数を持つ出力電圧を出力する第二感温素子と、
前記第一感温素子の出力電圧から前記第二感温素子の出力電圧を減算した電圧に基づき、正の温度係数を持つ電圧を発生する第一抵抗と、
第二電源電圧に基づいて動作し、前記第一感温素子の出力電圧に基づき、出力電流を流す第一の第一導電型ＭＯＳトランジスタと、
前記第二電源電圧に基づいて動作し、前記第二感温素子の出力電圧と前記第一抵抗に発生する電圧との合計電圧に基づき、出力電流を流す第二の第一導電型ＭＯＳトランジスタと、
前記第二電源電圧に基づいて動作し、前記第二の第一導電型ＭＯＳトランジスタの出力電流に基づき、出力電流を流す第一の第二導電型ＭＯＳトランジスタと、
第一電源電圧に基づいて動作し、前記第一の第一導電型ＭＯＳトランジスタ及び前記第一の第二導電型ＭＯＳトランジスタの出力電流によって決定される入力電圧が低くなると前記第二電源電圧が前記第一電源電圧の変動に依存しないで高くなるよう動作し、前記入力電圧が高くなると前記第二電源電圧が前記第一電源電圧の変動に依存しないで低くなるよう動作することにより、前記第一感温素子の出力電圧と前記合計電圧とが等しくなるよう前記第二電源電圧を供給する電圧供給回路と、
前記第一電源電圧に基づいて動作し、前記第一抵抗に流れる電流に基づき、正の温度係数を持つ出力電流を流す第三の第一導電型ＭＯＳトランジスタと、
前記第一電源電圧に基づいて動作し、前記第一感温素子の出力電圧及び第二抵抗に基づき、負の温度係数を持つ出力電流を流す第四の第一導電型ＭＯＳトランジスタと、
前記第一電源電圧に基づいて動作し、前記第四の第一導電型ＭＯＳトランジスタの出力電流に基づき、負の温度係数を持つ出力電流を流す第五の第一導電型ＭＯＳトランジスタと、
前記第三の第一導電型ＭＯＳトランジスタの正の温度係数を持つ出力電流及び前記第五の第一導電型ＭＯＳトランジスタの負の温度係数を持つ出力電流の両方を流すことにより、前記基準電圧を発生する第二抵抗と、
を備えることを特徴とするバンドギャップ基準電圧回路。
前記第一及び前記第二の第一導電型ＭＯＳトランジスタのドレインにそれぞれ設けられる複数個の第一カスコード回路、
を備えることを特徴とする請求項５記載のバンドギャップ基準電圧回路。
前記電圧供給回路は、
ソースを出力端子に接続され、ドレインに前記第一電源電圧を印加される第二導電型デプレッションＭＯＳトランジスタと、
前記第二導電型デプレッションＭＯＳトランジスタのゲートとソースとの間に設けられる第三抵抗と、
ゲートに前記入力電圧を印加され、ソースを接地端子に接続され、ドレインを前記第二導電型デプレッションＭＯＳトランジスタのゲートに接続される第二の第二導電型ＭＯＳトランジスタと、
を有することを特徴とする請求項５記載のバンドギャップ基準電圧回路。