KR101353199B1

KR101353199B1 - 밴드갭 기준 전압 회로

Info

Publication number: KR101353199B1
Application number: KR1020090088907A
Authority: KR
Inventors: 기요시 요시카와
Original assignee: 세이코 인스트루 가부시키가이샤
Priority date: 2008-09-22
Filing date: 2009-09-21
Publication date: 2014-01-17
Also published as: CN101685317A; TW201015266A; JP5285371B2; TWI464556B; US7990130B2; JP2010073133A; US20100072972A1; KR20100033940A; CN101685317B

Abstract

(과제)

전원 전압 변동 제거비가 양호한 밴드갭 기준 전압 회로를 제공한다.

(해결 수단)

전압 공급 회로 (51) 에 의해 전압 V5 는 전원 전압 Vdd 의 변동에 의존하지 않는다. 저항 (41) 에 발생하는 정 (正) 의 온도 계수를 갖는 전압 (V3-V2) 은, 전원 전압 Vdd 가 아니라 전압 V5 에 기초하기 때문에, 전원 전압 Vdd 의 변동에 의존하지 않는다. 따라서, 밴드갭 기준 전압 회로의 전원 전압 변동 제거비가 양호해진다.

감온 소자, 저항, 도전형 MOS 트랜지스터, 전압 공급 회로

Description

밴드갭 기준 전압 회로{BANDGAP REFERENCE VOLTAGE CIRCUIT}

본 발명은 기준 전압을 생성하는 밴드갭 기준 전압 회로에 관한 것이다.

종래의 밴드갭 기준 전압 회로에 대하여 설명한다. 도 5 는, 종래의 밴드갭 기준 전압 회로를 나타내는 회로도이다.

온도가 높아지면, NPN 바이폴라 트랜지스터 (101) 의 베이스·이미터간 전압 Vbe1 이 부 (負) 의 온도 계수를 가지며 낮아진다. 이 때, NPN 바이폴라 트랜지스터 (102) 의 이미터 면적은 NPN 바이폴라 트랜지스터 (101) 보다 크기 때문에, NPN 바이폴라 트랜지스터 (102) 의 베이스·이미터간 전압 Vbe2 는 부의 온도 계수를 가지며 NPN 바이폴라 트랜지스터 (101) 보다 낮아진다.

여기에서, 앰프 (106) 는 노드 (A) 와 노드 (B) 가 동일한 전압이 되도록 작동하고 있기 때문에, 베이스·이미터간 전압 Vbe1 에서 베이스·이미터간 전압 Vbe2 를 감산한 전압 (ΔVbe=Vbe1-Vbe2) 이 저항 (105) 에 발생한다. 전술한 식으로부터, 전압 ΔVbe 는 정 (正) 의 온도 계수를 갖고 있다. 따라서, 저항 (104 ∼ 105) 에 흐르는 전류 I2 도 정의 온도 계수를 가지며, 저항 (104) 에 발생하는 전압도 정의 온도 계수를 갖는다. 이 저항 (104 ∼ 105) 에 발생하는 정 의 온도 계수를 갖는 전압의 변동은, 부의 온도 계수를 갖는 베이스·이미터간 전압 Vbe2 의 변동과 상쇄되기 때문에, 기준 전압 Vref 는, 저항 (103) 에 흐르는 전류 I1 의 온도 계수에 상관없이 온도에 의존하지 않게 된다 (예를 들어, 특허문헌 1 참조).

특허문헌 1 : 일본 공개특허공보 제2003-258105호

그러나, 전원 전압 Vdd 가 변동되면, 앰프 (106) 의 입력단의 트랜지스터 (도시 생략) 에 있어서의 게이트·소스간 또는 게이트·드레인간의 기생 용량에 의해, 그 트랜지스터의 게이트 전압도 변동된다. 요컨대, 노드 A ∼ B 의 전압이 변동된다. 따라서, 전압 ΔVbe 가 전원 전압 Vdd 의 변동에 의존하게 되기 때문에, 밴드갭 기준 전압 회로의 전원 전압 변동 제거비가 나빠진다.

본 발명은, 상기 과제를 감안하여 이루어진 것으로, 전원 전압 변동 제거비가 좋은 밴드갭 기준 전압 회로를 제공한다.

본 발명의 밴드갭 기준 전압 회로에서는, 전압 공급 회로에 의해 제 2 전원 전압은 제 1 전원 전압의 변동에 의존하지 않는다. 따라서, 제 1 저항에 발생하는 정의 온도 계수를 갖는 전압은, 제 1 전원 전압의 변동에 의존하지 않는다. 따라서, 밴드갭 기준 전압 회로의 전원 전압 변동 제거비가 좋아진다.

이하, 본 발명의 실시형태를 도면을 참조하여 설명한다.

<제 1 실시형태>

도 1 은, 제 1 실시형태의 밴드갭 기준 전압 회로를 나타내는 회로도이다.

밴드갭 기준 전압 회로는, PMOS 트랜지스터 (11 ∼ 21), PMOS 트랜지스터 (23), NMOS 트랜지스터 (32 ∼ 33), NMOS 트랜지스터 (35), NMOS 트랜지스터 (37), 저항 (41 ∼ 42), 전압 공급 회로 (51) 및 PNP 바이폴라 트랜지스터 (61 ∼ 63) 를 구비한다.

전압 공급 회로 (51) 는, 전원 단자가 밴드갭 기준 전압 회로의 전원 단자에 접속되고, 접지 단자가 밴드갭 기준 전압 회로의 접지 단자에 접속되며, 입력 단자가 PMOS 트랜지스터 (12) 의 드레인과 NMOS 트랜지스터 (32) 의 드레인의 접속점에 접속된다. PMOS 트랜지스터 (11) 는, 소스가 전압 공급 회로 (51) 의 출력 단자에 접속되고, 드레인이 PMOS 트랜지스터 (12) 의 소스에 접속된다. NMOS 트랜지스터 (32) 는, 소스가 접지 단자에 접속되고, 드레인이 PMOS 트랜지스터 (12) 의 드레인에 접속된다. PMOS 트랜지스터 (13) 는, 게이트가 PMOS 트랜지스터 (11) 의 게이트에 접속되고, 소스가 전압 공급 회로 (51) 의 출력 단자에 접속되며, 드레인이 PMOS 트랜지스터 (14) 의 소스에 접속된다. PMOS 트랜지스터 (14) 는, 게이트가 PMOS 트랜지스터 (12) 의 게이트에 접속되고, 드레인이 PNP 바이폴라 트랜지스터 (61) 의 이미터 및 PMOS 트랜지스터 (11) 의 게이트에 접속된다. PNP 바이폴라 트랜지스터 (61) 는, 베이스 및 콜렉터가 접지 단자에 접속된다.

PMOS 트랜지스터 (15) 는, 게이트가 PMOS 트랜지스터 (17) 의 게이트에 접속되고, 소스가 전압 공급 회로 (51) 의 출력 단자에 접속되며, 드레인이 PMOS 트랜지스터 (16) 의 소스에 접속된다. PMOS 트랜지스터 (16) 는, 게이트가 PMOS 트랜지스터 (18) 의 게이트에 접속된다. PMOS 트랜지스터 (17) 는, 소스가 전압 공급 회로 (51) 의 출력 단자에 접속되며, 드레인이 PMOS 트랜지스터 (18) 의 소스 에 접속된다. PMOS 트랜지스터 (18) 는, 드레인이 NMOS 트랜지스터 (33) 의 게이트 및 드레인과 NMOS 트랜지스터 (32) 의 게이트에 접속된다. PMOS 트랜지스터 (19) 는, 게이트가 PMOS 트랜지스터 (17) 의 게이트 및 PMOS 트랜지스터 (16) 의 드레인과 저항 (41) 의 접속점에 접속되고, 소스가 전압 공급 회로 (51) 의 출력 단자에 접속되며, 드레인이 PMOS 트랜지스터 (20) 의 소스에 접속된다. PMOS 트랜지스터 (20) 는, 게이트가 PMOS 트랜지스터 (18) 의 게이트, 저항 (41) 과 PNP 바이폴라 트랜지스터 (62) 의 이미터와의 접속점 및 PMOS 트랜지스터 (12) 의 게이트에 접속되며, 드레인이 NMOS 트랜지스터 (35) 의 게이트 및 드레인과 NMOS 트랜지스터 (37) 의 게이트에 접속된다. PNP 바이폴라 트랜지스터 (62) 는, 베이스 및 콜렉터가 접지 단자에 접속된다. NMOS 트랜지스터 (33) 는, 소스가 접지 단자에 접속된다. NMOS 트랜지스터 (35) 는, 소스가 접지 단자에 접속된다.

NMOS 트랜지스터 (37) 는, 소스가 접지 단자에 접속되고, 드레인이 PMOS 트랜지스터 (21) 의 게이트 및 드레인과 PMOS 트랜지스터 (23) 의 게이트에 접속된다. PMOS 트랜지스터 (21) 는, 소스가 전원 단자에 접속된다. PMOS 트랜지스터 (23) 는, 소스가 전원 단자에 접속되고, 드레인이 출력 단자 (52) 에 접속된다. 저항 (42) 은, 출력 단자 (52) 와 PNP 바이폴라 트랜지스터 (63) 의 이미터 사이에 형성된다. PNP 바이폴라 트랜지스터 (63) 는, 베이스 및 콜렉터가 접지 단자에 접속된다.

PNP 바이폴라 트랜지스터 (61) 는, 온도에 기초하여, 부의 온도 계수를 갖는 전압 V1 을 출력한다. PNP 바이폴라 트랜지스터 (62) 는, 온도에 기초하여, 부의 온도 계수를 갖는 전압 V2 를 출력한다. 저항 (41) 은, 전압 V1 에서 전압 V2 를 감산한 전압에 기초하여, 정의 온도 계수를 갖는 전압 (V3-V2) 을 발생시킨다. PMOS 트랜지스터 (11) 는, 전압 V5 에 기초하여 작동하고, 전압 V1 에 기초하여 출력 전류를 흐르게 한다. PMOS 트랜지스터 (17) 는, 전압 V5 에 기초하여 작동하고, 전압 V3 에 기초하여 출력 전류를 흐르게 한다. NMOS 트랜지스터 (32) 는, 전압 V5 에 기초하여 작동하고, PMOS 트랜지스터 (17) 의 출력 전류에 기초하여, 출력 전류를 흐르게 한다. 따라서, 전압 V4 는 전압 V1 및 V3 에 의해 결정된다. 전압 공급 회로 (51) 는, 전압 V4 에 기초하여 전압 V5 를 출력한다. 전압 V5 는, 전압 V4 가 낮아지면 높아지고, 전압 V4 이 높아지면 낮아진다. 즉, 전압 공급 회로 (51) 는, 전압 V1 과 전압 V3 이 동일해지도록 전압 V5 를 제어한다. 그리고, 전압 V5 는 전원 전압 Vdd 의 변동에 의존하지 않는다.

PMOS 트랜지스터 (23) 는, 전원 전압 Vdd 에 기초하여 작동하고, 저항 (41) 에 흐르는 전류에 기초하여, 정의 온도 계수를 갖는 출력 전류를 흐르게 한다. 저항 (42) 은, PMOS 트랜지스터 (23) 의 출력 전류에 기초하여, 정의 온도 계수를 갖는 전압 (Vref-V7) 을 발생시킨다. PNP 바이폴라 트랜지스터 (63) 는, PMOS 트랜지스터 (23) 의 출력 전류 및 온도에 기초하여, 부의 온도 계수를 갖는 전압 V7 을 출력한다.

다음으로, 제 1 실시형태의 밴드갭 기준 전압 회로의 작동에 대하여 설명한 다.

여기에서, PMOS 트랜지스터 (11 ∼ 20) 는, 동일한 사이즈이다. PMOS 트랜지스터 (21) 및 PMOS 트랜지스터 (23) 는, 동일한 사이즈이다. NMOS 트랜지스터 (32) 및 NMOS 트랜지스터 (33) 는, 동일한 사이즈이다. NMOS 트랜지스터 (35) 및 NMOS 트랜지스터 (37) 는, 동일한 사이즈이다. PNP 바이폴라 트랜지스터 (61) 와 PNP 바이폴라 트랜지스터 (62) 의 이미터 면적비는, 1 : N 이다. PNP 바이폴라 트랜지스터 (61) 와 PNP 바이폴라 트랜지스터 (63) 의 이미터 면적비는, 1 : M 이다.

또, PNP 바이폴라 트랜지스터 (61) 의 이미터 전압은 전압 V1 이고, PNP 바이폴라 트랜지스터 (62) 의 이미터 전압은 전압 V2 이고, PMOS 트랜지스터 (16) 의 드레인 전압은 전압 V3 이고, 전압 공급 회로 (51) 의 입력 전압은 전압 V4 이고, 전압 공급 회로 (51) 의 출력 전압은 전압 V5 이며, PNP 바이폴라 트랜지스터 (63) 의 이미터 전압은 전압 V7 이다. PMOS 트랜지스터 (11) 는 전류 I11 을 흐르게 하고, PMOS 트랜지스터 (13) 는 전류 I13 을 흐르게 하고, PMOS 트랜지스터 (15) 는 전류 I15 를 흐르게 하고, PMOS 트랜지스터 (17) 는 전류 I17 을 흐르게 하고, PMOS 트랜지스터 (19) 는 전류 I19 를 흐르게 하고, PMOS 트랜지스터 (23) 는 전류 I23 을 흐르게 하고, NMOS 트랜지스터 (32) 는 전류 I32 를 흐르게 한다.

온도가 높아진 경우, 전압 V1 이 낮아지고, PM0S 트랜지스터 (11) 가 온됨으로써 전류 I11 이 증가되어 간다.

또, 전압 V2 는 전압 V1 보다 더욱 낮아지기 때문에, 전압 V3 은 전압 V1 보 다 낮아진다. 그리고, PMOS 트랜지스터 (17) 가 온됨으로써 전류 I17 이 증가되어 간다. 이 때, 전류 I17 은 전류 I11 보다 많게 되어 있다. 전류 I17 은 NMOS 트랜지스터 (32 ∼ 33) 로 이루어지는 커런트 미러 회로 (current mirror circuit) 에 의해 전류 I32 가 되고, 전류 I32 도 증가되어 간다.

여기에서, 전류 I32 는 전류 I11 보다 많기 때문에, 전압 V4 는 낮아진다. 후술하겠지만, 전압 공급 회로 (51) 는 전압 V4 가 낮아지면 전압 V5 가 높아지게 작동되도록 되어 있기 때문에, 전압 V5 가 높아진다. 그러면, PMOS 트랜지스터 (15) 의 게이트·소스간 전압이 높아지기 때문에, PMOS 트랜지스터 (15) 가 온되어, 전류 I15 가 증가되어 간다. 이 전류 I15 에 의해, 저항 (41) 에 발생하는 전압 (V3-V2) 이 높아지고, PMOS 트랜지스터 (17) 가 오프되어, 전류 I17 가 적어진다. 전류 I17 이 전류 I11 과 동일해질 때까지 적어지면, 전류 I32 도 전류 I11 과 동일해지기 때문에, 전압 V4 ∼ V5 가 변동되지 않고 안정된다. 그러면, 전류 I11 과 전류 I17 이 동일해지기 때문에, PMOS 트랜지스터 (11) 및 PMOS 트랜지스터 (13) 로 이루어지는 커런트 미러 회로와 PMOS 트랜지스터 (15) 및 PMOS 트랜지스터 (17) 로 이루어지는 커런트 미러 회로에 의해, 전류 I13 과 전류 I15 가 동일해지고, 전압 V1 과 전압 V3 도 동일해진다. 요컨대, 전압 공급 회로 (51) 는, 전압 V1 과 전압 V3 이 동일해지도록 전압 V5 를 변동시킨다.

따라서, 저항 (41) 에 전압 (V1-V2) 과 정확히 동일한 전압 (V3-V2) 이 발생한다.

전술한 바와 같이, 전압 V1 과 전압 V3 이 동일하고, 전압 V1 ∼ V2 는 부의 온도 계수를 가지며, 전압 V2 의 부의 온도 계수는 전압 V1 보다 급격한 기울기로 되어 있다. 따라서, 저항 (41) 에 발생하는 전압 (V3-V2) 은 정의 온도 계수를 갖는다. 그러면, 저항 (41) 에 흐르는 전류 I15 도 정의 온도 계수를 갖는다. 전류 I15 는, PMOS 트랜지스터 (15) 및 PMOS 트랜지스터 (19) 로 이루어지는 커런트 미러 회로에 의해, 전류 I19 가 된다. 이 전류 I19 는, NMOS 트랜지스터 (35) 및 NMOS 트랜지스터 (37) 로 이루어지는 커런트 미러 회로와 PMOS 트랜지스터 (21) 및 PMOS 트랜지스터 (23) 로 이루어지는 커런트 미러 회로에 의해, 전류 I23 이 된다. 전류 I23 은 정의 온도 계수를 갖기 때문에, 저항 (42) 에 발생하는 전압 (Vref-V7) 도 정의 온도 계수를 갖는다. 전압 V7 은 부의 온도 계수를 갖기 때문에, 출력 단자 (52) 에서 전압 (Vref-V7) 의 정의 온도 계수와 전압 V7 의 부의 온도 계수가 상쇄되면, 기준 전압 Vref 는 온도 특성을 갖기 어려워진다. 이 기준 전압 Vref 는, NMOS 트랜지스터 (35) 및 NMOS 트랜지스터 (37) 로 이루어지는 커런트 미러 회로와 PMOS 트랜지스터 (21) 및 PMOS 트랜지스터 (23) 로 이루어지는 커런트 미러 회로에 의해, 변동되어 낮아지는 경우가 있는 전원 전압 Vdd 가 아니라 전압 V5 에 기초한다.

또한, PMOS 트랜지스터 (12) 와 PMOS 트랜지스터 (14) 와 PMOS 트랜지스터 (16) 와 PMOS 트랜지스터 (18) 와 PMOS 트랜지스터 (20) 는, PMOS 트랜지스터 (11) 와 PMOS 트랜지스터 (13) 와 PMOS 트랜지스터 (15) 와 PMOS 트랜지스터 (17) 와 PMOS 트랜지스터 (19) 에 대해, 캐스코드 (cascode) 회로로서 기능한다. 후자의 트랜지스터군과 전자의 트랜지스터군의 각 게이트 전압차는 저항 (41) 에 발생하는 전압 (V3-V2) 이 되기 때문에, 후자의 트랜지스터군과 전자의 트랜지스터군의 각 소스 전압차도 저항 (41) 에 발생하는 전압 (V3-V2) 이 된다. 요컨대, 후자의 트랜지스터군의 각 소스·드레인간 전압은, 저항 (41) 에 발생하는 전압 (V3-V2) 이 된다. 따라서, 후자의 트랜지스터군의 각 드레인 전압은, 후자의 트랜지스터군의 각 드레인에 대한 접속 관계에 각각 기초하지 않고, 저항 (41) 에 발생하는 전압 (V3-V2) 에 기초한다.

온도가 낮아지면, 전술한 바와 같이, 저항 (41) 에 전압 (V1-V2) 과 정확히 동일한 전압 (V3-V2) 이 발생하여, 기준 전압 Vref 는 온도 특성을 갖기 어려워진다.

다음으로, 제 1 실시형태의 밴드갭 기준 전압 회로의 각 노드에서 성립하는 수식에 대하여 각각 설명한다.

볼츠만 정수를 k, 절대온도를 T, 소전하의 절대값을 q 라고 하면, 계수 A 는 식 1 에 의해 산출된다.

A=kT/q … (1)

전류 I11 과 전류 I13 과 전류 I15 와 전류 I17 과 전류 I19 와 전류 I23 의 전류가 동일하여 I 이라고 하고, 역방향 포화 전류를 Is 라고 하면, 전압 V1 과 V2 는 각각 식 2 와 식 3 에 의해 산출된다.

V1=Aln(I/Is) … (2)

V2=Aln{I/(NIs)} … (3)

식 (2) ∼ (3) 으로부터, 저항 (41) 에 발생하는 전압 (V3-V2) 은 식 4 에 의해 산출된다.

V3-V2=V1-V2=Aln(I/Is)-Aln{I/(NIs)}=Aln(N) … (4)

식 (4) 로부터, 저항 (41) 의 저항을 R1 이라고 하면, 전류 I 는 식 5 에 의해 산출된다.

I=(V3-V2)/R1=Aln(N)/R1 … (5)

PMOS 트랜지스터 (11 ∼ 20) 에 있어서, 게이트 길이를 Lp 라고 하고, 게이트폭을 Wp 라고 하고, 캐리어 이동도를 μp 라고 하고, 게이트 절연막의 용량을 Coxp 라고 하면, 드라이브 능력 Dp 는 식 6 에 의해 산출된다.

Dp=(Lp/Wp)·1/(μp·Coxp) … (6)

PMOS 트랜지스터 (11) 와 PMOS 트랜지스터 (13) 와 PMOS 트랜지스터 (15) 와 PMOS 트랜지스터 (17) 에 있어서, 소스·드레인간 전압 Vdsp 는 식 7 에 의해 산출된다.

Vdsp=Dp¹ ^/2·(2I)^1/2 … (7)

PMOS 트랜지스터 (11) 와 PMOS 트랜지스터 (13) 와 PMOS 트랜지스터 (15) 와 PMOS 트랜지스터 (17) 에 있어서, 이들 트랜지스터의 소스·드레인간 전압 Vdsp 는 저항 (41) 에 발생하는 전압이 되기 때문에, 식 (4) 로부터,

Vdsp=Aln(N) … (8)

이 성립되고, 식 (7) 및 식 (8) 로부터,

Dp¹ ^/2·(2I)^1/2=Aln(N) … (9)

가 성립된다. 여기에서, 이들 트랜지스터의 작동이 확보되도록,

Dp¹ ^/2·(2I)^1/2＜Aln(N) … (10)

이 항상 성립할 필요가 있다. 요컨대, 식 (5) 로부터,

Dp¹ ^/2·(2Aln(N)/R1)^1/2＜Aln(N)

2Dp/R1＜Aln(N) … (11)

이 항상 성립할 필요가 있다. 식 (11) 의 우변 및 좌변은 모두 정의 온도 계수를 갖기 때문에, 식 (11) 은 비교적 용이하게 성립된다.

PMOS 트랜지스터 (11) 와 PMOS 트랜지스터 (13) 와 PMOS 트랜지스터 (15) 와 PMOS 트랜지스터 (17) 에 있어서, 임계 전압이 Vtp 라고 하면, 게이트·소스간 전압 Vgsp 는 식 12 에 의해 산출된다.

Vgsp=Vtp+Vdsp … (12)

전압 V5 는 식 13 에 의해 산출된다.

V5=V1+Vgsp … (13)

전압 V7 은 식 14 에 의해 산출된다.

V7=Aln{I/(MIs)} … (14)

식 (5) 로부터, 저항 (42) 의 저항이 R2 라고 하면, 전압 (Vref-V7) 은 식 15 에 의해 산출된다.

Vref-V7=I·R2=Aln(N)·R2/R1 … (15)

식 (5) 및 식 (14) ∼ (15) 로부터, 전압 Vref 는 식 16 에 의해 산출된다.

Vref=V7+(Vref-V7)

=Aln{I/(MIs)}+Aln(N)·R2/R1

=Aln{Aln(N)/(R1·MIs)}+Aln(N)·R2/R1

=-Aln{(R1·MIs)/Aln(N)}+Aln(N)·R2/R1 … (16)

여기에서, 식 (16) 의 제 1 항의 {(R1·MIs)/Aln(N)} 에 있어서, 분모의 계수 A 및 분자의 역방향 포화 전류 Is 는 온도 변화한다. 그래서, 분모의 N 및 분자의 저항 R1 과 M 이 조정됨으로써, 분모의 온도 변화와 분자의 온도 변화가 동일해지면, 전술한 {(R1·MIs)/Aln(N)} 의 온도 변화가 없어진다.

다음으로, 전압 공급 회로 (51) 에 대하여 설명한다. 도 2 는, 전압 공급 회로의 일례를 나타내는 회로도이다.

전압 공급 회로 (51) 는, 디플리션 NMOS 트랜지스터 (81), 저항 (82) 및 NMOS 트랜지스터 (83) 를 갖는다. 전압 공급 회로 (51) 는, 전원 단자 (84), 접지 단자 (85), 입력 단자 (86) 및 출력 단자 (87) 를 갖는다.

디플리션 NMOS 트랜지스터 (81) 는, 게이트가 저항 (82) 과 NMOS 트랜지스터 (83) 의 드레인의 접속점에 접속되고, 소스가 출력 단자 (87) 에 접속되며, 드레인이 전원 단자 (84) 에 접속된다. 저항 (82) 은, 출력 단자 (87) 와 NMOS 트랜지스터 (83) 의 드레인 사이에 형성된다. NMOS 트랜지스터 (83) 는, 게이트가 입력 단자 (86) 에 접속되고, 소스가 접지 단자 (85) 에 접속된다. 전원 전압 Vdd 가 전원 단자 (84) 에 입력되고, 접지 전압 Vss 가 접지 단자 (85) 에 입력되고, 전압 V4 가 입력 단자 (86) 에 입력되며, 전압 V5 가 출력 단자 (87) 로부터 출력된다.

전압 V4 가 낮아지면, NMOS 트랜지스터 (83) 가 오프되어, 디플리션 NMOS 트랜지스터 (81) 의 게이트 전압이 높아진다. 그러면, 디플리션 NMOS 트랜지스터 (81) 는 온되어, 전압 V5 가 높아진다. 또, 전압 V4 가 높아지면, 전술한 바와 같이, 전압 V5 가 낮아진다. 또한, 저항 (82) 에 전류가 흐르면, 저항 (82) 에 전압이 발생하고, 그 만큼, 디플리션 NMOS 트랜지스터 (81) 의 게이트·소스간 전압이 낮아진다. 그러면, 디플리션 NMOS 트랜지스터 (81) 는 오프되어, 디플리션 NMOS 트랜지스터 (81) 에 흐르는 전류가 적어진다. 따라서, 전압 공급 회로 (51) 의 소비 전류가 적어진다. 또, 저항 (82) 에 전류가 흐르면, 저항 (82) 에 전압이 발생하기 때문에, 디플리션 NMOS 트랜지스터 (81) 의 게이트·소스간 전압은 마이너스 전압이 된다. 그러나, 디플리션 NMOS 트랜지스터 (81) 의 임계값 전압은 더욱 낮은 마이너스 전압이기 때문에, 디플리션 NMOS 트랜지스터 (81) 는 온되어 전류를 흐르게 할 수 있다.

이와 같이 하면, 전압 V4 ∼ V5 에 의해 저항 (82) 및 NMOS 트랜지스터 (83) 에 흐르는 전류는 결정되고, 이 전류에 의해 저항 (82) 은 디플리션 NMOS 트랜지스터 (81) 의 게이트·소스간 전압을 발생시키고, 이 게이트·소스간 전압 및 전압 V4 에 의해 전압 V5 가 결정된다. 따라서, 전원 전압 Vdd 가 변동되어도, 디플리션 NMOS 트랜지스터 (81) 의 드레인 전압이 변동될 뿐, 전압 V5 는 변동되지 않는다. 요컨대, 전압 공급 회로 (51) 에 의해 전압 V5 는 전원 전압 Vdd 의 변동에 의존하지 않는다. 그러면, 저항 (41) 에 발생하는 정의 온도 계수를 갖는 전압 (V3-V2) 은, 전원 전압 Vdd 가 아니라 전압 V5 에 기초하므로, 전원 전압 Vdd 의 변동에 의존하지 않는다. 따라서, 밴드갭 기준 전압 회로의 전원 전압 변동 제거비가 좋아진다.

또, 앰프가 아니라 용이한 회로 구성을 갖는 전압 공급 회로 (51) 에 의해 전압 V1 과 전압 V3 이 동일해지기 때문에, 그 만큼, 밴드갭 기준 전압 회로의 회로 규모가 작아진다.

또, 앰프가 사용되지 않아, 앰프를 제어하는 정전류원이 존재하지 않으며, 그 정전류원에 의해 전압 V5 가 소비되지 않기 때문에, 그 만큼 전압 V5 가 낮아도 된다. 따라서, 최저 작동을 위한 전압 V5 가 낮아질 수 있다.

또, 예를 들어, 앰프가 사용되어, 앰프를 제어하는 정전류원이 존재하며, 그 정전류원의 정전류에 의해 각 PM0S 트랜지스터가 작동하는 것으로 한다. 그러면, 온도가 낮아지면, 임계값 전압이 높아지고, 오버드라이브 전압은 변화되지 않고, 온도가 높아지면, 임계값 전압이 낮아지고, 오버드라이브 전압은 변화되지 않아, 오버드라이브 전압이 일정해진다. 그러나, 본 발명에서는, 앰프가 사용되지 않아, 앰프를 제어하는 정전류원이 존재하지 않으며, 그 정전류원의 정전류에 의해 각 PM0S 트랜지스터가 작동하지 않는다. 그러면, 온도가 낮아지면, 임계값 전압이 높아지고, 오버드라이브 전압이 낮아지며, 온도가 높아지면, 임계값 전압이 낮아지고, 오버드라이브 전압이 높아져, 오버드라이브 전압이 일정해지지 않는다. 요컨대, 임계값 전압과 오버드라이브 전압의 변화가 상쇄된다. 따라서, 온도가 낮을 때의 게이트·소스간 전압이 낮아지기 때문에, 그 만큼, 전압 V5 가 낮아도 된다. 따라서, 최저 작동을 위한 전압 V5 가 낮아질 수 있다.

또, PMOS 트랜지스터 (12) 와 PMOS 트랜지스터 (14) 와 PMOS 트랜지스터 (16) 와 PMOS 트랜지스터 (18) 와 PMOS 트랜지스터 (20) 의 각 게이트·드레인간 전압 (캐스코드 회로용 전압) 은 이미 존재하는 저항 (41) 에 발생하는 전압 (V3-V2) 이기 때문에, 각 캐스코드 회로용 전압을 생성하기 위한 회로를 새롭게 형성할 필요성은 없다. 따라서, 그 만큼, 밴드갭 기준 전압 회로의 회로 규모가 작아진다.

또, 온도가 높아져도, 전압 V5 가 높아져, PMOS 트랜지스터 (11) 와 PMOS 트랜지스터 (13) 와 PMOS 트랜지스터 (15) 와 PMOS 트랜지스터 (17) 와 PMOS 트랜지스터 (19) 의 게이트·소스간 전압 및 소스·드레인간 전압도 높아지기 때문에, 이들 트랜지스터의 드라이브 능력이 낮아지지 않는다.

<제 2 실시형태>

도 3 은, 제 2 실시형태의 밴드갭 기준 전압 회로를 나타내는 회로도이다.

제 2 실시형태의 밴드갭 기준 전압 회로는, 제 1 실시형태와 비교하면, PMOS 트랜지스터 (22), PMOS 트랜지스터 (24), 저항 (43 ∼ 44), NMOS 트랜지스터 (34) 및 NMOS 트랜지스터 (36) 가 추가되어 있다.

PMOS 트랜지스터 (19) 는, 게이트가 PMOS 트랜지스터 (17) 의 게이트 및 PMOS 트랜지스터 (16) 의 드레인과 저항 (41) 의 접속점에 접속되고, 소스가 전압 공급 회로 (51) 의 출력 단자에 접속되며, 드레인이 PMOS 트랜지스터 (20) 의 소스에 접속된다. PMOS 트랜지스터 (20) 는, 게이트가 PMOS 트랜지스터 (18) 의 게 이트, 저항 (41) 과 PNP 바이폴라 트랜지스터 (62) 이미터와의 접속점 및 PMOS 트랜지스터 (12) 의 게이트에 접속되며, 드레인이 NMOS 트랜지스터 (34) 의 게이트 및 NMOS 트랜지스터 (36) 의 게이트에 접속된다. 저항 (43) 은, PMOS 트랜지스터 (20) 의 드레인과 NMOS 트랜지스터 (34) 의 드레인 사이에 형성된다. NMOS 트랜지스터 (34) 는, 소스가 NMOS 트랜지스터 (35) 의 드레인에 접속된다. NMOS 트랜지스터 (35) 는, 게이트가 NMOS 트랜지스터 (37) 의 게이트 및 NMOS 트랜지스터 (34) 의 드레인에 접속되고, 소스가 접지 단자에 접속된다. PMOS 트랜지스터 (21) 는, 게이트가 PMOS 트랜지스터 (23) 의 게이트 및 PMOS 트랜지스터 (22) 의 드레인에 접속되고, 소스가 전원 단자에 접속되며, 드레인이 PMOS 트랜지스터 (22) 의 소스에 접속된다. PMOS 트랜지스터 (22) 는, 게이트가 PMOS 트랜지스터 (24) 의 게이트 및 저항 (44) 과 NMOS 트랜지스터 (36) 의 드레인의 접속점에 접속된다. 저항 (44) 은, PMOS 트랜지스터 (22) 의 드레인과 NMOS 트랜지스터 (36) 의 드레인 사이에 형성된다. NMOS 트랜지스터 (36) 는, 소스가 NMOS 트랜지스터 (37) 의 드레인에 접속된다. NMOS 트랜지스터 (37) 는, 소스가 접지 단자에 접속된다. PMOS 트랜지스터 (23) 는, 소스가 전원 단자에 접속되고, 드레인이 PMOS 트랜지스터 (24) 의 소스에 접속된다. PMOS 트랜지스터 (24) 는, 드레인이 출력 단자 (52) 에 접속된다. 저항 (42) 은, 출력 단자 (52) 와 PNP 바이폴라 트랜지스터 (63) 의 이미터 사이에 형성된다. PNP 바이폴라 트랜지스터 (63) 는, 베이스 및 콜렉터가 접지 단자에 접속된다.

다음으로, 제 2 실시형태의 밴드갭 기준 전압 회로의 작동에 대하여 설명한 다.

여기에서, PMOS 트랜지스터 (21 ∼ 24) 는, 동일한 사이즈이다. NMOS 트랜지스터 (34 ∼ 37) 는, 동일한 사이즈이다.

온도가 높아지면, 제 1 실시형태와 같이, 저항 (41) 에 전압 (V1-V2) 과 정확히 동일한 전압 (V3-V2) 이 발생하여, 기준 전압 Vref 는 온도 특성을 갖기 어려워진다.

또한, NMOS 트랜지스터 (34) 및 NMOS 트랜지스터 (36) 는, NMOS 트랜지스터 (35) 및 NMOS 트랜지스터 (37) 에 대해, 캐스코드 회로로서 기능한다. 후자의 트랜지스터군과 전자의 트랜지스터군의 각 게이트 전압차는 저항 (43) 에 발생하는 전압이 되기 때문에, 후자의 트랜지스터군과 전자의 트랜지스터군의 각 소스 전압차도 저항 (43) 에 발생하는 전압이 된다. 요컨대, 후자의 트랜지스터군의 각 소스·드레인간 전압은, 저항 (43) 에 발생하는 전압이 된다. 따라서, 후자의 트랜지스터군의 각 드레인 전압은, 후자의 트랜지스터군의 각 드레인에 대한 접속 관계에 각각 기초하지 않고, 저항 (43) 에 발생하는 전압에 기초한다.

또, PMOS 트랜지스터 (22) 및 PMOS 트랜지스터 (24) 는, PMOS 트랜지스터 (21) 및 PMOS 트랜지스터 (23) 에 대해, 캐스코드 회로로서 기능한다. 후자의 트랜지스터군과 전자의 트랜지스터군의 각 게이트 전압차는 저항 (44) 에 발생하는 전압이 되기 때문에, 후자의 트랜지스터군과 전자의 트랜지스터군의 각 소스 전압차도 저항 (44) 에 발생하는 전압이 된다. 요컨대, 후자의 트랜지스터군의 각 소스·드레인간 전압은, 저항 (44) 에 발생하는 전압이 된다. 따라서, 후자의 트랜지스터군의 각 드레인 전압은, 후자의 트랜지스터군의 각 드레인에 대한 접속 관계에 각각 기초하지 않고, 저항 (44) 에 발생하는 전압에 기초한다.

온도가 낮아지면, 제 1 실시형태와 같이, 저항 (41) 에 전압 (V1-V2) 과 정확히 동일한 전압 (V3-V2) 이 발생하여, 기준 전압 Vref 는 온도 특성을 갖기 어려워진다.

다음으로, 제 2 실시형태의 밴드갭 기준 전압 회로의 각 노드에서 성립하는 수식에 대하여 각각 설명한다.

식 (5) 로부터, 저항 (43) 의 저항을 R3 이라고 하면, 저항 (43) 에 발생하는 전압 Vr3 은 식 21 에 의해 산출된다.

Vr3=I·R3=Aln(N)·R3/R1 … (21)

NMOS 트랜지스터 (34 ∼ 37) 에 있어서, 게이트 길이를 Ln 이라고 하고, 게이트폭을 Wn 이라고 하고, 캐리어 이동도를 μn 이라고 하고, 게이트 절연막의 용량을 Coxn 이라고 하면, 드라이브 능력 Dn 은 식 22 에 의해 산출된다.

Dn=(Ln/Wn)·1/(μn·Coxn) … (22)

NMOS 트랜지스터 (35) 및 NMOS 트랜지스터 (37) 에 있어서, 소스·드레인간 전압 Vdsn 는 식 23 에 의해 산출된다.

Vdsn=Dn¹ ^/2·(2I)^1/2 … (23)

NMOS 트랜지스터 (35) 및 NMOS 트랜지스터 (37) 에 있어서, 이들 트랜지스터의 소스·드레인간 전압 Vdsn 은 저항 (43) 에 발생하는 전압 Vr3 이 되기 때문에, 식 (21) 에 의해,

Vdsn=Aln(N)·R3/R1 … (24)

가 성립되고, 식 (23) 및 식 (24) 로부터,

Dn¹ ^/2· (2I)^1/2=Aln(N)·R3/R1 … (25)

Dn¹ ^/2· (2I)^1/2＜Aln(N)·R3/R1 … (26)

이 항상 성립할 필요가 있다. 요컨대, 식 (5) 로부터,

Dn¹ ^/2·(2Aln(N)/R1)^1/2＜Aln(N)·R3/R1

2Dn·R1/R3²＜Aln(N) … (27)

이 항상 성립할 필요가 있다. 식 (27) 의 우변 및 좌변은 모두 정의 온도 계수를 갖기 때문에, 식 (27) 은 비교적 용이하게 성립된다.

식 (5) 로부터, 저항 (44) 의 저항이 R4 라고 하면, 저항 (44) 에 발생하는 전압 Vr4 는 식 28 에 의해 산출된다.

Vr4=I·R4=Aln(N)·R4/R1 … (28)

PMOS 트랜지스터 (11 ∼ 24) 에 있어서, 게이트 길이를 Lp 라고 하고, 게이트폭을 Wp 라고 하고, 캐리어 이동도를 μp 라고 하고, 게이트 절연막의 용량을 Coxp 라고 하면, 드라이브 능력 Dp 는 식 29 에 의해 산출된다.

Dp=(Lp/Wp)·1/(μp·Coxp) … (29)

PMOS 트랜지스터 (21) 및 PMOS 트랜지스터 (23) 에 있어서, 소스·드레인간전압 Vdsp 는 식 30 에 의해 산출된다.

Vdsp=Dp¹ ^/2·(2I)^1/2 … (30)

PMOS 트랜지스터 (21) 및 PMOS 트랜지스터 (23) 에 있어서, 이들 트랜지스터의 소스·드레인간 전압 Vdsp 는 저항 (44) 에 발생하는 전압 Vr4 가 되기 때문에, 식 (28) 로부터,

Vdsp=Aln(N)·R4/R1 … (31)

이 성립되고, 식 (30) 및 식 (31) 로부터,

Dp¹ ^/2· (2I)^1/2=Aln(N)·R4/R1 … (32)

Dp¹ ^/2· (2I)^1/2＜Aln(N)·R4/R1 … (33)

이 항상 성립할 필요가 있다. 요컨대, 식 (5) 로부터,

Dp¹ ^/2·(2Aln(N)/R1)^1/2＜Aln(N)·R4/R1

2Dp·R1/R4²＜Aln(N) … (34)

가 항상 성립할 필요가 있다. 식 (34) 의 우변 및 좌변은 모두 정의 온도 계수를 갖기 때문에, 식 (34) 는 비교적 용이하게 성립된다.

이와 같이 하면, NMOS 트랜지스터 (35) 및 NMOS 트랜지스터 (37) 의 각 드레인 전압은, NMOS 트랜지스터 (35) 및 NMOS 트랜지스터 (37) 의 각 드레인에 대한 접속 관계에 각각 기초하지 않고, 저항 (43) 에 발생하는 전압 Vr3 에 기초한다. 따라서, NMOS 트랜지스터 (35) 및 NMOS 트랜지스터 (37) 로 이루어지는 커런트 미러 회로의 출력 전류가 정확해진다. 또, PMOS 트랜지스터 (21) 및 PMOS 트랜지스터 (23) 의 각 드레인 전압은, PMOS 트랜지스터 (21) 및 PMOS 트랜지스터 (23) 의 각 드레인에 대한 접속 관계에 각각 기초하지 않고, 저항 (44) 에 발생하는 전압 Vr4 에 기초한다. 따라서, PMOS 트랜지스터 (21) 및 PMOS 트랜지스터 (23) 로 이루어지는 커런트 미러 회로의 출력 전류가 정확해진다.

<제 3 실시형태>

도 4 는, 제 3 실시형태의 밴드갭 기준 전압 회로를 나타내는 회로도이다.

제 3 실시형태의 밴드갭 기준 전압 회로는, 제 1 실시형태와 비교하면, PMOS 트랜지스터 (19 ∼ 21), PMOS 트랜지스터 (23), NMOS 트랜지스터 (35), NMOS 트랜지스터 (37), 저항 (42) 및 PNP 바이폴라 트랜지스터 (63) 가 삭제되고, 앰프 (71), PMOS 트랜지스터 (72 ∼ 73), 저항 (75 ∼ 76) 및 PMOS 트랜지스터 (77 ∼ 78) 가 추가되었다.

앰프 (71) 는, 전원 단자와 접지 단자 사이에 형성되고, 비반전 입력 단자가 PMOS 트랜지스터 (14) 의 드레인과 PNP 바이폴라 트랜지스터 (61) 의 이미터와의 접속점에 접속되고, 반전 입력 단자가 PMOS 트랜지스터 (72) 의 드레인과 저항 (75) 의 접속점에 접속되며, 출력 단자가 PMOS 트랜지스터 (72 ∼ 73) 의 게이트에 접속된다. PMOS 트랜지스터 (72) 는, 소스가 전원 단자에 접속된다. 저항 (75) 은, PMOS 트랜지스터 (72) 의 드레인과 접지 단자 사이에 형성된다. PMOS 트랜지스터 (73) 는, 소스가 전원 단자에 접속되고, 드레인이 출력 단자 (52) 에 접속된다. 저항 (76) 은, 출력 단자 (52) 와 접지 단자 사이에 형성된다. PMOS 트랜지스터 (77) 는, 게이트가 PMOS 트랜지스터 (17) 의 게이트 및 PMOS 트랜지스터 (16) 의 드레인과 저항 (41) 의 접속점에 접속되고, 소스가 전압 공급 회로 (51) 의 출력 단자에 접속되며, 드레인이 PMOS 트랜지스터 (78) 의 소스에 접속된다. PMOS 트랜지스터 (78) 는, 게이트가 PMOS 트랜지스터 (18) 의 게이트, 저항 (41) 과 PNP 바이폴라 트랜지스터 (62) 의 이미터와의 접속점 및 PMOS 트랜지스터 (12) 의 게이트에 접속되며, 드레인이 출력 단자 (52) 에 접속된다.

PMOS 트랜지스터 (77) 는, 전압 V5 에 기초하여 작동하고, 저항 (41) 에 흐르는 전류에 기초하여, 정의 온도 계수를 갖는 출력 전류를 흐르게 한다. PMOS 트랜지스터 (72) 는, 전원 전압 Vdd 에 기초하여 작동하고, 전압 V1 및 저항 (75) 에 발생하는 전압에 기초하여, 부의 온도 계수를 갖는 출력 전류를 흐르게 한다. PMOS 트랜지스터 (73) 는, 전원 전압 Vdd 에 기초하여 작동하고, PMOS 트랜지스터 (72) 의 출력 전류에 기초하여, 부의 온도 계수를 갖는 출력 전류를 흐르게 한다. 저항 (76) 은, PMOS 트랜지스터 (77) 의 정의 온도 계수를 갖는 출력 전류 및 PMOS 트랜지스터 (73) 의 부의 온도 계수를 갖는 출력 전류 모두를 흐르게 함으로써, 기준 전압 Vref 를 발생시킨다.

다음으로, 제 3 실시형태의 밴드갭 기준 전압 회로의 작동에 대하여 설명한다.

여기에서, PMOS 트랜지스터 (11 ∼ 18) 및 PMOS 트랜지스터 (77 ∼ 78) 는, 동일한 사이즈이다. PMOS 트랜지스터 (72 ∼ 73) 는, 동일한 사이즈이다.

또, 앰프 (71) 의 비반전 입력 단자의 전압은 전압 V1 이고, 앰프 (71) 의 반전 입력 단자의 전압은 전압 V8 이다. PMOS 트랜지스터 (72) 는 전류 I72 를 흐르게 하고, PMOS 트랜지스터 (73) 는 전류 I73 을 흐르게 하고, PMOS 트랜지스터 (77) 는 전류 I77 을 흐르게 한다.

온도가 높아지면, 제 1 실시형태와 같이, 저항 (41) 에 전압 (V1-V2) 과 정확히 동일한 전압 (V3-V2) 이 발생한다.

제 1 실시형태와 같이, 전압 V1 과 전압 V3 이 동일하고, 전압 V1 ∼ V2 는 부의 온도 계수를 가지며, 전압 V2 의 부의 온도 계수는 전압 V1 보다 급격한 기울기로 되어 있다. 따라서, 저항 (41) 에 발생하는 전압 (V3-V2) 은 정의 온도 계수를 갖는다. 그러면, 저항 (41) 에 흐르는 전류 I15 도 정의 온도 계수를 갖는다. 전류 I15 는, PMOS 트랜지스터 (15) 및 PMOS 트랜지스터 (77) 로 이루어지는 커런트 미러 회로에 의해, 전류 I77 이 된다. 전류 I77 도 정의 온도 계수를 갖는다.

앰프 (71) 의 비반전 입력 단자와 반전 입력 단자는 이미지너리 쇼트되고 있기 때문에, 전압 V1 과 전압 V8 은 거의 동일하다. 전압 V1 및 전압 V8 은 부의 온도 계수를 갖기 때문에, 전류 I72 도 부의 온도 계수를 갖는다. 전류 I72 는, PMOS 트랜지스터 (72 ∼ 73) 로 이루어지는 커런트 미러 회로에 의해, 전류 I73 이 된다. 전류 I73 도 부의 온도 계수를 갖는다.

여기에서, 전류 I77 및 전류 I73 은 저항 (76) 에 흘러 들어간다. 전류 I77 은 정의 온도 계수를 갖고, 전류 I73 은 부의 온도 계수를 가지며, 출력 단자 (52) 에서 전류 I77 의 정의 온도 계수와 전류 I73 의 부의 온도 계수가 상쇄되면, 저항 (76) 에 흐르는 전류는 온도 특성을 갖기 어려워져, 저항 (76) 에 발생하는 전압도 온도 특성을 갖기 어려워지기 때문에, 기준 전압 Vref 도 온도 특성을 갖기 어려워진다.

온도가 낮아지면, 전술하는 바와 같이, 저항 (41) 에 전압 (V1-V2) 과 정확히 동일한 전압 (V3-V2) 이 발생하여, 기준 전압 Vref 는 온도 특성을 갖기 어려워진다.

다음으로, 제 3 실시형태의 밴드갭 기준 전압 회로의 각 노드에서 성립하는 수식에 대하여 각각 설명한다.

식 (2) 로부터, 전류 I72 및 전류 I73 의 전류가 동일하여 I2 이라고 하고, 저항 (75) 의 저항을 R5 라고 하면, 전압 V8 은 식 51 에 의해 산출되고, 전류 I2 는 식 52 에 의해 산출된다.

V8=V1=Aln(I/Is)=R5·I2 … (51)

I2=Aln(I/Is)/R5 … (52)

식 (5) 및 식 (52) 로부터, 저항 (75) 에 흐르는 전류 I3 은 식 53 에 의해 산출된다.

I3=Aln(N)/R1+Aln (I/Is)/R5=Aln(N)/R1+Aln{Aln(N)/(R1·Is)}/R5 … (53)

저항 (76) 의 저항을 R6 이라고 하면, 기준 전압 Vref 는 식 54 에 의해 산출된다.

Vref=R6·I3=Aln(N)·R6/R1+Aln{Aln(N)/(R1·Is)}·R6/R5=Aln(N)·R6/R1-Aln{R1·Is/Aln(N)}·R6/R5 … (54)

여기에서, 식 (54) 의 제 2 항의 {R1·Is/Aln(N)} 에 있어서, 분모의 계수 A 및 분자의 역방향 포화 전류 Is 는 온도 변화된다. 그래서, 분모의 N 및 분자의 저항 R1 이 조정됨으로써, 분모의 온도 변화와 분자의 온도 변화가 동일해지면, 전술한 {R1·Is/Aln(N)} 의 온도 변화가 없어진다.

이와 같이 하면, PMOS 트랜지스터 (15) 및 PMOS 트랜지스터 (77) 로 이루어지는 커런트 미러 회로와 PMOS 트랜지스터 (72 ∼ 73) 로 이루어지는 커런트 미러 회로와의 커런트 미러비가 조정되면, 전류 I77 및 전류 I73 이 조정되어, 저항 (76) 에 흐르는 전류도 조정되고, 저항 (76) 에 발생하는 전압도 조정되어, 기준 전압 Vref 도 조정된다. 예를 들어, 전류 I77 및 전류 I73 이 적어지면, 저항 (76) 에 흐르는 전류도 적어지고, 저항 (76) 에 발생하는 전압이 낮아져, 기준 전압 Vref 도 낮아진다. 그러면, 낮은 기준 전압 Vref 가 용이하게 출력될 수 있다.

도 1 은 본 발명의 밴드갭 기준 전압 회로의 제 1 실시형태를 나타내는 회로도.

도 2 는 전압 공급 회로의 일례를 나타내는 회로도.

도 3 은 본 발명의 밴드갭 기준 전압 회로의 제 2 실시형태를 나타내는 회로도.

도 4 는 본 발명의 밴드갭 기준 전압 회로의 제 3 실시형태를 나타내는 회로도.

도 5 는 종래의 밴드갭 기준 전압 회로를 나타내는 회로도.

※ 도면의 주요 부분에 대한 부호의 설명 ※

41 ∼ 42 : 저항

51 : 전압 공급 회로

52 : 출력 단자

61 ∼ 63 : PNP 바이폴라 트랜지스터

Claims

기준 전압을 생성하는 밴드갭 기준 전압 회로에 있어서,

온도에 기초하여, 부 (負) 의 온도 계수를 갖는 출력 전압을 출력하는 제 1 감온 소자와,

상기 온도에 기초하여, 부의 온도 계수를 갖는 출력 전압을 출력하는 제 2 감온 소자와,

상기 제 1 감온 소자의 출력 전압에서 상기 제 2 감온 소자의 출력 전압을 감산한 전압에 기초하여, 정 (正) 의 온도 계수를 갖는 전압을 발생시키는 제 1 저항과,

제 2 전원 전압에 기초하여 동작하고, 상기 제 1 감온 소자의 출력 전압에 기초하여, 출력 전류를 흐르게 하는 제 1 의 PM0S 트랜지스터와,

상기 제 2 전원 전압에 기초하여 동작하고, 상기 제 2 감온 소자의 출력 전압과 상기 제 1 저항에 발생하는 전압의 합계 전압에 기초하여, 출력 전류를 흐르게 하는 제 2 의 PM0S 트랜지스터와,

상기 제 2 전원 전압에 기초하여 동작하고, 상기 제 2 의 PM0S 트랜지스터의 출력 전류에 기초하여, 출력 전류를 흐르게 하는 제 1 의 NM0S 트랜지스터와,

제 1 전원 전압에 기초하여 동작하고, 상기 제 1 의 PM0S 트랜지스터 및 상기 제 1 의 NM0S 트랜지스터의 출력 전류에 의해 결정되는 입력 전압이 낮아지면 상기 제 2 전원 전압이 상기 제 1 전원 전압의 변동에 의존하지 않고 높아지도록 동작하고, 상기 입력 전압이 높아지면 상기 제 2 전원 전압이 상기 제 1 전원 전압의 변동에 의존하지 않고 낮아지도록 동작함으로써, 상기 제 1 감온 소자의 출력 전압과 상기 합계 전압이 동일해지도록 상기 제 2 전원 전압을 공급하는 전압 공급 회로와,

상기 제 1 전원 전압에 기초하여 동작하고, 상기 제 1 저항에 흐르는 전류에 기초하여, 정의 온도 계수를 갖는 출력 전류를 흐르게 하는 제 3 의 PM0S 트랜지스터와,

상기 제 3 의 PM0S 트랜지스터의 출력 전류에 기초하여, 정의 온도 계수를 갖는 전압을 발생시키는 제 2 저항과,

상기 제 3 의 PM0S 트랜지스터의 출력 전류 및 상기 온도에 기초하여, 부의 온도 계수를 갖는 출력 전압을 출력하는 제 3 감온 소자를 구비하는 것을 특징으로 하는 밴드갭 기준 전압 회로.
제 1 항에 있어서,

상기 제 1 의 PMOS 트랜지스터의 드레인 및 상기 제 2 의 PM0S 트랜지스터의 드레인에 각각 형성되는 복수개의 제 1 캐스코드 회로를 구비하는 것을 특징으로 하는 밴드갭 기준 전압 회로.
제 2 항에 있어서,

상기 제 3 의 PM0S 트랜지스터의 드레인에 형성되는 제 2 캐스코드 회로를 구비하는 것을 특징으로 하는 밴드갭 기준 전압 회로.
제 1 항에 있어서,

상기 전압 공급 회로는,

소스가 출력 단자에 접속되고, 드레인에 상기 제 1 전원 전압이 인가되는 디플리션 NM0S 트랜지스터와,

상기 디플리션 NM0S 트랜지스터의 게이트와 소스 사이에 형성되는 제 3 저항과,

게이트에 상기 입력 전압이 인가되고, 소스가 접지 단자에 접속되고, 드레인이 상기 디플리션 NM0S 트랜지스터의 게이트에 접속되는 제 2 의 NM0S 트랜지스터를 구비하는 것을 특징으로 하는 밴드갭 기준 전압 회로.
기준 전압을 생성하는 밴드갭 기준 전압 회로에 있어서,

온도에 기초하여, 부 (負) 의 온도 계수를 갖는 출력 전압을 출력하는 제 1 감온 소자와,

상기 온도에 기초하여, 부의 온도 계수를 갖는 출력 전압을 출력하는 제 2 감온 소자와,

상기 제 1 감온 소자의 출력 전압에서 상기 제 2 감온 소자의 출력 전압을 감산한 전압에 기초하여, 정 (正) 의 온도 계수를 갖는 전압을 발생시키는 제 1 저항과,

제 2 전원 전압에 기초하여 동작하고, 상기 제 1 감온 소자의 출력 전압에 기초하여, 출력 전류를 흐르게 하는 제 1 의 PM0S 트랜지스터와,

상기 제 2 전원 전압에 기초하여 동작하고, 상기 제 2 감온 소자의 출력 전압과 상기 제 1 저항에 발생하는 전압의 합계 전압에 기초하여, 출력 전류를 흐르게 하는 제 2 의 PM0S 트랜지스터와,

상기 제 2 전원 전압에 기초하여 동작하고, 상기 제 2 의 PM0S 트랜지스터의 출력 전류에 기초하여, 출력 전류를 흐르게 하는 제 1 의 NM0S 트랜지스터와,

제 1 전원 전압에 기초하여 동작하고, 상기 제 1 의 PM0S 트랜지스터 및 상기 제 1 의 NM0S 트랜지스터의 출력 전류에 의해 결정되는 입력 전압이 낮아지면 상기 제 2 전원 전압이 상기 제 1 전원 전압의 변동에 의존하지 않고 높아지도록 동작하고, 상기 입력 전압이 높아지면 상기 제 2 전원 전압이 상기 제 1 전원 전압의 변동에 의존하지 않고 낮아지도록 동작함으로써, 상기 제 1 감온 소자의 출력 전압과 상기 합계 전압이 동일해지도록 상기 제 2 전원 전압을 공급하는 전압 공급 회로와,

상기 제 2 전원 전압에 기초하여 동작하고, 상기 제 1 저항에 흐르는 전류에 기초하여, 정의 온도 계수를 갖는 출력 전류를 흐르게 하는 제 3 의 PM0S 트랜지스터와,

상기 제 1 전원 전압에 기초하여 동작하고, 상기 제 1 감온 소자의 출력 전압 및 제 2 저항에 기초하여, 부의 온도 계수를 갖는 출력 전류를 흐르게 하는 제４ 의 PM0S 트랜지스터와,

상기 제 1 전원 전압에 기초하여 동작하고, 상기 제 ４ 의 PM0S 트랜지스터의 출력 전류에 기초하여, 부의 온도 계수를 갖는 출력 전류를 흐르게 하는 제 ５ 의 PM0S 트랜지스터와,

상기 제 3 의 PM0S 트랜지스터의 정의 온도 계수를 갖는 출력 전류 및 상기 제 5 의 PM0S 트랜지스터의 부의 온도 계수를 갖는 출력 전류 모두를 흐르게 함으로써, 상기 기준 전압을 발생시키는 제 3 저항을 구비하는 것을 특징으로 하는 밴드갭 기준 전압 회로.
제 5 항에 있어서,

상기 제 1 의 PMOS 트랜지스터의 드레인 및 상기 제 2 의 PM0S 트랜지스터의 드레인에 각각 형성되는 복수개의 제 1 캐스코드 회로를 구비하는 것을 특징으로 하는 밴드갭 기준 전압 회로.
제 5 항에 있어서,

상기 전압 공급 회로는,

소스가 출력 단자에 접속되고, 드레인에 상기 제 1 전원 전압이 인가되는 디플리션 NM0S 트랜지스터와,

상기 디플리션 NM0S 트랜지스터의 게이트와 소스 사이에 형성되는 제 4 저항과,

게이트에 상기 입력 전압이 인가되고, 소스가 접지 단자에 접속되고, 드레인이 상기 디플리션 NM0S 트랜지스터의 게이트에 접속되는 제 2 의 NM0S 트랜지스터를 구비하는 것을 특징으로 하는 밴드갭 기준 전압 회로.