JP4785538B2 - バンドギャップ回路 - Google Patents

Description

本発明はバンドギャップ回路の回路構成に係り、さらに詳しくはサイズが大きくＫ値が低く応答特性の悪いトランジスタでもＫ値を変えることなく出力電圧を出力することに関する。

図２は従来のバンドギャップ基準電圧回路の回路図である。この電圧源は、ＰＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ２３、Ｐ２４、Ｐ２５とＮＭＯＳトランジスタＮＬ２１、ＮＬ２２、ＮＬ２３とＮｃｈデプレッショントランジスタＮＤ２１とバイポーラトランジスタＢ２１、Ｂ２２と抵抗Ｒ２１、Ｒ２２、Ｒ２３で構成されている。図２において第１のバイポーラトランジスタＢ２１と第２のバイポーラトランジスタＢ２２とのエミッタ面積の比を１：Ｎに設定すると通常状態においてＶＲＥＦ＝ＶＢＥ＋Ｖｔ×ｌｎＮ（１＋Ｒ２１/Ｒ２２）なる出力電圧が得られる。ここでＶＢＥはバイポーラトランジスタのベース・エミッタ間電圧、Ｖｔはｋをボルツマン定数、Ｔを絶対温度、ｑを電子電荷としてＶｔ＝ｋＴ/ｑで与えられる。
特開2004-86750号公報

図２に示した従来例では高電位の電源端子ＶＤＤと低電位の電源端子ＶＳＳの間に電源電圧を印加することにより安定状態では所定の出力電圧ＶＲＥＦが出力端子から得られるように構成されている。ところがこの従来例にあっては、オフセット対策としてトランジスタＰ２４、Ｐ２５のトランジスタサイズを大きくした時（例えばＷ＝１００μｍ、Ｌ＝５０μｍとした時）に、Ｋ値をさらに低くする応答特性の悪いプロセスにより製造されたトランジスタでは電源変動直後の状態において出力電圧が０Ｖで安定してしまうという欠点がある。

本発明ではＰＭＯＳトランジスタとＮＭＯＳトランジスタとバイポーラトランジスタ及び抵抗を組み合わせて構成されるバンドギャップ定電圧回路において、電源変動直後出力電圧が０Ｖで安定してしまうことを防ぐことにある。

本発明の定電圧回路では、上記課題を解決するために図1に示すように本発明の基準電源回路では次の手段を用いた。
（１）トランジスタＰ１１２、Ｐ１１３のバックゲートをｎｏｄｅ１１に接続することを特徴とする。
（２）トランジスタＰ１１２、Ｐ１１３のゲートにレベルシフタ回路を接続することを特徴とする。

このように、本発明の基準電源回路では、Ｋ値が低く応答特性の悪いプロセスでサイズの大きいトランジスタを用いた時トランジスタのＫ値を変えることなく電源変動直後出力電圧が０Ｖで安定することを防ぐことができる。

以下では本発明の実施例を説明する。図１は本発明の一実施例であるバンドギャップ回路の回路図である。

はじめに、バンドギャップの構成を説明する。図１に示すようにバンドギャップ回路は差動増幅回路と、この差動増幅回路に接続されたｎチャネル型トランジスタＮＬ１３と、差動増幅回路の入力に接続されたレベルシフタ回路と、ｐチャネル型トランジスタ１０８、１０９とｐチャネル型トランジスタ１０４との間にカスコードトランジスタであるｐチャネル型トランジスタ１０８を有する。なお、以下ではｎチャネル型トランジスタをｎ型トランジスタ、ｐチャネル型トランジスタをｐ型トランジスタと略す。

差動増幅回路は一般的なオペアンプから構成される。図１に示すように、バンドギャップ回路の差動増幅器は１対のｐ型トランジスタＰ１１２、Ｐ１１３と閾値電圧の低い（例えば０．４５Ｖ）ｎ型トランジスタＮＬ１１、ＮＬ１２から構成される。

ｎ型トランジスタＮＬ１１のソースは基準電位となるグランドに接地され、ドレインはｐ型トランジスタＰ１１２のドレインに接続されている。また、ｎ型トランジスタＮＬ１１のゲートはｎ型トランジスタＮＬ１２のゲートに接続されている。さらにｎ型トランジスタＮ１１のドレイン−ゲート間が接続（ダイオード接続）されている。ｎ型トランジスタＮＬ１２は、ｎ型トランジスタＮＬ１１と同様にソースがグランドに接続されるとともに、ドレインはｐ型トランジスタＰ１１３のドレインに接続されている。また、ｎ型トランジスタＮＬ１２のゲートはｎ型トランジスタＮＬ１１のゲートに接続されている。

ｐ型トランジスタＰ１１２のドレインはｎ型トランジスタＮＬ１１のドレインに接続されソースはｐ型トランジスタＰ１０８、Ｐ１０４を介して電源電圧ＶＣＣに接続される。また、ｐ型トランジスタＰ１１２のバックゲートはｎｏｄｅ１１に接続される。さらに、ｐ型トランジスタＰ１１２のゲートはｐ型トランジスタＰ１１４のソースに接続されている。ｐ型トランジスタＰ１１３は、ｐ型トランジスタＰ１１２と同様にドレインがｎ型トランジスタＮＬ１２のドレインに接続されるとともに、ソースはｐ型トランジスタＰ１０８、Ｐ１０４を介して電源電圧ＶＣＣに接続されている。また、ｐ型トランジスタＰ１１３のバックゲートはｎｏｄｅ１１に接続される。さらに、ｐ型トランジスタＰ１１３のゲートはｐ型トランジスタＰ１１５のソースに接続されている。

閾値電圧の低い（例えば０．４５Ｖ）ｎ型トランジスタＮＬ１３は差動増幅器に接続されるとともにｐ型トランジスタＰ１１１を介して出力端子ＶＲＥＦ１１に接続されている。ｎ型トランジスタＮＬ１３のゲートは差動増幅器のｎ型トランジスタＮＬ１２とｐ型トランジスタＰ１１３の間に接続され、ｎ型トランジスタＮＬ１２とｐ型トランジスタＰ１１３のそれぞれのドレインに接続されている。

出力端子ＶＲＥＦ１１にｐ型トランジスタＰ１０７が接続されている。ｐ型トランジスタＰ１０７のドレインに出力端子ＶＲＥＦ１１が接続され、ｐ型トランジスタＰ１０７のソースは電源電圧ＶＣＣに接続されている。ｐ型トランジスタＰ１０７のゲートはｐ型トランジスタＰ１０４のゲートに接続されるとともに定電流源として用いられているｐ型トランジスタＰ１０３のゲートに接続されている。ｐ型トランジスタＰ１０７はゲートに定電流源からの電流を供給されてゲートをオン・オフする。これに応じてｐ型トランジスタＰ１０７は電源電圧ＶＣＣから出力端子ＶＲＥＦ１１に電流を供給する。

ｐ型トランジスタＰ１０４は定電流源として用いられているｐ型トランジスタＰ１０３に接続されている。ｐ型トランジスタＰ１０４はドレインがｐ型トランジスタＰ１０８を介して差動増幅回路に接続され、ソースが電源電圧ＶＣＣに接続されている。そして、ｐ型トランジスタＰ１０４はゲートがｐ型トランジスタＰ１０７、Ｐ１０６、Ｐ１０５のゲートに接続されるとともに、定電流源として用いられているｐ型トランジスタＰ１０３のゲートに接続される。ｐ型トランジスタＰ１０４はゲートに定電流源からの電流を供給されてゲートをオン・オフする。これに応じてｐ型トランジスタＰ１０４は、電源電圧ＶＣＣから差動増幅器に電流を供給する。また、定電圧源として用いられているｐ型トランジスタＰ１０３とｐ型トランジスタＰ１０４とｐ型トランジスタＰ１０５とｐ型トランジスタＰ１０６とｐ型トランジスタＰ１０７はカレントミラー回路を構成している。

ｐ型トランジスタＰ１０４はｐ型トランジスタＰ１０８をカスコード接続して差動増幅器に接続している。これにより、チャネル長変調を防止することができ、差動増幅器に対して安定した電流を供給することができる。同様に、ｐ型トランジスタＰ１０５はｐ型トランジスタＰ１０９をカスコード接続している。ｐ型トランジスタＰ１０６はｐ型トランジスタＰ１１０をカスコード接続している。ｐ型トランジスタＰ１０７はｐ型トランジスタＰ１１１をカスコード接続している。

ｐ型トランジスタＰ１０３とｎ型デプレッショントランジスタＮＤ１３はドレインで接続されており、定電圧源として用いられている。直流電源として用いられるｎ型デプレッショントランジスタＮＤ１３はソース及びゲートをグラウンドに接続し、ドレインをｐ型トランジスタＰ１０３のドレインに接続している。また、ｐ型トランジスタＰ１０３のソースは電源電圧ＶＣＣに接続され、ドレインはｎ型デプレッショントランジスタＮＤ１３のドレインに接続される。ｐ型トランジスタＰ１０３はドレインゲート間を接続(ダイオード接続)されており、ゲートはｐ型トランジスタＰ１０４とｐ型トランジスタＰ１０５とｐ型トランジスタＰ１０６とｐ型トランジスタＰ１０７のゲートに接続されている。同様に、ｐ型トランジスタＰ１０２とｎ型デプレッショントランジスタＮＤ１２も定電圧源として用いられておりｐ型トランジスタＰ１０２のゲートがｐ型トランジスタＰ１０８とｐ型トランジスタＰ１０９とｐ型トランジスタＰ１１０のゲートに接続されている。また、ｐ型トランジスタＰ１０１とｎ型デプレッショントランジスタＮＤ１１も定電圧源として用いられておりｐ型トランジスタＰ１０１のゲートがｐ型トランジスタＰ１１１のゲートに接続されている。

レベルシフタ回路として用いられるｐ型トランジスタＰ１１４はドレインがグランドに接続され、ソースはｐ型トランジスタＰ１１２のゲート及びｐ型トランジスタＰ１０９、ｐ型トランジスタＰ１０５を介して電源電圧ＶＣＣに接続されている。また、ｐ型トランジスタＰ１１４のゲートは抵抗Ｒ１２を介して出力端子ＶＲＥＦ１１に接続される。同様に、レベルシフタ回路として用いられるｐ型トランジスタＰ１１５はドレインがグランドに接続され、ソースがｐ型トランジスタＰ１１３のゲート及びｐ型トランジスタＰ１１０、ｐ型トランジスタＰ１０６を介して電源電圧ＶＣＣに接続される。また、ｐ型トランジスタＰ１１５のゲートは抵抗Ｒ１１を介して出力端子ＶＲＥＦＦ１１に接続される。

出力端子ＶＲＥＦ１１とグラウンドの間には出力端子ＶＲＥＦ１１側から順に抵抗Ｒ１２、抵抗Ｒ１３、バイポーラトランジスタＢ１２が接続されている。これらとは別に出力端子ＶＲＥＦ１１とグラウンドの間には出力端子ＶＲＥＦ１１から順に抵抗Ｒ１１、バイポーラトランジスタＢ１１が接続されている。

バイポーラトランジスタＢ１２のベース、コレクタはグラウンドに接続され、エミッタは抵抗Ｒ１３に接続されている。抵抗Ｒ１３は一方がバイポーラトランジスタＢ１２に接続されるとともに、他方が抵抗Ｒ１２とｐ型トランジスタＰ１１４のゲートに接続されている。また、抵抗Ｒ１２は一方が抵抗Ｒ１３とｐ型トランジスタＰ１１４のゲートに接続されるとともに、他方が出力端子ＶＲＥＦ１１に接続されている。

バイポーラトランジスタＢ１１のベース、コレクタはグラウンドに接続され、エミッタは抵抗Ｒ１１とｐ型トランジスタＰ１１５のゲートに接続されている。また、抵抗Ｒ１１は一方がバイポーラトランジスタＢ１２に接続されるとともに、他方が出力端子ＶＲＥＦ１１に接続されている。

次に、図１、図２を用いてバンドギャップ回路の動作について従来のバンドギャップ回路の動作と比較しながら説明する。過渡的な電圧変動が生じない時、差動増幅器の入力電圧は同電圧に保たれＶＲＥＦＦ１１より一定の電圧が出力される。これに対して、電源変動によって過渡的な電圧変動が生じた時（例えば６Ｖから３０Ｖまで変動したとき）、図２に示す従来の回路ではｐ型トランジスタＰ２４およびＰ２５のバックゲートがＶＣＣに接続されているため、電源電圧の変動を大きく受ける。オフセット対策としてこのトランジスタのサイズを大きくした時（例えばＷ長が１００μｍ、Ｌ長が５０μｍ）、またはＫ値が低く応答特性の悪いプロセスのトランジスタを用いた時、電源変動が起きた際にバックゲートの電圧が変化した影響で瞬間的にオンしない時間が生じる。この時、バイポーラトランジスタＢ２１およびＢ２２のエミッタに大きな電流が流れ、本来の安定する電圧とは違った電圧（例えば０Ｖ）で安定しＶＲＥＦ端子に出力してしまう。

これに対し、本実施形態では図１に示すように、ｐ型トランジスタＰ１１２とＰ１１３のバックゲートをｎｏｄｅ１１に接続しているためバックゲートが電源電圧の変動の影響をうけない。このため、瞬間的にオンしない時間が生じず、過渡的な電圧変化がおきてもバイポーラトランジスタＢ１１に大きな電流が流れることがなくなり、本来の安定した電圧を出力することができる。

図２のｐ型トランジスタＰ２４とＰ２５のバックゲートをｎｏｄｅ１１に接続した場合、ｐ型トランジスタＰ２４とＰ２５のしきい値が高くなるため、トランジスタをオンさせるために従来よりも高い電圧が必要になる。このため電源投入時ｐ型トランジスタＰ２４とＰ２５がオンせずＶＲＥＦ端子の電圧が上がり続けてしまう現象が生じるため本実施形態では図１に示すように、ｐ型トランジスタＰ１１２とＰ１１３のゲートをレベルシフタ回路として用いるｐ型トランジスタＰ１１４、またはＰ１１５のドレインに接続しｐ型トランジスタＰ１１２とＰ１１３のゲート電圧を高くしてｐ型トランジスタＰ１１２とＰ１１３を従来の電圧でオンすることができる。このように変更することで、電源変動、電源投入時に安定した出力電圧を出力することが可能となる。

本発明の実施例を示すバンドギャップ基準電圧回路の回路図である。 従来のバンドギャップ基準電圧回路の回路図である。

符号の説明

Ｐ１０１、Ｐ１０２、Ｐ１０３、Ｐ１０４、Ｐ１０５、Ｐ１０６、Ｐ１０７、Ｐ１０８、
Ｐ１０９、Ｐ１１０、Ｐ１１１、Ｐ１１２、Ｐ１１３、Ｐ１１４、Ｐ１１５：エンハンス型ＰｃｈＭＯＳＦＥＴ
ＮＬ１１、ＮＬ１２、ＮＬ１３：エンハンス型ＮｃｈＭＯＳＦＥＴ
ＮＤ１１、ＮＤ１２、ＮＤ１３：デプレッション型ＮｃｈＭＯＳＦＥＴ
Ｂ１１、Ｂ１２：バイポーラトランジスタ
Ｒ１１、Ｒ１２、Ｒ１３： 抵抗
Ｐ２１、Ｐ２２、Ｐ２３、Ｐ２４、Ｐ２５：エンハンス型ＰｃｈＭＯＳＦＥＴ
Ｎ２１、Ｎ２２、Ｎ２３：エンハンス型ＮｃｈＭＯＳＦＥＴ
ＮＤ２１：デプレッション型ＮｃｈＭＯＳＦＥＴ
Ｂ２１、Ｂ２２：バイポーラトランジスタ
Ｒ２１、Ｒ２２、Ｒ２３：抵抗

Claims (2)

1. 入力トランジスタとして一対のＰＭＯＳトランジスタで構成された差動増幅回路を有するバンドギャップ回路において、
   前記一対のＰＭＯＳトランジスタは、バックゲートとソースが接続され、それぞれのゲートにレベルシフタ回路が設けられたことを特徴とするバンドギャップ回路。
2. 前記差動増幅回路および前記レベルシフタ回路のそれぞれに定電流を供給するためのＰＭＯＳトランジスタは、カスコード接続されていることを特徴とする請求項１記載のバンドギャップ回路。

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