CN101004619B - 带隙电路 - Google Patents

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Abstract

提供一种带隙恒压电路，其通过组合PMOS晶体管、NMOS晶体管、双极晶体管和电阻配置而成，并且能够防止在电源波动之后输出电压立刻稳定在0V。根据本发明的带隙恒压电路，构成差动放大器的两个p型晶体管(P112和P113)的背栅每个都连接到节点11，该节点是差动放大器的正极侧的电源端，并且电平移动器电路连接到PMOS晶体管(P112和P113)中每个的栅极。

Description

带隙电路
技术领域
本发明涉及一种带隙电路的电路结构，尤其是，涉及即使在使用晶体管的情况下能够输出输出电压而不改变K值的带隙电路，该晶体管的尺寸大，并且因小K值而具有低响应特性。
背景技术
图2是传统的带隙参考电压电路的电路图。电压电路由PMOS晶体管P21、P22、P23、P24和P25，NMOS晶体管NL21、NL22和NL23，n沟道型低压晶体管(depression transistor)ND21，双极晶体管B21和B22，以及电阻R21、R22和R23组成。在图2中，当第一双极晶体管B21与第二双极晶体管B22的发射极的面积比设置为1∶N时，等式VREF＝VBE+Vt×ln N(1+R21/R22)表示的输出电压VREF能够在正常条件下获得。在等式中，VBE是施加到双极晶体管的基极和发射极之间的电压，Vt是由等式Vt＝kT/q得到的，其中k是波耳兹曼常数，T是绝对温度，q是电子电荷。
(专利文献1)JP2004-86750A
配置图2的传统例子从而当电源电压施加在高电位的电源端VDD和低电位的电源端VSS之间时，在稳定的条件下能够从输出端输出预定输出电压VREF。然而，传统例子中存在缺陷，即，在为了消除偏移晶体管P24和P25的尺寸已经增加(例如增加到宽度“W”为100μm和长度“L”为50μm)的情况下，如果晶体管是由导致K值进一步地降低的低响应特性的工艺制造的，则在电源波动之后输出电压立刻稳定在0V。
发明内容
本发明的目的是提供一种带除恒压电路，其通过组合PMOS晶体管、NMOS晶体管、双极晶体管和电阻配置而成，并且能够防止在电源波动之后输出电压立刻稳定在0V。
根据本发明的恒压电路，为了解决上述问题，本发明的参考电源电路采用如下面图1所示的装置。
(1)参考电源电路的特征在于，晶体管P112和P113的背栅(back gate)每个都连接到节点11。
(2)参考电源电路的特征在于，电平移动器电路连接到晶体管P112和P113中每个的栅极。
这样，根据本发明的参考电源电路，即使当使用尺寸大的晶体管时，其中该晶体管由因小K值而导致低响应特性的工艺制造时，也可以防止在电源波动之后输出电压立刻稳定在0V而不改变晶体管的K值。
附图说明
在附图中：
图1是示出根据本发明实施例的带隙参考电压电路的电路图；
图2是示出传统的带隙参考电压电路的电路图。
具体实施方式
下面说明本发明的实施例。图1是示出根据本发明实施例的带隙参考电压电路的电路图。
首先，说明带隙电路的结构。如图1所示，带隙电路包括差动放大器、连接到差动放大器的n沟道型晶体管NL13、连接到差动放大器输入端的电平移动器电路以及p沟道型晶体管P108，其是设置在差动放大器和p沟道型晶体管P104之间的共射共基晶体管。注意，下文中n沟道型晶体管缩写为n型晶体管，p沟道型晶体管缩写为p型晶体管。
差动放大器由普通运算放大器形成。如图1所示，带隙电路的差动放大器由一对p型晶体管P112和P113与n型晶体管NL11和NL12构成，该n型晶体管具有在0.4至0.5V范围内的低阈值电压(例如0.45V)。
n型晶体管NL11的源极接地，其作为参考电势，同时其漏极连接到p型晶体管P112的漏极。以及，n型晶体管NL11的栅极连接到n型晶体管NL12的栅极。此外，n型晶体管N11漏极和栅极相互连接(二极管连接)。与n型晶体管NL11的情况一样，n型晶体管NL12的源极接地，同时其漏极连接到p型晶体管113的漏极。以及，n型晶体管NL12的栅极连接到n型晶体管NL11的栅极。
p型晶体管P112的漏极连接到n型晶体管NL11的漏极，p型晶体管P112的源极通过p型晶体管P108和P104连接到电源电压VCC。以及，p型晶体管P112的背栅连接到节点11。此外，p型晶体管P112的栅极连接到p型晶体管P114的源极。与p型晶体管P112的情况一样，p型晶体管P113的漏极连接到n型晶体管NL12的漏极，同时其源极通过p型晶体管P108和P104连接到电源电压VCC。以及，p型晶体管P113的背栅连接到节点11。此外，p型晶体管P113的栅极连接到p型晶体管P115的源极。
具有在0.4至0.5V范围内的低阈值电压(例如0.45V)的n型晶体管NL13连接到差动放大器，并且还通过p型晶体管P111连接到输出端VREF 11。n型晶体管NL13的栅极连接在n型晶体管NL12和p型晶体管P113之间，这二者共同构成差动放大器，同时n型晶体管NL13的栅极连接到n型晶体管NL12和p型晶体管P113中每个的漏极。
p型晶体管P107连接到输出端VREF 11。p型晶体管P107的漏极连接到输出端VREF 11，同时p型晶体管P107的源极连接到电源电压VCC。p型晶体管P107的栅极连接到p型晶体管P104的栅极，还连接到用作恒流源的p型晶体管P103的栅极。p型晶体管P107在栅极由来自恒流源的电流供电以导通和关断栅极。据此，p型晶体管P107将来自电源电压VCC的电流提供给输出端VREF 11。
p型晶体管P104连接到用作恒流源的p型晶体管P103。p型晶体管P104的漏极通过p型晶体管P108连接到差动放大器电路，同时其源极连接到电源电压VCC。此外，p型晶体管P104的栅极连接到p型晶体管P107、P106和P105中每个的栅极。同时，p型晶体管P104的栅极还连接到用作恒流源的p型晶体管P103的栅极。p型晶体管P104在栅极由来自恒流源的电流供电，从而导通和关断栅极。响应于此，p型晶体管P104将来自电源电压VCC的电流提供给差动放大器。以及，用作恒流电源的p型晶体管P103、p型晶体管P104、p型晶体管P105、p型晶体管P106和p型晶体管P107构成一个电流镜电路。
p型晶体管P104通过共射共基连接的p型晶体管P108连接到差动放大器。这样，可以防止沟道长度被调整，从而给差动放大器提供稳定的电流。类似地，p型晶体管P105与p型晶体管P109共射共基连接。p型晶体管P107与p型晶体管P111共射共基连接。
p型晶体管P103和n型低压晶体管ND13通过其漏极相互连接，并且用作恒压源。用作直流电源的n型低压晶体管ND13具有接地的源极和栅极，并且具有连接到p型晶体管P103的漏极的漏极。p型晶体管P103的源极连接到电源电压VCC，同时其漏极连接到n型低压晶体管ND13的漏极。p型晶体管P103具有相互连接(二极管连接)的漏极和栅极，其栅极连接到p型晶体管P104、p型晶体管P105、p型晶体管P106和p型晶体管P107中每个的栅极。类似地，p型晶体管P102和n型低压晶体管ND12也用作恒压源，并且p型晶体管P102的栅极连接到p型晶体管P108、p型晶体管P109和p型晶体管P110中每个的栅极。p型晶体管P101和n型低压晶体管ND11也用作恒压源，并且p型晶体管P101的栅极连接到p型晶体管P111的栅极。
用作电平移动器电路的p型晶体管P114具有接地的漏极。p型晶体管P114的源极通过p型晶体管P112的栅极、p型晶体管P109和p型晶体管P105连接到电源电压VCC。以及，p型晶体管P114的栅极通过电阻R12连接到输出端VREF 11。类似地，用作电平移动器电路的p型晶体管P115具有接地的漏极，同时其源极通过p型晶体管P113的栅极、p型晶体管P110和p型晶体管P106连接到电源电压VCC。以及，p型晶体管P115的栅极通过电阻R11连接到输出端VREF 11。
在输出端VREF 11和地之间，电阻R12、电阻R13和双极晶体管B12从输出端VREF 11侧以此顺序连接。此外，在输出端VREF 11和地之间，电阻R11和双极晶体管B11从输出端VREF 11侧以此顺序连接。
双极晶体管B12具有都接地的基极和集电极，同时其发射极连接到电阻R13。电阻R13一端连接到双极晶体管B12，同时另一端连接到电阻12和p型晶体管P114的栅极。电阻R12一端连接到电阻R13和p型晶体管P114的栅极，同时另一端连接到输出端VREF 11。
双极晶体管B11具有都接地的基极和集电极，同时具有连接到电阻R11和p型晶体管P115栅极的发射极。以及，电阻R11一端连接到双极晶体管B12，同时另一端连接到输出端VREF 11。
接下来，参考图1和2，通过与传统带隙电路的工作进行比较来说明带隙电路的工作。除非发生瞬时的电压波动，给差动放大器的输入电压保持不变，并且恒压从VREF 11输出。相反地，当由于电源波动(例如电压从6V升到30V)而发生瞬时电压波动时，因为p型晶体管P24和P25的背栅连接到VCC，所以如图2所示的传统电路受电源电压波动的影响极大。如果这些晶体管的尺寸增加(例如增加到宽度W为100μm、长度L为50μm)，或者如果因K值降低而导致低响应特性的工艺制造的晶体管用作用于消除偏移的每个p型晶体管P24和P25，那么当电源电压波动发生时，由于施加到背栅的电压改变瞬时的中断会发生。在中断期间，过电流流过双极晶体管B21和B22的发射极，稳定在一个电压(例如0V)的输出电压输出到VREF端，其不是原本用于稳定的电压。
另一方面，根据如图1所示的本实施例，p型晶体管P112和P113的背栅连接到节点11，因此该背栅不受电源电压波动的影响。因此，即使在发生瞬时电源电压波动时，不会发生瞬时中断，并且没有过电流流过双极晶体管B11，从而可以输出一个原来期望的恒压。
在图2的p型晶体管P24和P25的背栅连接到节点11的情况下，p型晶体管P24和P25的阈值升高，这意味着需要比传统情况下更高的电压以开启晶体管。因此，会发生即使电源开启时p型晶体管P24和P25还没有开启的现象，结果施加到VREF端的电压继续升高。有鉴于此，根据图1所示的此实施例，p型晶体管P112和P113的栅极连接到p型晶体管P114或p型晶体管P115的漏极，每个p型晶体管P114和P115用作电平移动器电路，并且p型晶体管P112和P113的栅极电压升高，从而可以以常规的电压开启p型晶体管P112和P113。如上所述作出修改，从而在电源波动和电源开启时可以输出一个恒定输出电压。

Claims (4)

1.一种带隙电路，包括：
差动放大器，具有一对PMOS晶体管；
第一电平移动器，由第三PMOS晶体管构成并且连接到该对PMOS晶体管中之一的栅极；
第二电平移动器，由第四PMOS晶体管构成并且连接到该对PMOS晶体管中另一个的栅极；以及
通过相应电阻器连接到所述第一和第二电平移动器的输出端，
其中：
该对PMOS晶体管通过其源极端相互连接；
该对PMOS晶体管的栅极用作所述差动放大器的输入端；并且
该对PMOS晶体管各自具有连接到每个源极端的背栅。
2.根据权利要求1所述的带隙电路，其中该对PMOS晶体管与带隙电路中的其它PMOS晶体管相比尺寸上要大。
3.根据权利要求1所述的带隙电路，还包括：
第五PMOS晶体管和第六PMOS晶体管，用于给所述差动放大器提供恒流；
第七PMOS晶体管和第八PMOS晶体管，用于给构成所述第一电平移动器的第三PMOS晶体管提供恒流；和
第九PMOS晶体管与第十PMOS晶体管，用于给构成所述第二电平移动器的第四PMOS晶体管提供恒流，其中
所述第五PMOS晶体管和所述第六PMOS晶体管彼此共射共基连接，
所述第七PMOS晶体管和所述第八PMOS晶体管彼此共射共基连接，以及
所述第九PMOS晶体管与所述第十PMOS晶体管彼此共射共基连接。
4.根据权利要求1所述的带隙电路，其中所述差动放大器还包括一对NMOS晶体管，该对NMOS晶体管中的每一个具有在0.4至0.5V范围内的阈值电压。
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