JP2003078366A - Ｍｏｓ型基準電圧発生回路 - Google Patents
Ｍｏｓ型基準電圧発生回路Info
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- JP2003078366A JP2003078366A JP2001267773A JP2001267773A JP2003078366A JP 2003078366 A JP2003078366 A JP 2003078366A JP 2001267773 A JP2001267773 A JP 2001267773A JP 2001267773 A JP2001267773 A JP 2001267773A JP 2003078366 A JP2003078366 A JP 2003078366A
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Abstract
(57)【要約】
【課題】 電源電圧及び温度の変動による基準電圧への
影響が無いＭＯＳＦＥＴによる半導体集積回路の基準電
圧発生回路の提供。 【解決手段】 ＰチャネルＭＯＳＦＥＴで構成される第
一、第二及び第三の電流経路１，２，３を有し上記第二
の電流経路をバイアス段とするカレントミラー回路４
と、第一の電流経路１に接続されたサブサブスレッショ
ルド領域で動作するＮチャネルＭＯＳＦＥＴと、第二の
電流経路２に接続されたサブスレッショルド領域で動作
するＮチャネルＭＯＳＦＥＴ及び抵抗素子と、第三の電
流経路３に接続された抵抗素子及びｐｎ接合ダイオード
とで構成されるバンドギャップ基準電圧発生回路におい
て、第二の電流経路２における上記ＰチャネルＭＯＳＦ
ＥＴとＮチャネルＭＯＳＦＥＴの間にドレイン・ソース
間電圧補正用ＮチャネルＭＯＳＦＥＴを接続したＭＯＳ
型基準電圧発生回路。
影響が無いＭＯＳＦＥＴによる半導体集積回路の基準電
圧発生回路の提供。 【解決手段】 ＰチャネルＭＯＳＦＥＴで構成される第
一、第二及び第三の電流経路１，２，３を有し上記第二
の電流経路をバイアス段とするカレントミラー回路４
と、第一の電流経路１に接続されたサブサブスレッショ
ルド領域で動作するＮチャネルＭＯＳＦＥＴと、第二の
電流経路２に接続されたサブスレッショルド領域で動作
するＮチャネルＭＯＳＦＥＴ及び抵抗素子と、第三の電
流経路３に接続された抵抗素子及びｐｎ接合ダイオード
とで構成されるバンドギャップ基準電圧発生回路におい
て、第二の電流経路２における上記ＰチャネルＭＯＳＦ
ＥＴとＮチャネルＭＯＳＦＥＴの間にドレイン・ソース
間電圧補正用ＮチャネルＭＯＳＦＥＴを接続したＭＯＳ
型基準電圧発生回路。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴによ
る半導体集積回路に構成された基準電圧発生回路に関す
る。
る半導体集積回路に構成された基準電圧発生回路に関す
る。
【０００２】
【従来の技術】今日、小型で小電力で且つ高速な回路が
求められるなか、ほとんどのデジタル回路がその様な要
求を満足するＣＭＯＳデバイスで構成されており、バイ
ポーラデバイスが中心であったアナログ回路の分野にお
いてもＣＭＯＳデバイスによる実現が望まれている。し
かし、アナログ回路においては、デジタル回路とは異な
り、温度による影響が無くしかも電源電圧の変動にも影
響されない基準電圧発生回路の実現が極めて重要とな
る。特に、アナログーデジタル変換回路やデジタルーア
ナログ変換回路においては、電源電圧や温度に対して安
定な基準電圧発生回路が要求される。従って、ＣＭＯＳ
回路を用いて安定した基準電圧発生回路を構成すること
は、アナログＣＭＯＳ回路の実現には必須の要件とな
る。
求められるなか、ほとんどのデジタル回路がその様な要
求を満足するＣＭＯＳデバイスで構成されており、バイ
ポーラデバイスが中心であったアナログ回路の分野にお
いてもＣＭＯＳデバイスによる実現が望まれている。し
かし、アナログ回路においては、デジタル回路とは異な
り、温度による影響が無くしかも電源電圧の変動にも影
響されない基準電圧発生回路の実現が極めて重要とな
る。特に、アナログーデジタル変換回路やデジタルーア
ナログ変換回路においては、電源電圧や温度に対して安
定な基準電圧発生回路が要求される。従って、ＣＭＯＳ
回路を用いて安定した基準電圧発生回路を構成すること
は、アナログＣＭＯＳ回路の実現には必須の要件とな
る。
【０００３】従来より半導体集積回路に構成される基準
電圧発生回路は、従来例を示す図８の如くスタートアッ
プ回路と、カレントミラー回路を具備したバンドギャッ
プ基準電圧発生回路（以下、バンドギャップ回路と記
す。）とから構成されている。
電圧発生回路は、従来例を示す図８の如くスタートアッ
プ回路と、カレントミラー回路を具備したバンドギャッ
プ基準電圧発生回路（以下、バンドギャップ回路と記
す。）とから構成されている。
【０００４】スタートアップ回路は、当該バンドギャッ
プ回路への電源投入初期において、電源投入前における
安定状態から所定出力電圧が得られる安定動作状態への
移行を促進する為の始動回路である。当該回路構成で
は、電源投入に際して、ＰチャネルＭＯＳＦＥＴ（以
下、ＰＭＯＳＦＥＴと記す。）Ｐ０７及びＮチャネルＭ
ＯＳＦＥＴ（以下、ＮＭＯＳＦＥＴと記す。）Ｎ０７の
ドレイン電圧を急激に立ち上げることで、速やかにＮＭ
ＯＳＦＥＴ：Ｎ０９が稼働し、ＮＭＯＳＦＥＴ：Ｎ０１
及びＮ０２に対する所望のゲート電圧を得ることができ
る。
プ回路への電源投入初期において、電源投入前における
安定状態から所定出力電圧が得られる安定動作状態への
移行を促進する為の始動回路である。当該回路構成で
は、電源投入に際して、ＰチャネルＭＯＳＦＥＴ（以
下、ＰＭＯＳＦＥＴと記す。）Ｐ０７及びＮチャネルＭ
ＯＳＦＥＴ（以下、ＮＭＯＳＦＥＴと記す。）Ｎ０７の
ドレイン電圧を急激に立ち上げることで、速やかにＮＭ
ＯＳＦＥＴ：Ｎ０９が稼働し、ＮＭＯＳＦＥＴ：Ｎ０１
及びＮ０２に対する所望のゲート電圧を得ることができ
る。
【０００５】ＭＯＳＦＥＴの特性を決める極めて重要な
設計パラメータが、チャネルの幅：Ｗと、チャネルの長
さ：Ｌである。ここで、チャネルの幅と長さを一定比率
（同サイズである場合も含む）に定める事によって、そ
れら組となる各ＭＯＳＦＥＴのドレイン電流に一定の比
率が与えられることとなる。カレントミラー回路は、こ
の様な特性を利用したものであって、例えば、図８に示
されている様に、同サイズのＰＭＯＳＦＥＴ：Ｐ０１，
Ｐ０２，Ｐ０３をカレントミラー接続し、カレントミラ
ー接続が成された各々のソースを電源電圧ＶＤＤに接続
することによって、カレントミラー接続が成された各Ｍ
ＯＳＦＥＴのドレイン・ソース間に、相等しい一定の電
流（以下、ドレイン電流と記す。）を流すものである。
設計パラメータが、チャネルの幅：Ｗと、チャネルの長
さ：Ｌである。ここで、チャネルの幅と長さを一定比率
（同サイズである場合も含む）に定める事によって、そ
れら組となる各ＭＯＳＦＥＴのドレイン電流に一定の比
率が与えられることとなる。カレントミラー回路は、こ
の様な特性を利用したものであって、例えば、図８に示
されている様に、同サイズのＰＭＯＳＦＥＴ：Ｐ０１，
Ｐ０２，Ｐ０３をカレントミラー接続し、カレントミラ
ー接続が成された各々のソースを電源電圧ＶＤＤに接続
することによって、カレントミラー接続が成された各Ｍ
ＯＳＦＥＴのドレイン・ソース間に、相等しい一定の電
流（以下、ドレイン電流と記す。）を流すものである。
【０００６】バンドギャップ回路は、ｐｎ接合ダイオー
ドＤ０３を用いることにより、物理定数であるシリコン
バンドギャップ（以下、バンドギャップと記す。）に依
存した基準電圧を発生させる回路であって、理論上、前
記カレントミラー回路のＰＭＯＳＦＥＴ：Ｐ０１，Ｐ０
２，Ｐ０３のドレイン電流が相等しい（或いは所定の比
率を持つ）ことを条件として、電源電圧ＶＤＤの変動に
影響されることなく所定の基準電圧を安定して発生する
ものである。
ドＤ０３を用いることにより、物理定数であるシリコン
バンドギャップ（以下、バンドギャップと記す。）に依
存した基準電圧を発生させる回路であって、理論上、前
記カレントミラー回路のＰＭＯＳＦＥＴ：Ｐ０１，Ｐ０
２，Ｐ０３のドレイン電流が相等しい（或いは所定の比
率を持つ）ことを条件として、電源電圧ＶＤＤの変動に
影響されることなく所定の基準電圧を安定して発生する
ものである。
【０００７】
【発明が解決しようとする課題】しかしながら、従来図
に示す回路構成では、Ｎ０１のドレイン電圧とＮ０２の
ドレイン電圧との間に差が生じ、例えＮ０１とＮ０２の
動作領域がサブスレッショルド領域にあったとしても、
前記Ｎ０１とＮ０２のドレイン・ソース間電流が不一致
となり、前記理論上理想的なカレントミラー回路の動作
を得ることが出来ない。その結果、出力段に流れる電流
が、電源電圧ＶＤＤの変動の影響を受ける形となり、Ｖ
ＤＤに対して安定した基準電圧ＶＲＥＦを得ることが出
来なかった。
に示す回路構成では、Ｎ０１のドレイン電圧とＮ０２の
ドレイン電圧との間に差が生じ、例えＮ０１とＮ０２の
動作領域がサブスレッショルド領域にあったとしても、
前記Ｎ０１とＮ０２のドレイン・ソース間電流が不一致
となり、前記理論上理想的なカレントミラー回路の動作
を得ることが出来ない。その結果、出力段に流れる電流
が、電源電圧ＶＤＤの変動の影響を受ける形となり、Ｖ
ＤＤに対して安定した基準電圧ＶＲＥＦを得ることが出
来なかった。
【０００８】本発明は、上記実情に鑑みて成されたもの
であって、電源電圧の変動による基準電圧への影響が無
いＭＯＳＦＥＴによる半導体集積回路の基準電圧発生回
路の提供を目的とする。
であって、電源電圧の変動による基準電圧への影響が無
いＭＯＳＦＥＴによる半導体集積回路の基準電圧発生回
路の提供を目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に成された本発明によるＭＯＳ型基準電圧発生回路は、
ＰチャネルＭＯＳＦＥＴで構成される複数の電流経路を
有するカレントミラー回路と、それ等の電流経路に接続
された複数のＮチャネルＭＯＳＦＥＴを有する回路にお
いて、複数のＮチャネルＭＯＳＦＥＴのソース・ドレイ
ン間電圧補正用ＭＯＳＦＥＴを上記ＰチャネルＭＯＳＦ
ＥＴと直列に接続した事を特徴とする。
に成された本発明によるＭＯＳ型基準電圧発生回路は、
ＰチャネルＭＯＳＦＥＴで構成される複数の電流経路を
有するカレントミラー回路と、それ等の電流経路に接続
された複数のＮチャネルＭＯＳＦＥＴを有する回路にお
いて、複数のＮチャネルＭＯＳＦＥＴのソース・ドレイ
ン間電圧補正用ＭＯＳＦＥＴを上記ＰチャネルＭＯＳＦ
ＥＴと直列に接続した事を特徴とする。
【００１０】より具体的には、ＰＭＯＳＦＥＴで構成さ
れる第一、第二及び第三の電流経路を有し上記第二の電
流経路をバイアス段とするカレントミラー回路と、第一
の電流経路に接続されたサブスレッショルド領域で動作
するＮＭＯＳＦＥＴと、第二の電流経路に接続されたサ
ブスレッショルド領域で動作するＮＭＯＳＦＥＴ及び抵
抗素子と、第三の電流経路に接続された抵抗素子及びｐ
ｎ接合ダイオードとで構成され、上記２つのＮＭＯＳＦ
ＥＴのドレイン電圧がほぼ等しくなるように、第二の電
流経路における上記ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの
間にドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴを接
続した構成が挙げられる。仕様に応じ、前記第一、第二
及び第三の電流経路それぞれについて、前記ＰＭＯＳＦ
ＥＴを２段に直列接続して成るカレントミラー回路を有
する構成とする場合もある。
れる第一、第二及び第三の電流経路を有し上記第二の電
流経路をバイアス段とするカレントミラー回路と、第一
の電流経路に接続されたサブスレッショルド領域で動作
するＮＭＯＳＦＥＴと、第二の電流経路に接続されたサ
ブスレッショルド領域で動作するＮＭＯＳＦＥＴ及び抵
抗素子と、第三の電流経路に接続された抵抗素子及びｐ
ｎ接合ダイオードとで構成され、上記２つのＮＭＯＳＦ
ＥＴのドレイン電圧がほぼ等しくなるように、第二の電
流経路における上記ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの
間にドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴを接
続した構成が挙げられる。仕様に応じ、前記第一、第二
及び第三の電流経路それぞれについて、前記ＰＭＯＳＦ
ＥＴを２段に直列接続して成るカレントミラー回路を有
する構成とする場合もある。
【００１１】ここで、バイアス段とは、カレントミラー
回路を構成する複数段の回路のうち、カレントミラー関
係にある全てのＰＭＯＳＦＥＴのゲートに対して同じ電
位を接続すべく当該全てのＰＭＯＳＦＥＴのゲートに接
続する電位の共通取得点が存在し、且つ当該段に流れる
電流を決定するための抵抗素子が接続してある段であ
る。尚、当該明細書において抵抗素子とは、素材及び構
造を限定することなく所望の抵抗成分を回路上に構成す
る抵抗体を指す。
回路を構成する複数段の回路のうち、カレントミラー関
係にある全てのＰＭＯＳＦＥＴのゲートに対して同じ電
位を接続すべく当該全てのＰＭＯＳＦＥＴのゲートに接
続する電位の共通取得点が存在し、且つ当該段に流れる
電流を決定するための抵抗素子が接続してある段であ
る。尚、当該明細書において抵抗素子とは、素材及び構
造を限定することなく所望の抵抗成分を回路上に構成す
る抵抗体を指す。
【００１２】電源ＶＤＤ・ＧＮＤ間に、ＰチャネルＭＯ
ＳＦＥＴと、ダイオード接続のドライブ用ＮチャネルＭ
ＯＳＦＥＴをｎ段に直列接続し、ＧＮＤ側からｎ段目の
ドライブ用ＮチャネルＭＯＳＦＥＴのドレインを前記ド
レイン・ソース間電圧補正用ＮチャネルＭＯＳＦＥＴの
ゲートに接続し、且つ、ｎ：自然数，及びｎ≦（電源電
圧ＶＤＤ）／（ドライブ用ＮＭＯＳＦＥＴのしきい値電
圧ＶＴ）を満足する構成とする場合もあり、更に、ゲー
トに１段目の前記ドライブ用ＮＭＯＳＦＥＴのドレイン
が接続されると共に、ドレインに電源ＶＤＤが接続さ
れ、ソースが前記第一の電流経路におけるＮＭＯＳＦＥ
Ｔのドレインに接続されたＮＭＯＳＦＥＴを用いたスタ
ートアップ回路を有する構成とする場合もある。
ＳＦＥＴと、ダイオード接続のドライブ用ＮチャネルＭ
ＯＳＦＥＴをｎ段に直列接続し、ＧＮＤ側からｎ段目の
ドライブ用ＮチャネルＭＯＳＦＥＴのドレインを前記ド
レイン・ソース間電圧補正用ＮチャネルＭＯＳＦＥＴの
ゲートに接続し、且つ、ｎ：自然数，及びｎ≦（電源電
圧ＶＤＤ）／（ドライブ用ＮＭＯＳＦＥＴのしきい値電
圧ＶＴ）を満足する構成とする場合もあり、更に、ゲー
トに１段目の前記ドライブ用ＮＭＯＳＦＥＴのドレイン
が接続されると共に、ドレインに電源ＶＤＤが接続さ
れ、ソースが前記第一の電流経路におけるＮＭＯＳＦＥ
Ｔのドレインに接続されたＮＭＯＳＦＥＴを用いたスタ
ートアップ回路を有する構成とする場合もある。
【００１３】基準電圧ＶＲＥＦの値をしきい値電圧で安
定化させるべく、前記第三の電流経路に接続されたｐｎ
接合ダイオードの代わりに、ダイオード接続のＮＭＯＳ
ＦＥＴを用いた構成を採っても良く、更に、該基準電圧
の制御を可能とすべく前記ダイオード接続のＮＭＯＳＦ
ＥＴにおける基板バイアス電圧を調整する基板バイアス
可変回路を設けた構成とすることも可能である。尚、前
記ダイオード接続のＮＭＯＳＦＥＴとは、ゲート・ドレ
イン間を短絡して用いたＮＭＯＳＦＥＴを指す。
定化させるべく、前記第三の電流経路に接続されたｐｎ
接合ダイオードの代わりに、ダイオード接続のＮＭＯＳ
ＦＥＴを用いた構成を採っても良く、更に、該基準電圧
の制御を可能とすべく前記ダイオード接続のＮＭＯＳＦ
ＥＴにおける基板バイアス電圧を調整する基板バイアス
可変回路を設けた構成とすることも可能である。尚、前
記ダイオード接続のＮＭＯＳＦＥＴとは、ゲート・ドレ
イン間を短絡して用いたＮＭＯＳＦＥＴを指す。
【００１４】
【発明の実施の形態】以下、本発明たるＭＯＳ型基準電
圧発生回路の実施の形態を図面に基づき説明する。図１
に示したサンプル回路は、ＰＭＯＳＦＥＴによるカレン
トミラー回路４及びＭＯＳＦＥＴのドレイン電圧をほぼ
等しくするためのドレイン・ソース間電圧補正用ＮＭＯ
ＳＦＥＴ：Ｎ４を具備したバンドギャップ回路と、当該
バンドギャップ回路への電源投入初期における動作の安
定化を促進するスタートアップ回路６とから構成された
基準電圧発生回路である。
圧発生回路の実施の形態を図面に基づき説明する。図１
に示したサンプル回路は、ＰＭＯＳＦＥＴによるカレン
トミラー回路４及びＭＯＳＦＥＴのドレイン電圧をほぼ
等しくするためのドレイン・ソース間電圧補正用ＮＭＯ
ＳＦＥＴ：Ｎ４を具備したバンドギャップ回路と、当該
バンドギャップ回路への電源投入初期における動作の安
定化を促進するスタートアップ回路６とから構成された
基準電圧発生回路である。
【００１５】前記バンドギャップ回路は、電源電圧Ｖ
ＤＤ・ＧＮＤ間に、ＰＭＯＳＦＥＴ：Ｐ１，ＰＭＯＳＦ
ＥＴ：Ｐ４，及びＮＭＯＳＦＥＴ：Ｎ１を直列に接続し
た第一の電流経路１と、ＰＭＯＳＦＥＴ：Ｐ２，ＰＭＯ
ＳＦＥＴ：Ｐ５，ドレイン・ソース間電圧補正用ＮＭＯ
ＳＦＥＴ：Ｎ４，ＮＭＯＳＦＥＴ：Ｎ２，及び抵抗素子
Ｒ１を直列に接続した第二の電流経路２と、ＰＭＯＳＦ
ＥＴ：Ｐ３，ＰＭＯＳＦＥＴ：Ｐ６，抵抗素子Ｒ２，及
びｐｎ接合ダイオード：Ｄ３を直列に接続した第三の電
流経路３とを並列に接続して構成されている。
ＤＤ・ＧＮＤ間に、ＰＭＯＳＦＥＴ：Ｐ１，ＰＭＯＳＦ
ＥＴ：Ｐ４，及びＮＭＯＳＦＥＴ：Ｎ１を直列に接続し
た第一の電流経路１と、ＰＭＯＳＦＥＴ：Ｐ２，ＰＭＯ
ＳＦＥＴ：Ｐ５，ドレイン・ソース間電圧補正用ＮＭＯ
ＳＦＥＴ：Ｎ４，ＮＭＯＳＦＥＴ：Ｎ２，及び抵抗素子
Ｒ１を直列に接続した第二の電流経路２と、ＰＭＯＳＦ
ＥＴ：Ｐ３，ＰＭＯＳＦＥＴ：Ｐ６，抵抗素子Ｒ２，及
びｐｎ接合ダイオード：Ｄ３を直列に接続した第三の電
流経路３とを並列に接続して構成されている。
【００１６】前記カレントミラー回路４は、ＰＭＯＳＦ
ＥＴ：Ｐ２，Ｐ５のゲート・ドレイン間が短絡され、Ｐ
ＭＯＳＦＥＴ：Ｐ１，Ｐ２，Ｐ３のゲート同士、及びＰ
ＭＯＳＦＥＴ：Ｐ４，Ｐ５，Ｐ６のゲート同士が短絡さ
れて成るカレントミラー部が二段積み三列構成を呈する
形で構成されている。また、前記Ｎ１のドレイン・ゲー
ト間が短絡され、更に、ＮＭＯＳＦＥＴ：Ｎ１，Ｎ２の
ゲート同士が短絡されることによって、ＮＭＯＳＦＥＴ
によるカレントミラー構成も形作られている。当該半導
体集積回路の基準電圧発生回路の出力たる基準電圧Ｖ
ＲＥＦは、前記第三の電流経路を構成するＰＭＯＳＦＥ
Ｔ：Ｐ６と抵抗素子Ｒ２間の出力端から引き出されるも
のとする。
ＥＴ：Ｐ２，Ｐ５のゲート・ドレイン間が短絡され、Ｐ
ＭＯＳＦＥＴ：Ｐ１，Ｐ２，Ｐ３のゲート同士、及びＰ
ＭＯＳＦＥＴ：Ｐ４，Ｐ５，Ｐ６のゲート同士が短絡さ
れて成るカレントミラー部が二段積み三列構成を呈する
形で構成されている。また、前記Ｎ１のドレイン・ゲー
ト間が短絡され、更に、ＮＭＯＳＦＥＴ：Ｎ１，Ｎ２の
ゲート同士が短絡されることによって、ＮＭＯＳＦＥＴ
によるカレントミラー構成も形作られている。当該半導
体集積回路の基準電圧発生回路の出力たる基準電圧Ｖ
ＲＥＦは、前記第三の電流経路を構成するＰＭＯＳＦＥ
Ｔ：Ｐ６と抵抗素子Ｒ２間の出力端から引き出されるも
のとする。
【００１７】前記スタートアップ回路６は、電源電圧Ｖ
ＤＤ・ＧＮＤ間に、ＰＭＯＳＦＥＴ：Ｐ７，ドレイン・
ゲート間を短絡させダイオード接続としたドライブ用Ｎ
ＭＯＳＦＥＴ：Ｎ７，及びドライブ用ＮＭＯＳＦＥＴ：
Ｎ８を直列に接続したドライブ回路５と、ドレインを電
源電圧ＶＤＤに、ソースを前記バンドギャップ回路のＰ
４・Ｎ１間に接続すると共に、そのゲートを前記Ｎ７・
Ｎ８間に接続したスタートアップ用ＮＭＯＳＦＥＴ：Ｎ
９とから構成される。当該スタートアップ用ＮＭＯＳＦ
ＥＴ：Ｎ９が稼働することによって、Ｎ１，Ｎ２へ所望
のゲート電圧を速やかに供給して前記バンドギャップ回
路のスタートアップを行なう。尚、前記ドライブ用ＮＭ
ＯＳＦＥＴ：Ｎ８のドレインは、上記ドレイン・ソース
間電圧補正用ＮＭＯＳＦＥＴ：Ｎ４のゲートに接続さ
れ、当該ドレイン・ソース間電圧補正用ＮＭＯＳＦＥ
Ｔ：Ｎ４をドライブするために用いられる。
ＤＤ・ＧＮＤ間に、ＰＭＯＳＦＥＴ：Ｐ７，ドレイン・
ゲート間を短絡させダイオード接続としたドライブ用Ｎ
ＭＯＳＦＥＴ：Ｎ７，及びドライブ用ＮＭＯＳＦＥＴ：
Ｎ８を直列に接続したドライブ回路５と、ドレインを電
源電圧ＶＤＤに、ソースを前記バンドギャップ回路のＰ
４・Ｎ１間に接続すると共に、そのゲートを前記Ｎ７・
Ｎ８間に接続したスタートアップ用ＮＭＯＳＦＥＴ：Ｎ
９とから構成される。当該スタートアップ用ＮＭＯＳＦ
ＥＴ：Ｎ９が稼働することによって、Ｎ１，Ｎ２へ所望
のゲート電圧を速やかに供給して前記バンドギャップ回
路のスタートアップを行なう。尚、前記ドライブ用ＮＭ
ＯＳＦＥＴ：Ｎ８のドレインは、上記ドレイン・ソース
間電圧補正用ＮＭＯＳＦＥＴ：Ｎ４のゲートに接続さ
れ、当該ドレイン・ソース間電圧補正用ＮＭＯＳＦＥ
Ｔ：Ｎ４をドライブするために用いられる。
【００１８】上記構成においてＰＭＯＳＦＥＴ：Ｐ１，
Ｐ２，Ｐ３のチャネル長及びチャネル幅を相互に等しく
設定すると共に、ＰＭＯＳＦＥＴ：Ｐ４，Ｐ５，Ｐ６の
チャネル長及びチャネル幅を相互に等しく設定し、且
つ、ＮＭＯＳＦＥＴ：Ｎ１，Ｎ２のチャネル長を等しく
設定すると共に、Ｎ２のチャネル幅をＮ１のチャネル幅
に対する適当な比率（例えば、１，２，…，７，８倍
等）に設定する。
Ｐ２，Ｐ３のチャネル長及びチャネル幅を相互に等しく
設定すると共に、ＰＭＯＳＦＥＴ：Ｐ４，Ｐ５，Ｐ６の
チャネル長及びチャネル幅を相互に等しく設定し、且
つ、ＮＭＯＳＦＥＴ：Ｎ１，Ｎ２のチャネル長を等しく
設定すると共に、Ｎ２のチャネル幅をＮ１のチャネル幅
に対する適当な比率（例えば、１，２，…，７，８倍
等）に設定する。
【００１９】ＮＭＯＳＦＥＴ：Ｎ１，Ｎ２はサブスレッ
ショルド電流領域で動作させるように設計するので、こ
れらＮＭＯＳＦＥＴ：Ｎ１，Ｎ２に流れる電流Ｉ
１（Ｎ１），Ｉ２（Ｎ２）は、下記（１）（２）式で与
えられ、ｐｎ接合ダイオード：Ｄ３に流れる電流Ｉ
３（Ｄ３）は、下記（３）式で与えられる。
ショルド電流領域で動作させるように設計するので、こ
れらＮＭＯＳＦＥＴ：Ｎ１，Ｎ２に流れる電流Ｉ
１（Ｎ１），Ｉ２（Ｎ２）は、下記（１）（２）式で与
えられ、ｐｎ接合ダイオード：Ｄ３に流れる電流Ｉ
３（Ｄ３）は、下記（３）式で与えられる。
【００２０】
【数１】
・・・・・・（１）
【数２】
但し、
・・・・・・（２）
【数３】
・・・・・・（３）
ここで、
ＩＳ：温度に依存しないサブスレッショルド電流
ＶＧ：ゲート電圧
ＶＴ：しきい値電圧
ｎ：サブスレッショルド係数の補正項
Ｖｔ：熱電圧（＝ｋ・Ｔ／ｑ）
ｋ：ボルツマン定数
Ｔ：絶対温度
ｑ：電子の電荷量
ＶＤ：ｐｎダイオードに印加される電圧
ＥＧ：シリコンのバンドギャップ
である。
【００２１】そして、前記バンドギャップ回路の第一電
流経路１に流れる電流Ｉ１と、第二電流経路２に流れる
電流Ｉ２と、第三電流経路３に流れる電流Ｉ３とが等し
い（Ｉ１＝Ｉ２＝Ｉ３）という条件を満たせば、上記
（１）（２）（３）式で与えられるＩ１，Ｉ２，Ｉ３は
相互に等しいこととなる。
流経路１に流れる電流Ｉ１と、第二電流経路２に流れる
電流Ｉ２と、第三電流経路３に流れる電流Ｉ３とが等し
い（Ｉ１＝Ｉ２＝Ｉ３）という条件を満たせば、上記
（１）（２）（３）式で与えられるＩ１，Ｉ２，Ｉ３は
相互に等しいこととなる。
【００２２】また、基準電圧ＶＲＥＦは、下記（４）式
によって与えられる。
によって与えられる。
【数４】
但し、ｍ：Ｎ１とＮ２のチャネル幅Ｗ１，Ｗ２の比（ｍ
＝Ｗ２／Ｗ１）。 ・・・・・（４）
＝Ｗ２／Ｗ１）。 ・・・・・（４）
【００２３】前記基準電圧ＶＲＥＦの温度特性は、下記
（５）式で与えられ、ｐｎダイオードＤ３に印加される
電圧の温度特性は、下記（６）式で与えられる。
（５）式で与えられ、ｐｎダイオードＤ３に印加される
電圧の温度特性は、下記（６）式で与えられる。
【数５】
・・・・・・（５）
【数６】
但し、ＥＧ０はＴ＝０ Ｋでのバンドギャップの電位で
ある。 ・・・・・・（６）
ある。 ・・・・・・（６）
【００２４】温度特性を平坦にするということで（Δ／
ΔＴ）・ＶＲＥＦ＝０とし、（５）式に代入すると下記
（７）式となる。
ΔＴ）・ＶＲＥＦ＝０とし、（５）式に代入すると下記
（７）式となる。
【数７】
・・・・・・（７）
【００２５】即ち、（Ｒ２／Ｒ１）の比が（７）式を満
たすように回路を設計すれば、温度特性が平坦で、且つ
非常に安定した下記（８）式の電圧を基準電圧ＶＲＥＦ
として得ることができる。当該ＶＲＥＦは、シリコンの
物理定数であるバンドギャップの電位で決定されるの
で、バンドギャップ基準電圧と呼ばれる。
たすように回路を設計すれば、温度特性が平坦で、且つ
非常に安定した下記（８）式の電圧を基準電圧ＶＲＥＦ
として得ることができる。当該ＶＲＥＦは、シリコンの
物理定数であるバンドギャップの電位で決定されるの
で、バンドギャップ基準電圧と呼ばれる。
【数８】
・・・・・・（８）
【００２６】図２に示したサンプル回路においては、ｐ
ｎ接合ダイオード：Ｄ３をドレインとゲートを短絡した
ダイオード接続のＮＭＯＳＦＥＴ：Ｎ３に置き換えるこ
とが出来る様子が示されている。この様に、ｐｎ接合ダ
イオード：Ｄ３をダイオード接続のＮＭＯＳＦＥＴ：Ｎ
３に置き換えた場合には、ｐｎ接合ダイオードに流れる
電流Ｉ３（Ｄ３）は、上記ダイオード接続のＮＭＯＳＦ
ＥＴ：Ｎ３のドレイン・ソース間に流れる電流Ｉ
３（Ｎ３）となり、下記（９）式によって与えられる。
ｎ接合ダイオード：Ｄ３をドレインとゲートを短絡した
ダイオード接続のＮＭＯＳＦＥＴ：Ｎ３に置き換えるこ
とが出来る様子が示されている。この様に、ｐｎ接合ダ
イオード：Ｄ３をダイオード接続のＮＭＯＳＦＥＴ：Ｎ
３に置き換えた場合には、ｐｎ接合ダイオードに流れる
電流Ｉ３（Ｄ３）は、上記ダイオード接続のＮＭＯＳＦ
ＥＴ：Ｎ３のドレイン・ソース間に流れる電流Ｉ
３（Ｎ３）となり、下記（９）式によって与えられる。
【数９】
・・・・・・（９）
そして、ダイオード接続のＮＭＯＳＦＥＴ：Ｎ３に印加
される電圧の温度特性は、バンドギャップ方式の基準電
圧ＶＲＥＦの場合と同様に、下記（１０）式で与えられ
る。
される電圧の温度特性は、バンドギャップ方式の基準電
圧ＶＲＥＦの場合と同様に、下記（１０）式で与えられ
る。
【数１０】
但し、ＶＴ０はＴ＝０ ＫでのＮ３のしきい値電圧であ
る。 ・・・・・・（１０）
る。 ・・・・・・（１０）
【００２７】ここで、下記（１１）式を満足するように
回路設計すれば、（Δ／ΔＴ）・Ｖ ＲＥＦ＝０となり、
下記（１２）式の様に基準電圧ＶＲＥＦが得られる。当
該基準電圧ＶＲＥＦは、ダイオード接続ＮＭＯＳＦＥ
Ｔ：Ｎ３のＴ＝０ Ｋにおけるしきい値電圧に安定化さ
れるので、特にしきい値電圧基準電圧ＶTRとよぶ。
回路設計すれば、（Δ／ΔＴ）・Ｖ ＲＥＦ＝０となり、
下記（１２）式の様に基準電圧ＶＲＥＦが得られる。当
該基準電圧ＶＲＥＦは、ダイオード接続ＮＭＯＳＦＥ
Ｔ：Ｎ３のＴ＝０ Ｋにおけるしきい値電圧に安定化さ
れるので、特にしきい値電圧基準電圧ＶTRとよぶ。
【数１１】
・・・・・・（１１）
【数１２】
・・・・・・（１２）
【００２８】上記理論上、ＮＭＯＳＦＥＴの理想的なサ
ブスレッショルド電流は（１），（２）式で与えられる
ようにゲート電圧ＶＧのみで決定され、ドレイン電圧に
は依存しない。従って、同じゲート電圧が印加されてい
るＮＭＯＳＦＥＴ：Ｎ１，Ｎ２には同じＩ１とＩ２とい
う電流が流れるはずである。しかし、実際には、サブス
レッショルド電流はソース・ドレイン間の電圧にも依存
するので、厳密にＩ１＝Ｉ２を満たすためにはＮＭＯＳ
ＦＥＴ：Ｎ１，Ｎ２のソース・ドレイン間電圧を等しく
する必要がある。
ブスレッショルド電流は（１），（２）式で与えられる
ようにゲート電圧ＶＧのみで決定され、ドレイン電圧に
は依存しない。従って、同じゲート電圧が印加されてい
るＮＭＯＳＦＥＴ：Ｎ１，Ｎ２には同じＩ１とＩ２とい
う電流が流れるはずである。しかし、実際には、サブス
レッショルド電流はソース・ドレイン間の電圧にも依存
するので、厳密にＩ１＝Ｉ２を満たすためにはＮＭＯＳ
ＦＥＴ：Ｎ１，Ｎ２のソース・ドレイン間電圧を等しく
する必要がある。
【００２９】本実施例の回路では、ＮＭＯＳＦＥＴ：Ｎ
２のソース電圧は、ＮＭＯＳＦＥＴ：Ｎ１のソース電圧
に比べてＩ２・Ｒ１の電圧分だけ高くなるが、この電圧
は通常数１０ｍＶ程度であるので、そのサブスレッショ
ルド電流に及ぼす影響は無視できる。従って、この場合
には、，Ｎ２のドレイン電圧差に注目すればよい。上記
サンプル回路のシミュレーション結果によれば、ＶＤＤ
が５Ｖの時のＮＭＯＳＦＥＴ：Ｎ１，Ｎ２のドレイン電
圧は、前記ソース・ドレイン間電圧補正用ＮＭＯＳＦＥ
Ｔ：Ｎ４が無い場合には、それぞれ０．７Ｖと２．７Ｖ
となり、約２．０Ｖもの電圧差が生じている。本来、こ
の様な結果では上記理論計算で想定したＩ１＝Ｉ２＝Ｉ
３の関係が厳密には成立していないので、基準電圧Ｖ
ＲＥＦの、ＶＤＤや温度に対する安定性が悪くなること
は容易に推測できる。
２のソース電圧は、ＮＭＯＳＦＥＴ：Ｎ１のソース電圧
に比べてＩ２・Ｒ１の電圧分だけ高くなるが、この電圧
は通常数１０ｍＶ程度であるので、そのサブスレッショ
ルド電流に及ぼす影響は無視できる。従って、この場合
には、，Ｎ２のドレイン電圧差に注目すればよい。上記
サンプル回路のシミュレーション結果によれば、ＶＤＤ
が５Ｖの時のＮＭＯＳＦＥＴ：Ｎ１，Ｎ２のドレイン電
圧は、前記ソース・ドレイン間電圧補正用ＮＭＯＳＦＥ
Ｔ：Ｎ４が無い場合には、それぞれ０．７Ｖと２．７Ｖ
となり、約２．０Ｖもの電圧差が生じている。本来、こ
の様な結果では上記理論計算で想定したＩ１＝Ｉ２＝Ｉ
３の関係が厳密には成立していないので、基準電圧Ｖ
ＲＥＦの、ＶＤＤや温度に対する安定性が悪くなること
は容易に推測できる。
【００３０】しかしながら、上記サンプル回路（図１及
び図２参照）においては、前記ソース・ドレイン間電圧
補正用ＮＭＯＳＦＥＴ：Ｎ４に対し、前記スタートアッ
プ回路からゲート電圧が供給されることによって、電源
電圧ＶＤＤの変動等に起因してＮＭＯＳＦＥＴ：Ｎ１，
Ｎ２のドレイン電圧に生じる格差を吸収する電圧補正作
用が生じ、ＮＭＯＳＦＥＴ：Ｎ１，Ｎ２のドレイン電圧
は、ほぼ等しい０．７Ｖとなる。この様に、当該ソース
・ドレイン間電圧補正用ＮＭＯＳＦＥＴ：Ｎ４の電圧補
正作用が、ＮＭＯＳＦＥＴ：Ｎ１，Ｎ２に流れるドレイ
ン電流Ｉ１とＩ ２とを一致させ、前記Ｉ１＝Ｉ２＝Ｉ３
という条件を厳密に成立させる作用を奏した結果とし
て、電源電圧ＶＤＤの変化に対する影響を受けない安定
した基準電圧ＶＲＥＦが与えられることとなる。
び図２参照）においては、前記ソース・ドレイン間電圧
補正用ＮＭＯＳＦＥＴ：Ｎ４に対し、前記スタートアッ
プ回路からゲート電圧が供給されることによって、電源
電圧ＶＤＤの変動等に起因してＮＭＯＳＦＥＴ：Ｎ１，
Ｎ２のドレイン電圧に生じる格差を吸収する電圧補正作
用が生じ、ＮＭＯＳＦＥＴ：Ｎ１，Ｎ２のドレイン電圧
は、ほぼ等しい０．７Ｖとなる。この様に、当該ソース
・ドレイン間電圧補正用ＮＭＯＳＦＥＴ：Ｎ４の電圧補
正作用が、ＮＭＯＳＦＥＴ：Ｎ１，Ｎ２に流れるドレイ
ン電流Ｉ１とＩ ２とを一致させ、前記Ｉ１＝Ｉ２＝Ｉ３
という条件を厳密に成立させる作用を奏した結果とし
て、電源電圧ＶＤＤの変化に対する影響を受けない安定
した基準電圧ＶＲＥＦが与えられることとなる。
【００３１】
【実施例】以下、上記サンプル回路の試作・測定結果に
ついて述べる。尚、先に挙げた２種類の回路から取り出
す基準電圧ＶＲＥＦを区別するために、ｐｎ接合ダイオ
ード：Ｄ３を用いたバンドギャップ基準電圧ＶＲＥＦを
ＶＢＲと称し、ダイオード接続ＮＭＯＳＦＥＴ：Ｎ３を
用いたしきい値電圧基準電圧ＶＲＥＦをＶＴＲと称す
る。サンプル回路の試作は、１．２ミクロン・ルールの
ｎウェルＣＭＯＳプロセスで行った。抵抗素子Ｒ１，Ｒ
２はｎウェル抵抗で形成し、Ｒ１は５０ｋΩである。
ついて述べる。尚、先に挙げた２種類の回路から取り出
す基準電圧ＶＲＥＦを区別するために、ｐｎ接合ダイオ
ード：Ｄ３を用いたバンドギャップ基準電圧ＶＲＥＦを
ＶＢＲと称し、ダイオード接続ＮＭＯＳＦＥＴ：Ｎ３を
用いたしきい値電圧基準電圧ＶＲＥＦをＶＴＲと称す
る。サンプル回路の試作は、１．２ミクロン・ルールの
ｎウェルＣＭＯＳプロセスで行った。抵抗素子Ｒ１，Ｒ
２はｎウェル抵抗で形成し、Ｒ１は５０ｋΩである。
【００３２】図４にｐｎ接合ダイオードＤ３を用いたバ
ンドギャップ基準電圧ＶＢＲのＶＤ Ｄ＝３Ｖ，４Ｖ，５
Ｖ，６Ｖ，７Ｖでの温度依存性データを示す。測定温度
は−６０，−２０，＋２０，＋６０，＋１００℃であ
る。図４（ロ）は、ドレイン・ソース間電圧補正用ＮＭ
ＯＳＦＥＴ：Ｎ４が無くＰＭＯＳＦＥＴ：Ｐ５とＮＭＯ
ＳＦＥＴ：Ｎ２のドレインを短絡した場合、図４（イ）
は、ドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ
４がある場合の測定結果を示す。ＶＤＤ＝５．０Ｖ、Ｔ
＝＋２０℃でのＶＢＲは、両者とも約１．２６Ｖとほぼ
同じ値で、消費電流は約６マイクロアンペアであった。
ンドギャップ基準電圧ＶＢＲのＶＤ Ｄ＝３Ｖ，４Ｖ，５
Ｖ，６Ｖ，７Ｖでの温度依存性データを示す。測定温度
は−６０，−２０，＋２０，＋６０，＋１００℃であ
る。図４（ロ）は、ドレイン・ソース間電圧補正用ＮＭ
ＯＳＦＥＴ：Ｎ４が無くＰＭＯＳＦＥＴ：Ｐ５とＮＭＯ
ＳＦＥＴ：Ｎ２のドレインを短絡した場合、図４（イ）
は、ドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ
４がある場合の測定結果を示す。ＶＤＤ＝５．０Ｖ、Ｔ
＝＋２０℃でのＶＢＲは、両者とも約１．２６Ｖとほぼ
同じ値で、消費電流は約６マイクロアンペアであった。
【００３３】ダイオード接続のＮＭＯＳＦＥＴ：Ｎ３を
用いたしきい値電圧基準電圧ＶＴＲでの、同様な測定結
果を図５に示す。この時、ＶＤＤ＝５．０Ｖ，Ｔ＝＋２
０℃でのＶＴＲは両者とも約１．２９Ｖであった。当該
図から明らかな様に、ドレイン・ソース間電圧補正用Ｎ
ＭＯＳＦＥＴ：Ｎ４を用いることによって、ＶＤＤ依存
性は勿論のこと温度依存性も大幅に改善された。
用いたしきい値電圧基準電圧ＶＴＲでの、同様な測定結
果を図５に示す。この時、ＶＤＤ＝５．０Ｖ，Ｔ＝＋２
０℃でのＶＴＲは両者とも約１．２９Ｖであった。当該
図から明らかな様に、ドレイン・ソース間電圧補正用Ｎ
ＭＯＳＦＥＴ：Ｎ４を用いることによって、ＶＤＤ依存
性は勿論のこと温度依存性も大幅に改善された。
【００３４】上記測定結果を、バンドギャップ基準電圧
ＶＢＲ及びしきい値電圧基準電圧Ｖ ＴＲの変動率の様子
として図６に示す。尚、縦軸のΔＶＢＲ又はΔＶ
ＴＲは、Ｖ ＤＤ＝５．０Ｖ、Ｔ＝＋２０℃でのバンドギ
ャップ基準電圧ＶＢＲ及びしきい値電圧基準電圧ＶＴＲ
電圧を基準値として、ＶＤＤ＝３Ｖ〜７Ｖの範囲及びＶ
ＤＤ＝４Ｖ〜６Ｖの範囲について、Ｔ＝−６０℃〜１０
０℃の測定範囲におけるバンドギャップ基準電圧ＶＢＲ
及びしきい値電圧基準電圧ＶＴＲの最大値から最小値に
亘る変化量を、前記基準値に対する割合（％）として表
示したものである。
ＶＢＲ及びしきい値電圧基準電圧Ｖ ＴＲの変動率の様子
として図６に示す。尚、縦軸のΔＶＢＲ又はΔＶ
ＴＲは、Ｖ ＤＤ＝５．０Ｖ、Ｔ＝＋２０℃でのバンドギ
ャップ基準電圧ＶＢＲ及びしきい値電圧基準電圧ＶＴＲ
電圧を基準値として、ＶＤＤ＝３Ｖ〜７Ｖの範囲及びＶ
ＤＤ＝４Ｖ〜６Ｖの範囲について、Ｔ＝−６０℃〜１０
０℃の測定範囲におけるバンドギャップ基準電圧ＶＢＲ
及びしきい値電圧基準電圧ＶＴＲの最大値から最小値に
亘る変化量を、前記基準値に対する割合（％）として表
示したものである。
【００３５】以下、ＶＤＤ＝３Ｖ〜７Ｖの範囲における
変化量をカッコ外に、ＶＤＤ＝４Ｖ〜６Ｖの範囲におけ
る変化量をカッコ内に示す。ΔＶＢＲは、ドレイン・ソ
ース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ４を用いない場合
の、７．２（３．３）％からドレイン・ソース間電圧補
正用ＮＭＯＳＦＥＴ：Ｎ４を用いることによって１．９
（１．１）％へと１／３以下の変動幅に改善された。同
様に、ΔＶＴＲは、ドレイン・ソース間電圧補正用ＮＭ
ＯＳＦＥＴ：Ｎ４を用いない場合の６．４（２．８）％
からドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ
４を用いることによって１．７（１．０）％へと約１／
３の変動幅に改善された。この様に、ドレイン・ソース
間電圧補正用ＮＭＯＳＦＥＴ：Ｎ４の使用によりＶＢＲ
やＶＴＲのＶＤＤ依存性と温度依存性が大幅に改善さ
れ、その有用性が実証された。
変化量をカッコ外に、ＶＤＤ＝４Ｖ〜６Ｖの範囲におけ
る変化量をカッコ内に示す。ΔＶＢＲは、ドレイン・ソ
ース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ４を用いない場合
の、７．２（３．３）％からドレイン・ソース間電圧補
正用ＮＭＯＳＦＥＴ：Ｎ４を用いることによって１．９
（１．１）％へと１／３以下の変動幅に改善された。同
様に、ΔＶＴＲは、ドレイン・ソース間電圧補正用ＮＭ
ＯＳＦＥＴ：Ｎ４を用いない場合の６．４（２．８）％
からドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ
４を用いることによって１．７（１．０）％へと約１／
３の変動幅に改善された。この様に、ドレイン・ソース
間電圧補正用ＮＭＯＳＦＥＴ：Ｎ４の使用によりＶＢＲ
やＶＴＲのＶＤＤ依存性と温度依存性が大幅に改善さ
れ、その有用性が実証された。
【００３６】以上に述べた測定結果は、当該基準電圧発
生回路中に存在する全てのＮＭＯＳＦＥＴについてその
基板電圧ＶＳｕｂを共通なＧＮＤへ接続した場合の測定
結果であるが、図３の如く、ダイオード接続のＮチャネ
ルＭＯＳＦＥＴ：Ｎ３をはじめとするＮチャネルＭＯＳ
ＦＥＴの基板バイアス電圧ＶＳｕｂを調整する基板バイ
アス可変回路７を設ければ、例えば、しきい値電圧基準
電圧ＶＴＲを得る場合において、ＶＳｕｂ電圧を変化さ
せることにより、ダイオード接続のＮＭＯＳＦＥＴ：Ｎ
３のＴ＝０ Ｋでのしきい値電圧ＶＴ０を制御できる。
この様子を図７に示す。縦軸には、ＶＴ０及びＶＤＤ＝
５．０Ｖ，Ｔ＝＋２０℃におけるしきい値電圧基準電圧
ＶＴＲ［以下、（ＶＴＲ）ｔｙｐと記す。］をとり、横
軸には（２ψＢ−ＶＳｕｂ）の平方根をとる。ここで、
２ψＢ＝０．６７Ｖに選ぶと、Ｖ Ｔ０及び（ＶＴＲ）
ｔｙｐと（２ψＢ−ＶＳｕｂ）の平方根とは直線関係で
表される。尚、基板バイアス可変回路７は、既存の可変
電圧回路を具備した回路でも良いし、外部の可変電圧回
路を接続する回路であっても良い。
生回路中に存在する全てのＮＭＯＳＦＥＴについてその
基板電圧ＶＳｕｂを共通なＧＮＤへ接続した場合の測定
結果であるが、図３の如く、ダイオード接続のＮチャネ
ルＭＯＳＦＥＴ：Ｎ３をはじめとするＮチャネルＭＯＳ
ＦＥＴの基板バイアス電圧ＶＳｕｂを調整する基板バイ
アス可変回路７を設ければ、例えば、しきい値電圧基準
電圧ＶＴＲを得る場合において、ＶＳｕｂ電圧を変化さ
せることにより、ダイオード接続のＮＭＯＳＦＥＴ：Ｎ
３のＴ＝０ Ｋでのしきい値電圧ＶＴ０を制御できる。
この様子を図７に示す。縦軸には、ＶＴ０及びＶＤＤ＝
５．０Ｖ，Ｔ＝＋２０℃におけるしきい値電圧基準電圧
ＶＴＲ［以下、（ＶＴＲ）ｔｙｐと記す。］をとり、横
軸には（２ψＢ−ＶＳｕｂ）の平方根をとる。ここで、
２ψＢ＝０．６７Ｖに選ぶと、Ｖ Ｔ０及び（ＶＴＲ）
ｔｙｐと（２ψＢ−ＶＳｕｂ）の平方根とは直線関係で
表される。尚、基板バイアス可変回路７は、既存の可変
電圧回路を具備した回路でも良いし、外部の可変電圧回
路を接続する回路であっても良い。
【００３７】図７より、当該基準電圧発生回路中に存在
する全てのＮＭＯＳＦＥＴへの、０．０Ｖ〜−２．０Ｖ
の基板電圧ＶＳｕｂの印加によって、（ＶＴＲ）ｔｙｐ
電圧が１．２９Ｖ〜１．７１Ｖの広範囲にわたって制御
できることが分かる。尚、ΔＶＴＲについては、Ｖ
Ｓｕｂ印加により、ＶＤＤ＝５．０±１．０Ｖに対して
約１．０％から約０．６％へと改善された（小さくなっ
た）。因みに、ＶＤＤ＝５．０±２．０Ｖに対するΔＶ
ＴＲは、ほぼ１．６〜１．９％の範囲であった。この様
に、基板電圧ＶＳｕｂの印加によりしきい値電圧基準電
圧ＶＴＲを広い電圧範囲にわたって可変できることは、
バンドギャップ基準電圧ＶＢＲによる基準電圧源で得る
事の出来ないしきい値電圧基準電圧ＶＴＲを用いた基準
電圧源の特長である。
する全てのＮＭＯＳＦＥＴへの、０．０Ｖ〜−２．０Ｖ
の基板電圧ＶＳｕｂの印加によって、（ＶＴＲ）ｔｙｐ
電圧が１．２９Ｖ〜１．７１Ｖの広範囲にわたって制御
できることが分かる。尚、ΔＶＴＲについては、Ｖ
Ｓｕｂ印加により、ＶＤＤ＝５．０±１．０Ｖに対して
約１．０％から約０．６％へと改善された（小さくなっ
た）。因みに、ＶＤＤ＝５．０±２．０Ｖに対するΔＶ
ＴＲは、ほぼ１．６〜１．９％の範囲であった。この様
に、基板電圧ＶＳｕｂの印加によりしきい値電圧基準電
圧ＶＴＲを広い電圧範囲にわたって可変できることは、
バンドギャップ基準電圧ＶＢＲによる基準電圧源で得る
事の出来ないしきい値電圧基準電圧ＶＴＲを用いた基準
電圧源の特長である。
【００３８】図１乃至図３示すサンプル回路では、基準
電圧ＶＲＥＦの引出点とＧＮＤとの間に、電源ＶＤＤ側
から抵抗素子Ｒ２，ｐｎ接合ダイオードＤ３の順に、又
は抵抗素子Ｒ２，ダイオード接続のＮＭＯＳＦＥＴ：Ｎ
３の順に接続したが、この順番は入れ替えても同じ特性
が得られる。ただ、製造プロセスをも考慮するとすれ
ば、本実施例ではｎウェルＣＭＯＳプロセスを用いたた
めに、抵抗素子Ｒ２とｐｎ接合ダイオードＤ３とを入れ
替えることによって、ｎウェル内に形成したｐｎ接合ダ
イオードＤ３のダイオード電流が基板に漏れる場合があ
るので好ましくない。尚、トリプル・ウェル構造のＣＭ
ＯＳプロセス等を用いれば、この接続上の制約はない。
電圧ＶＲＥＦの引出点とＧＮＤとの間に、電源ＶＤＤ側
から抵抗素子Ｒ２，ｐｎ接合ダイオードＤ３の順に、又
は抵抗素子Ｒ２，ダイオード接続のＮＭＯＳＦＥＴ：Ｎ
３の順に接続したが、この順番は入れ替えても同じ特性
が得られる。ただ、製造プロセスをも考慮するとすれ
ば、本実施例ではｎウェルＣＭＯＳプロセスを用いたた
めに、抵抗素子Ｒ２とｐｎ接合ダイオードＤ３とを入れ
替えることによって、ｎウェル内に形成したｐｎ接合ダ
イオードＤ３のダイオード電流が基板に漏れる場合があ
るので好ましくない。尚、トリプル・ウェル構造のＣＭ
ＯＳプロセス等を用いれば、この接続上の制約はない。
【００３９】一方、しきい値電圧基準電圧ＶＴＲによる
基準電圧発生回路の場合には、ｎウェルＣＭＯＳプロセ
スでも抵抗素子Ｒ２とダイオード接続のＮＭＯＳＦＥ
Ｔ：Ｎ３を入れ替えることは可能であるが、ダイオード
接続のＮＭＯＳＦＥＴ：Ｎ３のソースがＩ３・Ｒ２の電
圧分だけ上昇するので、その基板バイアス電圧によるＶ
Ｔ０上昇分だけしきい値電圧基準電圧ＶＴＲが上昇する
こととなる。又、用いるＣＭＯＳプロセスによってはＮ
ＭＯＳＦＥＴとＰＭＯＳＦＥＴを全て入れ替えた回路構
成を採る事も可能である。尚、ｐｎ接合ダイオードＤ３
の代わりにバイポーラ・トランジスタを用いることもで
きることは言うまでもない。
基準電圧発生回路の場合には、ｎウェルＣＭＯＳプロセ
スでも抵抗素子Ｒ２とダイオード接続のＮＭＯＳＦＥ
Ｔ：Ｎ３を入れ替えることは可能であるが、ダイオード
接続のＮＭＯＳＦＥＴ：Ｎ３のソースがＩ３・Ｒ２の電
圧分だけ上昇するので、その基板バイアス電圧によるＶ
Ｔ０上昇分だけしきい値電圧基準電圧ＶＴＲが上昇する
こととなる。又、用いるＣＭＯＳプロセスによってはＮ
ＭＯＳＦＥＴとＰＭＯＳＦＥＴを全て入れ替えた回路構
成を採る事も可能である。尚、ｐｎ接合ダイオードＤ３
の代わりにバイポーラ・トランジスタを用いることもで
きることは言うまでもない。
【００４０】また、図１乃至図３に示す実施例のスター
トアップ回路では、ＶＤＤ・ＧＮＤ間に１つのＰＭＯＳ
ＦＥＴ：Ｐ７と、２つのＮＭＯＳＦＥＴ：Ｎ７，Ｎ８を
直列接続した例を示し、ＧＮＤ側から２つ目のＮＭＯＳ
ＦＥＴ：Ｎ８のドレインと、ドレイン・ソース間電圧補
正用ＮＭＯＳＦＥＴ：Ｎ４のゲートを接続した。しか
し、回路特性に応じてドレイン・ソース間電圧補正用Ｎ
ＭＯＳＦＥＴ：Ｎ４を動作させるために、ＶＤＤ・ＧＮ
Ｄ間にｎ段（但し、ｎ≦ＶＤＤ／ＶＴ）のＮＭＯＳＦＥ
Ｔを直列接続して、それらのＮＭＯＳＦＥＴのＧＮＤ側
から数えてｎ段目のドレインとドレイン・ソース間電圧
補正用ＮＭＯＳＦＥＴ：Ｎ４のゲートを接続することも
可能である。
トアップ回路では、ＶＤＤ・ＧＮＤ間に１つのＰＭＯＳ
ＦＥＴ：Ｐ７と、２つのＮＭＯＳＦＥＴ：Ｎ７，Ｎ８を
直列接続した例を示し、ＧＮＤ側から２つ目のＮＭＯＳ
ＦＥＴ：Ｎ８のドレインと、ドレイン・ソース間電圧補
正用ＮＭＯＳＦＥＴ：Ｎ４のゲートを接続した。しか
し、回路特性に応じてドレイン・ソース間電圧補正用Ｎ
ＭＯＳＦＥＴ：Ｎ４を動作させるために、ＶＤＤ・ＧＮ
Ｄ間にｎ段（但し、ｎ≦ＶＤＤ／ＶＴ）のＮＭＯＳＦＥ
Ｔを直列接続して、それらのＮＭＯＳＦＥＴのＧＮＤ側
から数えてｎ段目のドレインとドレイン・ソース間電圧
補正用ＮＭＯＳＦＥＴ：Ｎ４のゲートを接続することも
可能である。
【００４１】
【発明の効果】以上の如く、本発明によるＭＯＳ型基準
電圧発生回路によれば、ＰチャネルＭＯＳＦＥＴで構成
される複数の電流経路を有するカレントミラー回路と、
それ等の電流経路に接続された複数のＮチャネルＭＯＳ
ＦＥＴを有する回路において、複数のＮチャネルＭＯＳ
ＦＥＴのソース・ドレイン間電圧補正用ＭＯＳＦＥＴを
上記ＰチャネルＭＯＳＦＥＴと直列に接続し、例えばＰ
チャネルＭＯＳＦＥＴで構成される第一、第二及び第三
の電流経路を有し上記第二の電流経路をバイアス段とす
るカレントミラー回路と、第一の電流経路に接続された
サブサブスレッショルド領域で動作するＮチャネルＭＯ
ＳＦＥＴと、第二の電流経路に接続されたサブスレッシ
ョルド領域で動作するＮチャネルＭＯＳＦＥＴ及び抵抗
素子と、第三の電流経路に接続された抵抗素子及びｐｎ
接合ダイオードとで構成されるバンドギャップ基準電圧
発生回路において、第二の電流経路における上記Ｐチャ
ネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの間にドレ
イン・ソース間電圧補正用ＮチャネルＭＯＳＦＥＴを接
続する構成を採ることによって、前記カレントミラー回
路を構成するＮＭＯＳＦＥＴのドレイン電圧がほぼ等し
くなる結果、ＮＭＯＳＦＥＴのドレイン電流が等しくな
ってＶＲＥＦの安定性が大幅に改善されることとなる。
電圧発生回路によれば、ＰチャネルＭＯＳＦＥＴで構成
される複数の電流経路を有するカレントミラー回路と、
それ等の電流経路に接続された複数のＮチャネルＭＯＳ
ＦＥＴを有する回路において、複数のＮチャネルＭＯＳ
ＦＥＴのソース・ドレイン間電圧補正用ＭＯＳＦＥＴを
上記ＰチャネルＭＯＳＦＥＴと直列に接続し、例えばＰ
チャネルＭＯＳＦＥＴで構成される第一、第二及び第三
の電流経路を有し上記第二の電流経路をバイアス段とす
るカレントミラー回路と、第一の電流経路に接続された
サブサブスレッショルド領域で動作するＮチャネルＭＯ
ＳＦＥＴと、第二の電流経路に接続されたサブスレッシ
ョルド領域で動作するＮチャネルＭＯＳＦＥＴ及び抵抗
素子と、第三の電流経路に接続された抵抗素子及びｐｎ
接合ダイオードとで構成されるバンドギャップ基準電圧
発生回路において、第二の電流経路における上記Ｐチャ
ネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの間にドレ
イン・ソース間電圧補正用ＮチャネルＭＯＳＦＥＴを接
続する構成を採ることによって、前記カレントミラー回
路を構成するＮＭＯＳＦＥＴのドレイン電圧がほぼ等し
くなる結果、ＮＭＯＳＦＥＴのドレイン電流が等しくな
ってＶＲＥＦの安定性が大幅に改善されることとなる。
【００４２】また、電源ＶＤＤ・ＧＮＤ間に、Ｐチャネ
ルＭＯＳＦＥＴと、ダイオード接続のドライブ用Ｎチャ
ネルＭＯＳＦＥＴをｎ段に直列接続し、ＧＮＤ側からｎ
段目のドライブ用ＮチャネルＭＯＳＦＥＴのドレインを
前記ドレイン・ソース間電圧補正用ＮチャネルＭＯＳＦ
ＥＴのゲートに接続し、且つ、ｎ：自然数，及びｎ≦
（電源電圧ＶＤＤ）／（ドライブ用ＮＭＯＳＦＥＴのし
きい値電圧ＶＴ）を満足するドライブ回路を設ければ、
実施例で示した２段目以外に適当な段のドレイン電圧を
ドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴのゲート
に印加できるので、Ｎ１とＮ２等カレントミラー構成に
ある複数のＮＭＯＳＦＥＴのドレイン電圧差の補正をよ
り精密に調整することが可能となる。
ルＭＯＳＦＥＴと、ダイオード接続のドライブ用Ｎチャ
ネルＭＯＳＦＥＴをｎ段に直列接続し、ＧＮＤ側からｎ
段目のドライブ用ＮチャネルＭＯＳＦＥＴのドレインを
前記ドレイン・ソース間電圧補正用ＮチャネルＭＯＳＦ
ＥＴのゲートに接続し、且つ、ｎ：自然数，及びｎ≦
（電源電圧ＶＤＤ）／（ドライブ用ＮＭＯＳＦＥＴのし
きい値電圧ＶＴ）を満足するドライブ回路を設ければ、
実施例で示した２段目以外に適当な段のドレイン電圧を
ドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴのゲート
に印加できるので、Ｎ１とＮ２等カレントミラー構成に
ある複数のＮＭＯＳＦＥＴのドレイン電圧差の補正をよ
り精密に調整することが可能となる。
【００４３】更に、ゲートに１段目の前記ドライブ用Ｎ
チャネルＭＯＳＦＥＴのドレインが接続されると共に、
ドレインに電源ＶＤＤが接続され、ソースが前記第一の
電流経路におけるＮチャネルＭＯＳＦＥＴのドレインに
接続されたＮチャネルＭＯＳＦＥＴを用いたスタートア
ップ回路を設けることによって、所望のゲート電圧を速
やかに供給して前記バンドギャップ回路のスタートアッ
プを遅滞無く行なうことができる。
チャネルＭＯＳＦＥＴのドレインが接続されると共に、
ドレインに電源ＶＤＤが接続され、ソースが前記第一の
電流経路におけるＮチャネルＭＯＳＦＥＴのドレインに
接続されたＮチャネルＭＯＳＦＥＴを用いたスタートア
ップ回路を設けることによって、所望のゲート電圧を速
やかに供給して前記バンドギャップ回路のスタートアッ
プを遅滞無く行なうことができる。
【００４４】前記第三の電流経路に接続されたｐｎ接合
ダイオードを用いたバンドギャップ基準電圧がバンドギ
ャップという物理定数で決定される約１．２１Ｖの一定
値に固定されるのに比べて、前記第三の電流経路に接続
されたｐｎ接合ダイオードの代わりに、ダイオード接続
のＮチャネルＭＯＳＦＥＴを用いることによって、基準
電圧は製造プロセスによって任意に調整可能なしきい値
電圧で制御可能となり、基準電圧の設定範囲が大幅に広
くなる。このことは、ＣＭＯＳＦＥＴの微細化とともに
電源電圧が低下し、それにつれて基準電圧も低下する傾
向に対応することを可能にするものである。更に、前記
ダイオード接続のＮチャネルＭＯＳＦＥＴにおける基板
バイアス電圧ＶＳｕｂを調整する基板バイアス可変回路
を設けたことによって、しきい値電圧基準電圧ＶＴＲを
広い電圧範囲にわたって変化させることができる。
ダイオードを用いたバンドギャップ基準電圧がバンドギ
ャップという物理定数で決定される約１．２１Ｖの一定
値に固定されるのに比べて、前記第三の電流経路に接続
されたｐｎ接合ダイオードの代わりに、ダイオード接続
のＮチャネルＭＯＳＦＥＴを用いることによって、基準
電圧は製造プロセスによって任意に調整可能なしきい値
電圧で制御可能となり、基準電圧の設定範囲が大幅に広
くなる。このことは、ＣＭＯＳＦＥＴの微細化とともに
電源電圧が低下し、それにつれて基準電圧も低下する傾
向に対応することを可能にするものである。更に、前記
ダイオード接続のＮチャネルＭＯＳＦＥＴにおける基板
バイアス電圧ＶＳｕｂを調整する基板バイアス可変回路
を設けたことによって、しきい値電圧基準電圧ＶＴＲを
広い電圧範囲にわたって変化させることができる。
【図１】本発明によるＭＯＳ型基準電圧発生回路の一例
を示す回路図である。
を示す回路図である。
【図２】本発明によるＭＯＳ型基準電圧発生回路の一例
を示す回路図である。
を示す回路図である。
【図３】本発明によるＭＯＳ型基準電圧発生回路の一例
を示す回路図である。
を示す回路図である。
【図４】（イ）（ロ）ドレイン・ソース間電圧補正用Ｎ
ＭＯＳＦＥＴの有無について、電圧変動による影響を含
めた基準電圧ＶＲＥＦ（ＶＢＲ）の温度特性を示したグ
ラフである。
ＭＯＳＦＥＴの有無について、電圧変動による影響を含
めた基準電圧ＶＲＥＦ（ＶＢＲ）の温度特性を示したグ
ラフである。
【図５】（イ）（ロ）ドレイン・ソース間電圧補正用Ｎ
ＭＯＳＦＥＴの有無について、電圧変動による影響を含
めた基準電圧ＶＲＥＦ（ＶＴＲ）の温度特性を示したグ
ラフである。
ＭＯＳＦＥＴの有無について、電圧変動による影響を含
めた基準電圧ＶＲＥＦ（ＶＴＲ）の温度特性を示したグ
ラフである。
【図６】ドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ
の有無について、電圧変動による影響を含めた基準電圧
ＶＲＥＦ（ＶＢＲ及びＶＴＲ）の温度特性を変動幅を以
て示したグラフである。
の有無について、電圧変動による影響を含めた基準電圧
ＶＲＥＦ（ＶＢＲ及びＶＴＲ）の温度特性を変動幅を以
て示したグラフである。
【図７】基板バイアス電圧ＶＳｕｂの変化に対する基準
電圧ＶＲＥＦ（（ＶＴＲ）ｔｙ ｐ及びＶＴ０）の変化
を、横軸を（２ψＢ−ＶＳｕｂ）の平方根として示した
グラフである。
電圧ＶＲＥＦ（（ＶＴＲ）ｔｙ ｐ及びＶＴ０）の変化
を、横軸を（２ψＢ−ＶＳｕｂ）の平方根として示した
グラフである。
【図８】従来のＭＯＳ型基準電圧発生回路の一例を示す
回路図である。
回路図である。
１ 第一の電流経路
２ 第二の電流経路
３ 第三の電流経路
４ カレントミラー回路
５ ドライブ回路
６ スタートアップ回路
７ 基板バイアス可変回路
【手続補正書】
【提出日】平成１４年４月１７日（２００２．４．１
７）
７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 ＭＯＳ型基準電圧発生回路
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴによ
る半導体集積回路に構成された基準電圧発生回路に関す
る。
る半導体集積回路に構成された基準電圧発生回路に関す
る。
【０００２】
【従来の技術】今日、小型で小電力で且つ高速な回路が
求められるなか、ほとんどのデジタル回路がその様な要
求を満足するＣＭＯＳデバイスで構成されており、バイ
ポーラデバイスが中心であったアナログ回路の分野にお
いてもＣＭＯＳデバイスによる実現が望まれている。し
かし、アナログ回路においては、デジタル回路とは異な
り、温度による影響が無くしかも電源電圧の変動にも影
響されない基準電圧発生回路の実現が極めて重要とな
る。特に、アナログーデジタル変換回路やデジタルーア
ナログ変換回路においては、電源電圧や温度に対して安
定な基準電圧発生回路が要求される。従って、ＣＭＯＳ
回路を用いて安定した基準電圧発生回路を構成すること
は、アナログＣＭＯＳ回路の実現には必須の要件とな
る。
求められるなか、ほとんどのデジタル回路がその様な要
求を満足するＣＭＯＳデバイスで構成されており、バイ
ポーラデバイスが中心であったアナログ回路の分野にお
いてもＣＭＯＳデバイスによる実現が望まれている。し
かし、アナログ回路においては、デジタル回路とは異な
り、温度による影響が無くしかも電源電圧の変動にも影
響されない基準電圧発生回路の実現が極めて重要とな
る。特に、アナログーデジタル変換回路やデジタルーア
ナログ変換回路においては、電源電圧や温度に対して安
定な基準電圧発生回路が要求される。従って、ＣＭＯＳ
回路を用いて安定した基準電圧発生回路を構成すること
は、アナログＣＭＯＳ回路の実現には必須の要件とな
る。
【０００３】従来より半導体集積回路に構成される基準
電圧発生回路は、従来例を示す図８の如くスタートアッ
プ回路と、カレントミラー回路を具備したバンドギャッ
プ基準電圧発生回路（以下、バンドギャップ回路と記
す。）とから構成されている。
電圧発生回路は、従来例を示す図８の如くスタートアッ
プ回路と、カレントミラー回路を具備したバンドギャッ
プ基準電圧発生回路（以下、バンドギャップ回路と記
す。）とから構成されている。
【０００４】スタートアップ回路は、当該バンドギャッ
プ回路への電源投入初期において、電源投入前における
安定状態から所定出力電圧が得られる安定動作状態への
移行を促進する為の始動回路である。当該回路構成で
は、電源投入に際して、ＰチャネルＭＯＳＦＥＴ（以
下、ＰＭＯＳＦＥＴと記す。）Ｐ０７及びＮチャネルＭ
ＯＳＦＥＴ（以下、ＮＭＯＳＦＥＴと記す。）Ｎ０７の
ドレイン電圧を急激に立ち上げることで、速やかにＮＭ
ＯＳＦＥＴ：Ｎ０９が稼働し、ＮＭＯＳＦＥＴ：Ｎ０１
及びＮ０２に対する所望のゲート電圧を得ることができ
る。
プ回路への電源投入初期において、電源投入前における
安定状態から所定出力電圧が得られる安定動作状態への
移行を促進する為の始動回路である。当該回路構成で
は、電源投入に際して、ＰチャネルＭＯＳＦＥＴ（以
下、ＰＭＯＳＦＥＴと記す。）Ｐ０７及びＮチャネルＭ
ＯＳＦＥＴ（以下、ＮＭＯＳＦＥＴと記す。）Ｎ０７の
ドレイン電圧を急激に立ち上げることで、速やかにＮＭ
ＯＳＦＥＴ：Ｎ０９が稼働し、ＮＭＯＳＦＥＴ：Ｎ０１
及びＮ０２に対する所望のゲート電圧を得ることができ
る。
【０００５】ＭＯＳＦＥＴの特性を決める極めて重要な
設計パラメータが、チャネルの幅：Ｗと、チャネルの長
さ：Ｌである。ここで、チャネルの幅と長さを一定比率
（同サイズである場合も含む）に定める事によって、そ
れら組となる各ＭＯＳＦＥＴのドレイン電流に一定の比
率が与えられることとなる。カレントミラー回路は、こ
の様な特性を利用したものであって、例えば、図８に示
されている様に、同サイズのＰＭＯＳＦＥＴ：Ｐ０１，
Ｐ０２，Ｐ０３をカレントミラー接続し、カレントミラ
ー接続が成された各々のソースを電源電圧ＶＤＤに接続
することによって、カレントミラー接続が成された各Ｍ
ＯＳＦＥＴのドレイン・ソース間に、相等しい一定の電
流（以下、ドレイン電流と記す。）を流すものである。
設計パラメータが、チャネルの幅：Ｗと、チャネルの長
さ：Ｌである。ここで、チャネルの幅と長さを一定比率
（同サイズである場合も含む）に定める事によって、そ
れら組となる各ＭＯＳＦＥＴのドレイン電流に一定の比
率が与えられることとなる。カレントミラー回路は、こ
の様な特性を利用したものであって、例えば、図８に示
されている様に、同サイズのＰＭＯＳＦＥＴ：Ｐ０１，
Ｐ０２，Ｐ０３をカレントミラー接続し、カレントミラ
ー接続が成された各々のソースを電源電圧ＶＤＤに接続
することによって、カレントミラー接続が成された各Ｍ
ＯＳＦＥＴのドレイン・ソース間に、相等しい一定の電
流（以下、ドレイン電流と記す。）を流すものである。
【０００６】バンドギャップ回路は、ｐｎ接合ダイオー
ドＤ０３を用いることにより、物理定数であるシリコン
バンドギャップ（以下、バンドギャップと記す。）に依
存した基準電圧を発生させる回路であって、理論上、前
記カレントミラー回路のＰＭＯＳＦＥＴ：Ｐ０１，Ｐ０
２，Ｐ０３のドレイン電流が相等しい（或いは所定の比
率を持つ）ことを条件として、電源電圧ＶＤＤの変動に
影響されることなく所定の基準電圧を安定して発生する
ものである。
ドＤ０３を用いることにより、物理定数であるシリコン
バンドギャップ（以下、バンドギャップと記す。）に依
存した基準電圧を発生させる回路であって、理論上、前
記カレントミラー回路のＰＭＯＳＦＥＴ：Ｐ０１，Ｐ０
２，Ｐ０３のドレイン電流が相等しい（或いは所定の比
率を持つ）ことを条件として、電源電圧ＶＤＤの変動に
影響されることなく所定の基準電圧を安定して発生する
ものである。
【０００７】
【発明が解決しようとする課題】しかしながら、従来図
に示す回路構成では、Ｎ０１のドレイン電圧とＮ０２の
ドレイン電圧との間に差が生じ、たとえＮ０１とＮ０２
の動作領域がサブスレッショルド領域にあったとして
も、前記Ｎ０１とＮ０２のドレイン・ソース間電流が不
一致となり、前記理論上理想的なカレントミラー回路の
動作を得ることが出来ない。その結果、出力段に流れる
電流が、電源電圧ＶＤＤの変動の影響を受ける形とな
り、ＶＤＤに対して安定した基準電圧ＶＲＥＦを得るこ
とが出来なかった。
に示す回路構成では、Ｎ０１のドレイン電圧とＮ０２の
ドレイン電圧との間に差が生じ、たとえＮ０１とＮ０２
の動作領域がサブスレッショルド領域にあったとして
も、前記Ｎ０１とＮ０２のドレイン・ソース間電流が不
一致となり、前記理論上理想的なカレントミラー回路の
動作を得ることが出来ない。その結果、出力段に流れる
電流が、電源電圧ＶＤＤの変動の影響を受ける形とな
り、ＶＤＤに対して安定した基準電圧ＶＲＥＦを得るこ
とが出来なかった。
【０００８】本発明は、上記実情に鑑みて成されたもの
であって、電源電圧の変動による基準電圧への影響が無
いＭＯＳＦＥＴによる半導体集積回路の基準電圧発生回
路の提供を目的とする。
であって、電源電圧の変動による基準電圧への影響が無
いＭＯＳＦＥＴによる半導体集積回路の基準電圧発生回
路の提供を目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に成された本発明によるＭＯＳ型基準電圧発生回路は、
ＰチャネルＭＯＳＦＥＴで構成される複数の電流経路を
有するカレントミラー回路と、それ等の電流経路に接続
された複数のＮチャネルＭＯＳＦＥＴを有する回路にお
いて、複数のＮチャネルＭＯＳＦＥＴのソース・ドレイ
ン間電圧補正用ＭＯＳＦＥＴを上記ＰチャネルＭＯＳＦ
ＥＴと直列に接続した事を特徴とする。
に成された本発明によるＭＯＳ型基準電圧発生回路は、
ＰチャネルＭＯＳＦＥＴで構成される複数の電流経路を
有するカレントミラー回路と、それ等の電流経路に接続
された複数のＮチャネルＭＯＳＦＥＴを有する回路にお
いて、複数のＮチャネルＭＯＳＦＥＴのソース・ドレイ
ン間電圧補正用ＭＯＳＦＥＴを上記ＰチャネルＭＯＳＦ
ＥＴと直列に接続した事を特徴とする。
【００１０】より具体的には、ＰＭＯＳＦＥＴで構成さ
れる第一、第二及び第三の電流経路を有し上記第二の電
流経路をバイアス段とするカレントミラー回路と、第一
の電流経路に接続されたサブスレッショルド領域で動作
するＮＭＯＳＦＥＴと、第二の電流経路に接続されたサ
ブスレッショルド領域で動作するＮＭＯＳＦＥＴ及び抵
抗素子と、第三の電流経路に接続された抵抗素子及びｐ
ｎ接合ダイオードとで構成され、上記２つのＮＭＯＳＦ
ＥＴのドレイン電圧がほぼ等しくなるように、第二の電
流経路における上記ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの
間にドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴを接
続した構成が挙げられる。仕様に応じ、前記第一、第二
及び第三の電流経路それぞれについて、前記ＰＭＯＳＦ
ＥＴを２段に直列接続して成るカレントミラー回路を有
する構成とする場合もある。
れる第一、第二及び第三の電流経路を有し上記第二の電
流経路をバイアス段とするカレントミラー回路と、第一
の電流経路に接続されたサブスレッショルド領域で動作
するＮＭＯＳＦＥＴと、第二の電流経路に接続されたサ
ブスレッショルド領域で動作するＮＭＯＳＦＥＴ及び抵
抗素子と、第三の電流経路に接続された抵抗素子及びｐ
ｎ接合ダイオードとで構成され、上記２つのＮＭＯＳＦ
ＥＴのドレイン電圧がほぼ等しくなるように、第二の電
流経路における上記ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの
間にドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴを接
続した構成が挙げられる。仕様に応じ、前記第一、第二
及び第三の電流経路それぞれについて、前記ＰＭＯＳＦ
ＥＴを２段に直列接続して成るカレントミラー回路を有
する構成とする場合もある。
【００１１】ここで、バイアス段とは、カレントミラー
回路を構成する複数段の回路のうち、カレントミラー関
係にある全てのＰＭＯＳＦＥＴのゲートに対して同じ電
位を接続すべく当該全てのＰＭＯＳＦＥＴのゲートに接
続する電位の共通取得点が存在し、且つ当該段に流れる
電流を決定するための抵抗素子が接続してある段であ
る。尚、当該明細書において抵抗素子とは、素材及び構
造を限定することなく所望の抵抗成分を回路上に構成す
る抵抗体を指す。
回路を構成する複数段の回路のうち、カレントミラー関
係にある全てのＰＭＯＳＦＥＴのゲートに対して同じ電
位を接続すべく当該全てのＰＭＯＳＦＥＴのゲートに接
続する電位の共通取得点が存在し、且つ当該段に流れる
電流を決定するための抵抗素子が接続してある段であ
る。尚、当該明細書において抵抗素子とは、素材及び構
造を限定することなく所望の抵抗成分を回路上に構成す
る抵抗体を指す。
【００１２】電源ＶＤＤ・ＧＮＤ間に、ＰチャネルＭＯ
ＳＦＥＴと、ダイオード接続のドライブ用ＮチャネルＭ
ＯＳＦＥＴをｎ段に直列接続し、ＧＮＤ側からｎ段目の
ドライブ用ＮチャネルＭＯＳＦＥＴのドレインを前記ド
レイン・ソース間電圧補正用ＮチャネルＭＯＳＦＥＴの
ゲートに接続し、且つ、ｎ：自然数，及びｎ≦（電源電
圧ＶＤＤ）／（ドライブ用ＮＭＯＳＦＥＴのしきい値電
圧ＶＴ）を満足する構成とする場合もあり、更に、ゲー
トに１段目の前記ドライブ用ＮＭＯＳＦＥＴのドレイン
が接続されると共に、ドレインに電源ＶＤＤが接続さ
れ、ソースが前記第一の電流経路におけるＮＭＯＳＦＥ
Ｔのドレインに接続されたＮＭＯＳＦＥＴを用いたスタ
ートアップ回路を有する構成とする場合もある。
ＳＦＥＴと、ダイオード接続のドライブ用ＮチャネルＭ
ＯＳＦＥＴをｎ段に直列接続し、ＧＮＤ側からｎ段目の
ドライブ用ＮチャネルＭＯＳＦＥＴのドレインを前記ド
レイン・ソース間電圧補正用ＮチャネルＭＯＳＦＥＴの
ゲートに接続し、且つ、ｎ：自然数，及びｎ≦（電源電
圧ＶＤＤ）／（ドライブ用ＮＭＯＳＦＥＴのしきい値電
圧ＶＴ）を満足する構成とする場合もあり、更に、ゲー
トに１段目の前記ドライブ用ＮＭＯＳＦＥＴのドレイン
が接続されると共に、ドレインに電源ＶＤＤが接続さ
れ、ソースが前記第一の電流経路におけるＮＭＯＳＦＥ
Ｔのドレインに接続されたＮＭＯＳＦＥＴを用いたスタ
ートアップ回路を有する構成とする場合もある。
【００１３】基準電圧ＶＲＥＦの値をしきい値電圧で安
定化させるべく、前記第三の電流経路に接続されたｐｎ
接合ダイオードの代わりに、ダイオード接続のＮＭＯＳ
ＦＥＴを用いた構成を採っても良く、更に、該基準電圧
の制御を可能とすべく前記ダイオード接続のＮＭＯＳＦ
ＥＴにおける基板バイアス電圧を調整する基板バイアス
可変回路を設けた構成とすることも可能である。尚、前
記ダイオード接続のＮＭＯＳＦＥＴとは、ゲート・ドレ
イン間を短絡して用いたＮＭＯＳＦＥＴを指す。
定化させるべく、前記第三の電流経路に接続されたｐｎ
接合ダイオードの代わりに、ダイオード接続のＮＭＯＳ
ＦＥＴを用いた構成を採っても良く、更に、該基準電圧
の制御を可能とすべく前記ダイオード接続のＮＭＯＳＦ
ＥＴにおける基板バイアス電圧を調整する基板バイアス
可変回路を設けた構成とすることも可能である。尚、前
記ダイオード接続のＮＭＯＳＦＥＴとは、ゲート・ドレ
イン間を短絡して用いたＮＭＯＳＦＥＴを指す。
【００１４】
【発明の実施の形態】以下、本発明たるＭＯＳ型基準電
圧発生回路の実施の形態を図面に基づき説明する。図１
に示したサンプル回路は、ＰＭＯＳＦＥＴによるカレン
トミラー回路４及びＭＯＳＦＥＴのドレイン電圧をほぼ
等しくするためのドレイン・ソース間電圧補正用ＮＭＯ
ＳＦＥＴ：Ｎ４を具備したバンドギャップ回路と、当該
バンドギャップ回路への電源投入初期における動作の安
定化を促進するスタートアップ回路６とから構成された
基準電圧発生回路である。
圧発生回路の実施の形態を図面に基づき説明する。図１
に示したサンプル回路は、ＰＭＯＳＦＥＴによるカレン
トミラー回路４及びＭＯＳＦＥＴのドレイン電圧をほぼ
等しくするためのドレイン・ソース間電圧補正用ＮＭＯ
ＳＦＥＴ：Ｎ４を具備したバンドギャップ回路と、当該
バンドギャップ回路への電源投入初期における動作の安
定化を促進するスタートアップ回路６とから構成された
基準電圧発生回路である。
【００１５】前記バンドギャップ回路は、電源電圧Ｖ
ＤＤ・ＧＮＤ間に、ＰＭＯＳＦＥＴ：Ｐ１，ＰＭＯＳＦ
ＥＴ：Ｐ４，及びＮＭＯＳＦＥＴ：Ｎ１を直列に接続し
た第一の電流経路１と、ＰＭＯＳＦＥＴ：Ｐ２，ＰＭＯ
ＳＦＥＴ：Ｐ５，ドレイン・ソース間電圧補正用ＮＭＯ
ＳＦＥＴ：Ｎ４，ＮＭＯＳＦＥＴ：Ｎ２，及び抵抗素子
Ｒ１を直列に接続した第二の電流経路２と、ＰＭＯＳＦ
ＥＴ：Ｐ３，ＰＭＯＳＦＥＴ：Ｐ６，抵抗素子Ｒ２，及
びｐｎ接合ダイオード：Ｄ３を直列に接続した第三の電
流経路３とを並列に接続して構成されている。
ＤＤ・ＧＮＤ間に、ＰＭＯＳＦＥＴ：Ｐ１，ＰＭＯＳＦ
ＥＴ：Ｐ４，及びＮＭＯＳＦＥＴ：Ｎ１を直列に接続し
た第一の電流経路１と、ＰＭＯＳＦＥＴ：Ｐ２，ＰＭＯ
ＳＦＥＴ：Ｐ５，ドレイン・ソース間電圧補正用ＮＭＯ
ＳＦＥＴ：Ｎ４，ＮＭＯＳＦＥＴ：Ｎ２，及び抵抗素子
Ｒ１を直列に接続した第二の電流経路２と、ＰＭＯＳＦ
ＥＴ：Ｐ３，ＰＭＯＳＦＥＴ：Ｐ６，抵抗素子Ｒ２，及
びｐｎ接合ダイオード：Ｄ３を直列に接続した第三の電
流経路３とを並列に接続して構成されている。
【００１６】前記カレントミラー回路４は、ＰＭＯＳＦ
ＥＴ：Ｐ２，Ｐ５のゲート・ドレイン間が短絡され、Ｐ
ＭＯＳＦＥＴ：Ｐ１，Ｐ２，Ｐ３のゲート同士、及びＰ
ＭＯＳＦＥＴ：Ｐ４，Ｐ５，Ｐ６のゲート同士が短絡さ
れて成るカレントミラー部が二段積み三列構成を呈する
形で構成されている。また、前記Ｎ１のドレイン・ゲー
ト間が短絡され、更に、ＮＭＯＳＦＥＴ：Ｎ１，Ｎ２の
ゲート同士が短絡されることによって、ＮＭＯＳＦＥＴ
によるカレントミラー構成も形作られている。当該半導
体集積回路の基準電圧発生回路の出力たる基準電圧Ｖ
ＲＥＦは、前記第三の電流経路を構成するＰＭＯＳＦＥ
Ｔ：Ｐ６と抵抗素子Ｒ２間の出力端から引き出されるも
のとする。
ＥＴ：Ｐ２，Ｐ５のゲート・ドレイン間が短絡され、Ｐ
ＭＯＳＦＥＴ：Ｐ１，Ｐ２，Ｐ３のゲート同士、及びＰ
ＭＯＳＦＥＴ：Ｐ４，Ｐ５，Ｐ６のゲート同士が短絡さ
れて成るカレントミラー部が二段積み三列構成を呈する
形で構成されている。また、前記Ｎ１のドレイン・ゲー
ト間が短絡され、更に、ＮＭＯＳＦＥＴ：Ｎ１，Ｎ２の
ゲート同士が短絡されることによって、ＮＭＯＳＦＥＴ
によるカレントミラー構成も形作られている。当該半導
体集積回路の基準電圧発生回路の出力たる基準電圧Ｖ
ＲＥＦは、前記第三の電流経路を構成するＰＭＯＳＦＥ
Ｔ：Ｐ６と抵抗素子Ｒ２間の出力端から引き出されるも
のとする。
【００１７】前記スタートアップ回路６は、電源電圧Ｖ
ＤＤ・ＧＮＤ間に、ＰＭＯＳＦＥＴ：Ｐ７，ドレイン・
ゲート間を短絡させダイオード接続としたドライブ用Ｎ
ＭＯＳＦＥＴ：Ｎ７，及びドライブ用ＮＭＯＳＦＥＴ：
Ｎ８を直列に接続したドライブ回路５と、ドレインを電
源電圧ＶＤＤに、ソースを前記バンドギャップ回路のＰ
４・Ｎ１間に接続すると共に、そのゲートを前記Ｎ７・
Ｎ８間に接続したスタートアップ用ＮＭＯＳＦＥＴ：Ｎ
９とから構成される。当該スタートアップ用ＮＭＯＳＦ
ＥＴ：Ｎ９が稼働することによって、Ｎ１，Ｎ２へ所望
のゲート電圧を速やかに供給して前記バンドギャップ回
路のスタートアップを行なう。尚、前記ドライブ用ＮＭ
ＯＳＦＥＴ：Ｎ８のドレインは、上記ドレイン・ソース
間電圧補正用ＮＭＯＳＦＥＴ：Ｎ４のゲートに接続さ
れ、当該ドレイン・ソース間電圧補正用ＮＭＯＳＦＥ
Ｔ：Ｎ４をドライブするために用いられる。
ＤＤ・ＧＮＤ間に、ＰＭＯＳＦＥＴ：Ｐ７，ドレイン・
ゲート間を短絡させダイオード接続としたドライブ用Ｎ
ＭＯＳＦＥＴ：Ｎ７，及びドライブ用ＮＭＯＳＦＥＴ：
Ｎ８を直列に接続したドライブ回路５と、ドレインを電
源電圧ＶＤＤに、ソースを前記バンドギャップ回路のＰ
４・Ｎ１間に接続すると共に、そのゲートを前記Ｎ７・
Ｎ８間に接続したスタートアップ用ＮＭＯＳＦＥＴ：Ｎ
９とから構成される。当該スタートアップ用ＮＭＯＳＦ
ＥＴ：Ｎ９が稼働することによって、Ｎ１，Ｎ２へ所望
のゲート電圧を速やかに供給して前記バンドギャップ回
路のスタートアップを行なう。尚、前記ドライブ用ＮＭ
ＯＳＦＥＴ：Ｎ８のドレインは、上記ドレイン・ソース
間電圧補正用ＮＭＯＳＦＥＴ：Ｎ４のゲートに接続さ
れ、当該ドレイン・ソース間電圧補正用ＮＭＯＳＦＥ
Ｔ：Ｎ４をドライブするために用いられる。
【００１８】上記構成においてＰＭＯＳＦＥＴ：Ｐ１，
Ｐ２，Ｐ３のチャネル長及びチャネル幅を相互に等しく
設定すると共に、ＰＭＯＳＦＥＴ：Ｐ４，Ｐ５，Ｐ６の
チャネル長及びチャネル幅を相互に等しく設定し、且
つ、ＮＭＯＳＦＥＴ：Ｎ１，Ｎ２のチャネル長を等しく
設定すると共に、Ｎ２のチャネル幅をＮ１のチャネル幅
に対する適当な比率（例えば、１，２，…，７，８倍）
に設定する。
Ｐ２，Ｐ３のチャネル長及びチャネル幅を相互に等しく
設定すると共に、ＰＭＯＳＦＥＴ：Ｐ４，Ｐ５，Ｐ６の
チャネル長及びチャネル幅を相互に等しく設定し、且
つ、ＮＭＯＳＦＥＴ：Ｎ１，Ｎ２のチャネル長を等しく
設定すると共に、Ｎ２のチャネル幅をＮ１のチャネル幅
に対する適当な比率（例えば、１，２，…，７，８倍）
に設定する。
【００１９】ＮＭＯＳＦＥＴ：Ｎ１，Ｎ２はサブスレッ
ショルド電流領域で動作させるように設計するので、こ
れらＮＭＯＳＦＥＴ：Ｎ１，Ｎ２に流れる電流Ｉ
１（Ｎ１），Ｉ２（Ｎ２）は、下記（１）（２）式で与
えられ、ｐｎ接合ダイオード：Ｄ３に流れる電流Ｉ
３（Ｄ３）は、下記（３）式で与えられる。
ショルド電流領域で動作させるように設計するので、こ
れらＮＭＯＳＦＥＴ：Ｎ１，Ｎ２に流れる電流Ｉ
１（Ｎ１），Ｉ２（Ｎ２）は、下記（１）（２）式で与
えられ、ｐｎ接合ダイオード：Ｄ３に流れる電流Ｉ
３（Ｄ３）は、下記（３）式で与えられる。
【００２０】
【数１】
【数２】
【数３】
ここで、
ＩＳ：温度に依存しないサブスレッショルド電流
ＶＧ：ゲート電圧
ＶＴ：しきい値電圧
ｎ：サブスレッショルド係数の補正項
Ｖｔ：熱電圧（＝ｋ・Ｔ／ｑ）
ｋ：ボルツマン定数
Ｔ：絶対温度
ｑ：電子の電荷量
ＶＤ：ｐｎダイオードに印加される電圧
ＥＧ：シリコンのバンドギャップ
である。
【００２１】そして、前記バンドギャップ回路の第一の
電流経路１に流れる電流Ｉ１と、第二の電流経路２に流
れる電流Ｉ２と、第三の電流経路３に流れる電流Ｉ３と
が等しい（Ｉ１＝Ｉ２＝Ｉ３）という条件を満たせば、
上記（１）（２）（３）式で与えられるＩ１，Ｉ２，Ｉ
３は相互に等しいこととなる。
電流経路１に流れる電流Ｉ１と、第二の電流経路２に流
れる電流Ｉ２と、第三の電流経路３に流れる電流Ｉ３と
が等しい（Ｉ１＝Ｉ２＝Ｉ３）という条件を満たせば、
上記（１）（２）（３）式で与えられるＩ１，Ｉ２，Ｉ
３は相互に等しいこととなる。
【００２２】また、基準電圧ＶＲＥＦは、下記（４）式
によって与えられる。
によって与えられる。
【数４】
【００２３】前記基準電圧ＶＲＥＦの温度特性は、下記
（５）式で与えられ、ｐｎダイオードＤ３に印加される
電圧の温度特性は、下記（６）式で与えられる。
（５）式で与えられ、ｐｎダイオードＤ３に印加される
電圧の温度特性は、下記（６）式で与えられる。
【数５】
【数６】
【００２４】温度特性を平坦にするということで（Δ／
ΔＴ）・ＶＲＥＦ＝０とし、（５）式に代入すると下記
（７）式となる。
ΔＴ）・ＶＲＥＦ＝０とし、（５）式に代入すると下記
（７）式となる。
【数７】
【００２５】即ち、（Ｒ２／Ｒ１）の比が（７）式を満
たすように回路を設計すれば、温度特性が平坦で、且つ
非常に安定した下記（８）式の電圧を基準電圧ＶＲＥＦ
として得ることができる。当該ＶＲＥＦは、シリコンの
物理定数であるバンドギャップの電位で決定されるの
で、バンドギャップ基準電圧と呼ばれる。
たすように回路を設計すれば、温度特性が平坦で、且つ
非常に安定した下記（８）式の電圧を基準電圧ＶＲＥＦ
として得ることができる。当該ＶＲＥＦは、シリコンの
物理定数であるバンドギャップの電位で決定されるの
で、バンドギャップ基準電圧と呼ばれる。
【数８】
【００２６】図２に示したサンプル回路においては、ｐ
ｎ接合ダイオード：Ｄ３をドレインとゲートを短絡した
ダイオード接続のＮＭＯＳＦＥＴ：Ｎ３に置き換えるこ
とが出来る様子が示されている。この様に、ｐｎ接合ダ
イオード：Ｄ３をダイオード接続のＮＭＯＳＦＥＴ：Ｎ
３に置き換えた場合には、ｐｎ接合ダイオードに流れる
電流Ｉ３（Ｄ３）は、上記ダイオード接続のＮＭＯＳＦ
ＥＴ：Ｎ３のドレイン・ソース間に流れる電流Ｉ
３（Ｎ３）となり、下記（９）式によって与えられる。
ｎ接合ダイオード：Ｄ３をドレインとゲートを短絡した
ダイオード接続のＮＭＯＳＦＥＴ：Ｎ３に置き換えるこ
とが出来る様子が示されている。この様に、ｐｎ接合ダ
イオード：Ｄ３をダイオード接続のＮＭＯＳＦＥＴ：Ｎ
３に置き換えた場合には、ｐｎ接合ダイオードに流れる
電流Ｉ３（Ｄ３）は、上記ダイオード接続のＮＭＯＳＦ
ＥＴ：Ｎ３のドレイン・ソース間に流れる電流Ｉ
３（Ｎ３）となり、下記（９）式によって与えられる。
【数９】
そして、ダイオード接続のＮＭＯＳＦＥＴ：Ｎ３に印加
される電圧の温度特性は、バンドギャップ方式の基準電
圧ＶＲＥＦの場合と同様に、下記（１０）式で与えられ
る。
される電圧の温度特性は、バンドギャップ方式の基準電
圧ＶＲＥＦの場合と同様に、下記（１０）式で与えられ
る。
【数１０】
【００２７】ここで、下記（１１）式を満足するように
回路設計すれば、（Δ／ΔＴ）・Ｖ ＲＥＦ＝０となり、
下記（１２）式の様に基準電圧ＶＲＥＦが得られる。当
該基準電圧ＶＲＥＦは、ダイオード接続ＮＭＯＳＦＥ
Ｔ：Ｎ３のＴ＝０ Ｋにおけるしきい値電圧に安定化さ
れるので、特にしきい値電圧基準電圧ＶTRとよぶ。
回路設計すれば、（Δ／ΔＴ）・Ｖ ＲＥＦ＝０となり、
下記（１２）式の様に基準電圧ＶＲＥＦが得られる。当
該基準電圧ＶＲＥＦは、ダイオード接続ＮＭＯＳＦＥ
Ｔ：Ｎ３のＴ＝０ Ｋにおけるしきい値電圧に安定化さ
れるので、特にしきい値電圧基準電圧ＶTRとよぶ。
【数１１】
【数１２】
【００２８】上記理論上、ＮＭＯＳＦＥＴの理想的なサ
ブスレッショルド電流は（１），（２）式で与えられる
ようにゲート電圧ＶＧのみで決定され、ドレイン電圧に
は依存しない。従って、同じゲート電圧が印加されてい
るＮＭＯＳＦＥＴ：Ｎ１，Ｎ２には同じＩ１とＩ２とい
う電流が流れるはずである。しかし、実際には、サブス
レッショルド電流はソース・ドレイン間の電圧にも依存
するので、厳密にＩ１＝Ｉ２を満たすためにはＮＭＯＳ
ＦＥＴ：Ｎ１，Ｎ２のソース・ドレイン間電圧を等しく
する必要がある。
ブスレッショルド電流は（１），（２）式で与えられる
ようにゲート電圧ＶＧのみで決定され、ドレイン電圧に
は依存しない。従って、同じゲート電圧が印加されてい
るＮＭＯＳＦＥＴ：Ｎ１，Ｎ２には同じＩ１とＩ２とい
う電流が流れるはずである。しかし、実際には、サブス
レッショルド電流はソース・ドレイン間の電圧にも依存
するので、厳密にＩ１＝Ｉ２を満たすためにはＮＭＯＳ
ＦＥＴ：Ｎ１，Ｎ２のソース・ドレイン間電圧を等しく
する必要がある。
【００２９】本実施例の回路では、ＮＭＯＳＦＥＴ：Ｎ
２のソース電圧は、ＮＭＯＳＦＥＴ：Ｎ１のソース電圧
に比べてＩ２・Ｒ１ の電圧分だけ高くなるが、この電圧
は通常数１０ｍＶ程度であるので、そのサブスレッショ
ルド電流に及ぼす影響は無視できる。従って、この場合
には、，Ｎ２のドレイン電圧差に注目すればよい。上記
サンプル回路のシミュレーション結果によれば、ＶＤＤ
が５Ｖの時のＮＭＯＳＦＥＴ：Ｎ１，Ｎ２のドレイン電
圧は、前記ソース・ドレイン間電圧補正用ＮＭＯＳＦＥ
Ｔ：Ｎ４が無い場合には、それぞれ０．７Ｖと２．７Ｖ
となり、約２．０Ｖもの電圧差が生じている。本来、こ
の様な結果では上記理論計算で想定したＩ１＝Ｉ２＝Ｉ
３の関係が厳密には成立していないので、基準電圧Ｖ
ＲＥＦの、ＶＤＤや温度に対する安定性が悪くなること
は容易に推測できる。
２のソース電圧は、ＮＭＯＳＦＥＴ：Ｎ１のソース電圧
に比べてＩ２・Ｒ１ の電圧分だけ高くなるが、この電圧
は通常数１０ｍＶ程度であるので、そのサブスレッショ
ルド電流に及ぼす影響は無視できる。従って、この場合
には、，Ｎ２のドレイン電圧差に注目すればよい。上記
サンプル回路のシミュレーション結果によれば、ＶＤＤ
が５Ｖの時のＮＭＯＳＦＥＴ：Ｎ１，Ｎ２のドレイン電
圧は、前記ソース・ドレイン間電圧補正用ＮＭＯＳＦＥ
Ｔ：Ｎ４が無い場合には、それぞれ０．７Ｖと２．７Ｖ
となり、約２．０Ｖもの電圧差が生じている。本来、こ
の様な結果では上記理論計算で想定したＩ１＝Ｉ２＝Ｉ
３の関係が厳密には成立していないので、基準電圧Ｖ
ＲＥＦの、ＶＤＤや温度に対する安定性が悪くなること
は容易に推測できる。
【００３０】しかしながら、上記サンプル回路（図１及
び図２参照）においては、前記ソース・ドレイン間電圧
補正用ＮＭＯＳＦＥＴ：Ｎ４に対し、前記スタートアッ
プ回路からゲート電圧が供給されることによって、電源
電圧ＶＤＤの変動等に起因してＮＭＯＳＦＥＴ：Ｎ１，
Ｎ２のドレイン電圧に生じる格差を吸収する電圧補正作
用が生じ、ＮＭＯＳＦＥＴ：Ｎ１，Ｎ２のドレイン電圧
は、ほぼ等しい０．７Ｖとなる。この様に、当該ソース
・ドレイン間電圧補正用ＮＭＯＳＦＥＴ：Ｎ４の電圧補
正作用が、ＮＭＯＳＦＥＴ：Ｎ１，Ｎ２に流れるドレイ
ン電流Ｉ１とＩ ２とを一致させ、前記Ｉ１＝Ｉ２＝Ｉ３
という条件を厳密に成立させる作用を奏した結果とし
て、電源電圧ＶＤＤの変化に対する影響を受けない安定
した基準電圧ＶＲＥＦが与えられることとなる。
び図２参照）においては、前記ソース・ドレイン間電圧
補正用ＮＭＯＳＦＥＴ：Ｎ４に対し、前記スタートアッ
プ回路からゲート電圧が供給されることによって、電源
電圧ＶＤＤの変動等に起因してＮＭＯＳＦＥＴ：Ｎ１，
Ｎ２のドレイン電圧に生じる格差を吸収する電圧補正作
用が生じ、ＮＭＯＳＦＥＴ：Ｎ１，Ｎ２のドレイン電圧
は、ほぼ等しい０．７Ｖとなる。この様に、当該ソース
・ドレイン間電圧補正用ＮＭＯＳＦＥＴ：Ｎ４の電圧補
正作用が、ＮＭＯＳＦＥＴ：Ｎ１，Ｎ２に流れるドレイ
ン電流Ｉ１とＩ ２とを一致させ、前記Ｉ１＝Ｉ２＝Ｉ３
という条件を厳密に成立させる作用を奏した結果とし
て、電源電圧ＶＤＤの変化に対する影響を受けない安定
した基準電圧ＶＲＥＦが与えられることとなる。
【００３１】
【実施例】以下、上記サンプル回路の試作・測定結果に
ついて述べる。尚、先に挙げた２種類の回路から取り出
す基準電圧ＶＲＥＦを区別するために、ｐｎ接合ダイオ
ード：Ｄ３を用いたバンドギャップ基準電圧ＶＲＥＦを
ＶＢＲと称し、ダイオード接続ＮＭＯＳＦＥＴ：Ｎ３を
用いたしきい値電圧基準電圧ＶＲＥＦをＶＴＲと称す
る。サンプル回路の試作は、１．２ミクロン・ルールの
ｎウェルＣＭＯＳプロセスで行った。抵抗素子Ｒ１，Ｒ
２はｎウェル抵抗で形成し、Ｒ１は５０ｋΩである。
ついて述べる。尚、先に挙げた２種類の回路から取り出
す基準電圧ＶＲＥＦを区別するために、ｐｎ接合ダイオ
ード：Ｄ３を用いたバンドギャップ基準電圧ＶＲＥＦを
ＶＢＲと称し、ダイオード接続ＮＭＯＳＦＥＴ：Ｎ３を
用いたしきい値電圧基準電圧ＶＲＥＦをＶＴＲと称す
る。サンプル回路の試作は、１．２ミクロン・ルールの
ｎウェルＣＭＯＳプロセスで行った。抵抗素子Ｒ１，Ｒ
２はｎウェル抵抗で形成し、Ｒ１は５０ｋΩである。
【００３２】図４にｐｎ接合ダイオードＤ３を用いたバ
ンドギャップ基準電圧ＶＢＲのＶＤ Ｄ＝３Ｖ，４Ｖ，５
Ｖ，６Ｖ，７Ｖでの温度依存性データを示す。測定温度
は−６０，−２０，＋２０，＋６０，＋１００℃であ
る。図４（ロ）は、ドレイン・ソース間電圧補正用ＮＭ
ＯＳＦＥＴ：Ｎ４が無くＰＭＯＳＦＥＴ：Ｐ５とＮＭＯ
ＳＦＥＴ：Ｎ２のドレインを短絡した場合、図４（イ）
は、ドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ
４がある場合の測定結果を示す。ＶＤＤ＝５．０Ｖ、Ｔ
＝＋２０℃でのＶＢＲは、両者とも約１．２６Ｖとほぼ
同じ値で、消費電流は約６マイクロアンペアであった。
ンドギャップ基準電圧ＶＢＲのＶＤ Ｄ＝３Ｖ，４Ｖ，５
Ｖ，６Ｖ，７Ｖでの温度依存性データを示す。測定温度
は−６０，−２０，＋２０，＋６０，＋１００℃であ
る。図４（ロ）は、ドレイン・ソース間電圧補正用ＮＭ
ＯＳＦＥＴ：Ｎ４が無くＰＭＯＳＦＥＴ：Ｐ５とＮＭＯ
ＳＦＥＴ：Ｎ２のドレインを短絡した場合、図４（イ）
は、ドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ
４がある場合の測定結果を示す。ＶＤＤ＝５．０Ｖ、Ｔ
＝＋２０℃でのＶＢＲは、両者とも約１．２６Ｖとほぼ
同じ値で、消費電流は約６マイクロアンペアであった。
【００３３】ダイオード接続のＮＭＯＳＦＥＴ：Ｎ３を
用いたしきい値電圧基準電圧ＶＴＲでの、同様な測定結
果を図５に示す。この時、ＶＤＤ＝５．０Ｖ，Ｔ＝＋２
０℃でのＶＴＲは両者とも約１．２９Ｖであった。当該
図から明らかな様に、ドレイン・ソース間電圧補正用Ｎ
ＭＯＳＦＥＴ：Ｎ４を用いることによって、ＶＤＤ依存
性は勿論のこと温度依存性も大幅に改善された。
用いたしきい値電圧基準電圧ＶＴＲでの、同様な測定結
果を図５に示す。この時、ＶＤＤ＝５．０Ｖ，Ｔ＝＋２
０℃でのＶＴＲは両者とも約１．２９Ｖであった。当該
図から明らかな様に、ドレイン・ソース間電圧補正用Ｎ
ＭＯＳＦＥＴ：Ｎ４を用いることによって、ＶＤＤ依存
性は勿論のこと温度依存性も大幅に改善された。
【００３４】上記測定結果を、バンドギャップ基準電圧
ＶＢＲ及びしきい値電圧基準電圧Ｖ ＴＲの変動率の様子
として図６に示す。尚、縦軸のΔＶＢＲ又はΔＶ
ＴＲは、Ｖ ＤＤ＝５．０Ｖ、Ｔ＝＋２０℃でのバンドギ
ャップ基準電圧ＶＢＲ及びしきい値電圧基準電圧ＶＴＲ
電圧を基準値として、ＶＤＤ＝３Ｖ〜７Ｖの範囲及びＶ
ＤＤ＝４Ｖ〜６Ｖの範囲について、Ｔ＝−６０℃〜１０
０℃の測定範囲におけるバンドギャップ基準電圧ＶＢＲ
及びしきい値電圧基準電圧ＶＴＲの最大値から最小値に
亘る変化量を、前記基準値に対する割合（％）として表
示したものである。
ＶＢＲ及びしきい値電圧基準電圧Ｖ ＴＲの変動率の様子
として図６に示す。尚、縦軸のΔＶＢＲ又はΔＶ
ＴＲは、Ｖ ＤＤ＝５．０Ｖ、Ｔ＝＋２０℃でのバンドギ
ャップ基準電圧ＶＢＲ及びしきい値電圧基準電圧ＶＴＲ
電圧を基準値として、ＶＤＤ＝３Ｖ〜７Ｖの範囲及びＶ
ＤＤ＝４Ｖ〜６Ｖの範囲について、Ｔ＝−６０℃〜１０
０℃の測定範囲におけるバンドギャップ基準電圧ＶＢＲ
及びしきい値電圧基準電圧ＶＴＲの最大値から最小値に
亘る変化量を、前記基準値に対する割合（％）として表
示したものである。
【００３５】以下、ＶＤＤ＝３Ｖ〜７Ｖの範囲における
変化量をカッコ外に、ＶＤＤ＝４Ｖ〜６Ｖの範囲におけ
る変化量をカッコ内に示す。ΔＶＢＲは、ドレイン・ソ
ース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ４を用いない場合
の、７．２（３．３）％からドレイン・ソース間電圧補
正用ＮＭＯＳＦＥＴ：Ｎ４を用いることによって１．９
（１．１）％へと１／３以下の変動幅に改善された。同
様に、ΔＶＴＲは、ドレイン・ソース間電圧補正用ＮＭ
ＯＳＦＥＴ：Ｎ４を用いない場合の６．４（２．８）％
からドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ
４を用いることによって１．７（１．０）％へと約１／
３の変動幅に改善された。この様に、ドレイン・ソース
間電圧補正用ＮＭＯＳＦＥＴ：Ｎ４の使用によりＶＢＲ
やＶＴＲのＶＤＤ依存性と温度依存性が大幅に改善さ
れ、その有用性が実証された。
変化量をカッコ外に、ＶＤＤ＝４Ｖ〜６Ｖの範囲におけ
る変化量をカッコ内に示す。ΔＶＢＲは、ドレイン・ソ
ース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ４を用いない場合
の、７．２（３．３）％からドレイン・ソース間電圧補
正用ＮＭＯＳＦＥＴ：Ｎ４を用いることによって１．９
（１．１）％へと１／３以下の変動幅に改善された。同
様に、ΔＶＴＲは、ドレイン・ソース間電圧補正用ＮＭ
ＯＳＦＥＴ：Ｎ４を用いない場合の６．４（２．８）％
からドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ：Ｎ
４を用いることによって１．７（１．０）％へと約１／
３の変動幅に改善された。この様に、ドレイン・ソース
間電圧補正用ＮＭＯＳＦＥＴ：Ｎ４の使用によりＶＢＲ
やＶＴＲのＶＤＤ依存性と温度依存性が大幅に改善さ
れ、その有用性が実証された。
【００３６】以上に述べた測定結果は、当該基準電圧発
生回路中に存在する全てのＮＭＯＳＦＥＴについてその
基板電圧ＶＳｕｂを共通なＧＮＤへ接続した場合の測定
結果であるが、図３の如く、ダイオード接続のＮチャネ
ルＭＯＳＦＥＴ：Ｎ３をはじめとするＮチャネルＭＯＳ
ＦＥＴの基板バイアス電圧ＶＳｕｂを調整する基板バイ
アス可変回路７を設ければ、例えば、しきい値電圧基準
電圧ＶＴＲを得る場合において、ＶＳｕｂ電圧を変化さ
せることにより、ダイオード接続のＮＭＯＳＦＥＴ：Ｎ
３のＴ＝０ Ｋでのしきい値電圧ＶＴ０を制御できる。
この様子を図７に示す。縦軸には、ＶＴ０及びＶＤＤ＝
５．０Ｖ，Ｔ＝＋２０℃におけるしきい値電圧基準電圧
ＶＴＲ［以下、（ＶＴＲ）ｔｙｐと記す。］をとり、横
軸には（２ψＢ−ＶＳｕｂ）の平方根をとる。ここで、
２ψＢ＝０．６７Ｖに選ぶと、Ｖ Ｔ０及び（ＶＴＲ）
ｔｙｐと（２ψＢ−ＶＳｕｂ）の平方根とは直線関係で
表される。尚、基板バイアス可変回路７は、既存の可変
電圧回路を具備した回路でも良いし、外部の可変電圧回
路を接続する回路であっても良い。
生回路中に存在する全てのＮＭＯＳＦＥＴについてその
基板電圧ＶＳｕｂを共通なＧＮＤへ接続した場合の測定
結果であるが、図３の如く、ダイオード接続のＮチャネ
ルＭＯＳＦＥＴ：Ｎ３をはじめとするＮチャネルＭＯＳ
ＦＥＴの基板バイアス電圧ＶＳｕｂを調整する基板バイ
アス可変回路７を設ければ、例えば、しきい値電圧基準
電圧ＶＴＲを得る場合において、ＶＳｕｂ電圧を変化さ
せることにより、ダイオード接続のＮＭＯＳＦＥＴ：Ｎ
３のＴ＝０ Ｋでのしきい値電圧ＶＴ０を制御できる。
この様子を図７に示す。縦軸には、ＶＴ０及びＶＤＤ＝
５．０Ｖ，Ｔ＝＋２０℃におけるしきい値電圧基準電圧
ＶＴＲ［以下、（ＶＴＲ）ｔｙｐと記す。］をとり、横
軸には（２ψＢ−ＶＳｕｂ）の平方根をとる。ここで、
２ψＢ＝０．６７Ｖに選ぶと、Ｖ Ｔ０及び（ＶＴＲ）
ｔｙｐと（２ψＢ−ＶＳｕｂ）の平方根とは直線関係で
表される。尚、基板バイアス可変回路７は、既存の可変
電圧回路を具備した回路でも良いし、外部の可変電圧回
路を接続する回路であっても良い。
【００３７】図７より、当該基準電圧発生回路中に存在
する全てのＮＭＯＳＦＥＴへの、０．０Ｖ〜−２．０Ｖ
の基板電圧ＶＳｕｂの印加によって、（ＶＴＲ）ｔｙｐ
電圧が１．２９Ｖ〜１．７１Ｖの広範囲にわたって制御
できることが分かる。尚、ΔＶＴＲについては、Ｖ
Ｓｕｂ印加により、ＶＤＤ＝５．０±１．０Ｖに対して
約１．０％から約０．６％へと改善された（小さくなっ
た）。因みに、ＶＤＤ＝５．０±２．０Ｖに対するΔＶ
ＴＲは、ほぼ１．６〜１．９％の範囲であった。この様
に、基板電圧ＶＳｕｂの印加によりしきい値電圧基準電
圧ＶＴＲを広い電圧範囲にわたって可変できることは、
バンドギャップ基準電圧ＶＢＲによる基準電圧源で得る
事の出来ないしきい値電圧基準電圧ＶＴＲを用いた基準
電圧源の特長である。
する全てのＮＭＯＳＦＥＴへの、０．０Ｖ〜−２．０Ｖ
の基板電圧ＶＳｕｂの印加によって、（ＶＴＲ）ｔｙｐ
電圧が１．２９Ｖ〜１．７１Ｖの広範囲にわたって制御
できることが分かる。尚、ΔＶＴＲについては、Ｖ
Ｓｕｂ印加により、ＶＤＤ＝５．０±１．０Ｖに対して
約１．０％から約０．６％へと改善された（小さくなっ
た）。因みに、ＶＤＤ＝５．０±２．０Ｖに対するΔＶ
ＴＲは、ほぼ１．６〜１．９％の範囲であった。この様
に、基板電圧ＶＳｕｂの印加によりしきい値電圧基準電
圧ＶＴＲを広い電圧範囲にわたって可変できることは、
バンドギャップ基準電圧ＶＢＲによる基準電圧源で得る
事の出来ないしきい値電圧基準電圧ＶＴＲを用いた基準
電圧源の特長である。
【００３８】図１乃至図３示すサンプル回路では、基準
電圧ＶＲＥＦの引出点とＧＮＤとの間に、電源ＶＤＤ側
から抵抗素子Ｒ２，ｐｎ接合ダイオードＤ３の順に、又
は抵抗素子Ｒ２，ダイオード接続のＮＭＯＳＦＥＴ：Ｎ
３の順に接続したが、この順番は入れ替えても同じ特性
が得られる。ただ、製造プロセスをも考慮するとすれ
ば、本実施例ではｎウェルＣＭＯＳプロセスを用いたた
めに、抵抗素子Ｒ２とｐｎ接合ダイオードＤ３とを入れ
替えることによって、ｎウェル内に形成したｐｎ接合ダ
イオードＤ３のダイオード電流が基板に漏れる場合があ
るので好ましくない。尚、トリプル・ウェル構造のＣＭ
ＯＳプロセス等を用いれば、この接続上の制約はない。
電圧ＶＲＥＦの引出点とＧＮＤとの間に、電源ＶＤＤ側
から抵抗素子Ｒ２，ｐｎ接合ダイオードＤ３の順に、又
は抵抗素子Ｒ２，ダイオード接続のＮＭＯＳＦＥＴ：Ｎ
３の順に接続したが、この順番は入れ替えても同じ特性
が得られる。ただ、製造プロセスをも考慮するとすれ
ば、本実施例ではｎウェルＣＭＯＳプロセスを用いたた
めに、抵抗素子Ｒ２とｐｎ接合ダイオードＤ３とを入れ
替えることによって、ｎウェル内に形成したｐｎ接合ダ
イオードＤ３のダイオード電流が基板に漏れる場合があ
るので好ましくない。尚、トリプル・ウェル構造のＣＭ
ＯＳプロセス等を用いれば、この接続上の制約はない。
【００３９】一方、しきい値電圧基準電圧ＶＴＲによる
基準電圧発生回路の場合には、ｎウェルＣＭＯＳプロセ
スでも抵抗素子Ｒ２とダイオード接続のＮＭＯＳＦＥ
Ｔ：Ｎ３を入れ替えることは可能であるが、ダイオード
接続のＮＭＯＳＦＥＴ：Ｎ３のソースがＩ３・Ｒ２ の電
圧分だけ上昇するので、その基板バイアス電圧によるＶ
Ｔ０上昇分だけしきい値電圧基準電圧ＶＴＲが上昇する
こととなる。又、用いるＣＭＯＳプロセスによってはＮ
ＭＯＳＦＥＴとＰＭＯＳＦＥＴを全て入れ替えた回路構
成を採る事も可能である。尚、ｐｎ接合ダイオードＤ３
の代わりにバイポーラ・トランジスタを用いることもで
きることは言うまでもない。
基準電圧発生回路の場合には、ｎウェルＣＭＯＳプロセ
スでも抵抗素子Ｒ２とダイオード接続のＮＭＯＳＦＥ
Ｔ：Ｎ３を入れ替えることは可能であるが、ダイオード
接続のＮＭＯＳＦＥＴ：Ｎ３のソースがＩ３・Ｒ２ の電
圧分だけ上昇するので、その基板バイアス電圧によるＶ
Ｔ０上昇分だけしきい値電圧基準電圧ＶＴＲが上昇する
こととなる。又、用いるＣＭＯＳプロセスによってはＮ
ＭＯＳＦＥＴとＰＭＯＳＦＥＴを全て入れ替えた回路構
成を採る事も可能である。尚、ｐｎ接合ダイオードＤ３
の代わりにバイポーラ・トランジスタを用いることもで
きることは言うまでもない。
【００４０】また、図１乃至図３に示す実施例のスター
トアップ回路では、ＶＤＤ・ＧＮＤ間に１つのＰＭＯＳ
ＦＥＴ：Ｐ７と、２つのＮＭＯＳＦＥＴ：Ｎ７，Ｎ８を
直列接続した例を示し、ＧＮＤ側から２つ目のＮＭＯＳ
ＦＥＴ：Ｎ８のドレインと、ドレイン・ソース間電圧補
正用ＮＭＯＳＦＥＴ：Ｎ４のゲートを接続した。しか
し、回路特性に応じてドレイン・ソース間電圧補正用Ｎ
ＭＯＳＦＥＴ：Ｎ４を動作させるために、ＶＤＤ・ＧＮ
Ｄ間にｎ段（但し、ｎ≦ＶＤＤ／ＶＴ）のＮＭＯＳＦＥ
Ｔを直列接続して、それらのＮＭＯＳＦＥＴのＧＮＤ側
から数えてｎ段目のドレインとドレイン・ソース間電圧
補正用ＮＭＯＳＦＥＴ：Ｎ４のゲートを接続することも
可能である。
トアップ回路では、ＶＤＤ・ＧＮＤ間に１つのＰＭＯＳ
ＦＥＴ：Ｐ７と、２つのＮＭＯＳＦＥＴ：Ｎ７，Ｎ８を
直列接続した例を示し、ＧＮＤ側から２つ目のＮＭＯＳ
ＦＥＴ：Ｎ８のドレインと、ドレイン・ソース間電圧補
正用ＮＭＯＳＦＥＴ：Ｎ４のゲートを接続した。しか
し、回路特性に応じてドレイン・ソース間電圧補正用Ｎ
ＭＯＳＦＥＴ：Ｎ４を動作させるために、ＶＤＤ・ＧＮ
Ｄ間にｎ段（但し、ｎ≦ＶＤＤ／ＶＴ）のＮＭＯＳＦＥ
Ｔを直列接続して、それらのＮＭＯＳＦＥＴのＧＮＤ側
から数えてｎ段目のドレインとドレイン・ソース間電圧
補正用ＮＭＯＳＦＥＴ：Ｎ４のゲートを接続することも
可能である。
【００４１】
【発明の効果】以上の如く、本発明によるＭＯＳ型基準
電圧発生回路によれば、ＰチャネルＭＯＳＦＥＴで構成
される複数の電流経路を有するカレントミラー回路と、
それ等の電流経路に接続された複数のＮチャネルＭＯＳ
ＦＥＴを有する回路において、複数のＮチャネルＭＯＳ
ＦＥＴのソース・ドレイン間電圧補正用ＭＯＳＦＥＴを
上記ＰチャネルＭＯＳＦＥＴと直列に接続し、例えばＰ
チャネルＭＯＳＦＥＴで構成される第一、第二及び第三
の電流経路を有し上記第二の電流経路をバイアス段とす
るカレントミラー回路と、第一の電流経路に接続された
サブスレッショルド領域で動作するＮチャネルＭＯＳＦ
ＥＴと、第二の電流経路に接続されたサブスレッショル
ド領域で動作するＮチャネルＭＯＳＦＥＴ及び抵抗素子
と、第三の電流経路に接続された抵抗素子及びｐｎ接合
ダイオードとで構成されるバンドギャップ基準電圧発生
回路において、第二の電流経路における上記Ｐチャネル
ＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの間にドレイン
・ソース間電圧補正用ＮチャネルＭＯＳＦＥＴを接続す
る構成を採ることによって、前記カレントミラー回路を
構成するＮＭＯＳＦＥＴのドレイン電圧がほぼ等しくな
る結果、ＮＭＯＳＦＥＴのドレイン電流が等しくなって
ＶＲＥＦの安定性が大幅に改善されることとなる。
電圧発生回路によれば、ＰチャネルＭＯＳＦＥＴで構成
される複数の電流経路を有するカレントミラー回路と、
それ等の電流経路に接続された複数のＮチャネルＭＯＳ
ＦＥＴを有する回路において、複数のＮチャネルＭＯＳ
ＦＥＴのソース・ドレイン間電圧補正用ＭＯＳＦＥＴを
上記ＰチャネルＭＯＳＦＥＴと直列に接続し、例えばＰ
チャネルＭＯＳＦＥＴで構成される第一、第二及び第三
の電流経路を有し上記第二の電流経路をバイアス段とす
るカレントミラー回路と、第一の電流経路に接続された
サブスレッショルド領域で動作するＮチャネルＭＯＳＦ
ＥＴと、第二の電流経路に接続されたサブスレッショル
ド領域で動作するＮチャネルＭＯＳＦＥＴ及び抵抗素子
と、第三の電流経路に接続された抵抗素子及びｐｎ接合
ダイオードとで構成されるバンドギャップ基準電圧発生
回路において、第二の電流経路における上記Ｐチャネル
ＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの間にドレイン
・ソース間電圧補正用ＮチャネルＭＯＳＦＥＴを接続す
る構成を採ることによって、前記カレントミラー回路を
構成するＮＭＯＳＦＥＴのドレイン電圧がほぼ等しくな
る結果、ＮＭＯＳＦＥＴのドレイン電流が等しくなって
ＶＲＥＦの安定性が大幅に改善されることとなる。
【００４２】また、電源ＶＤＤ・ＧＮＤ間に、Ｐチャネ
ルＭＯＳＦＥＴと、ダイオード接続のドライブ用Ｎチャ
ネルＭＯＳＦＥＴをｎ段に直列接続し、ＧＮＤ側からｎ
段目のドライブ用ＮチャネルＭＯＳＦＥＴのドレインを
前記ドレイン・ソース間電圧補正用ＮチャネルＭＯＳＦ
ＥＴのゲートに接続し、且つ、ｎ：自然数，及びｎ≦
（電源電圧ＶＤＤ）／（ドライブ用ＮＭＯＳＦＥＴのし
きい値電圧ＶＴ）を満足するドライブ回路を設ければ、
実施例で示した２段目以外に適当な段のドレイン電圧を
ドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴのゲート
に印加できるので、Ｎ１とＮ２等カレントミラー構成に
ある複数のＮＭＯＳＦＥＴのドレイン電圧差の補正をよ
り精密に調整することが可能となる。
ルＭＯＳＦＥＴと、ダイオード接続のドライブ用Ｎチャ
ネルＭＯＳＦＥＴをｎ段に直列接続し、ＧＮＤ側からｎ
段目のドライブ用ＮチャネルＭＯＳＦＥＴのドレインを
前記ドレイン・ソース間電圧補正用ＮチャネルＭＯＳＦ
ＥＴのゲートに接続し、且つ、ｎ：自然数，及びｎ≦
（電源電圧ＶＤＤ）／（ドライブ用ＮＭＯＳＦＥＴのし
きい値電圧ＶＴ）を満足するドライブ回路を設ければ、
実施例で示した２段目以外に適当な段のドレイン電圧を
ドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴのゲート
に印加できるので、Ｎ１とＮ２等カレントミラー構成に
ある複数のＮＭＯＳＦＥＴのドレイン電圧差の補正をよ
り精密に調整することが可能となる。
【００４３】更に、ゲートに１段目の前記ドライブ用Ｎ
チャネルＭＯＳＦＥＴのドレインが接続されると共に、
ドレインに電源ＶＤＤが接続され、ソースが前記第一の
電流経路におけるＮチャネルＭＯＳＦＥＴのドレインに
接続されたＮチャネルＭＯＳＦＥＴを用いたスタートア
ップ回路を設けることによって、所望のゲート電圧を速
やかに供給して前記バンドギャップ回路のスタートアッ
プを遅滞無く行なうことができる。
チャネルＭＯＳＦＥＴのドレインが接続されると共に、
ドレインに電源ＶＤＤが接続され、ソースが前記第一の
電流経路におけるＮチャネルＭＯＳＦＥＴのドレインに
接続されたＮチャネルＭＯＳＦＥＴを用いたスタートア
ップ回路を設けることによって、所望のゲート電圧を速
やかに供給して前記バンドギャップ回路のスタートアッ
プを遅滞無く行なうことができる。
【００４４】前記第三の電流経路に接続されたｐｎ接合
ダイオードを用いたバンドギャップ基準電圧がバンドギ
ャップという物理定数で決定される約１．２１Ｖの一定
値に固定されるのに比べて、前記第三の電流経路に接続
されたｐｎ接合ダイオードの代わりに、ダイオード接続
のＮチャネルＭＯＳＦＥＴを用いることによって、基準
電圧は製造プロセスによって任意に調整可能なしきい値
電圧で制御可能となり、基準電圧の設定範囲が大幅に広
くなる。このことは、ＣＭＯＳＦＥＴの微細化とともに
電源電圧が低下し、それにつれて基準電圧も低下する傾
向に対応することを可能にするものである。更に、前記
ダイオード接続のＮチャネルＭＯＳＦＥＴにおける基板
バイアス電圧ＶＳｕｂを調整する基板バイアス可変回路
を設けたことによって、しきい値電圧基準電圧ＶＴＲを
広い電圧範囲にわたって変化させることができる。
ダイオードを用いたバンドギャップ基準電圧がバンドギ
ャップという物理定数で決定される約１．２１Ｖの一定
値に固定されるのに比べて、前記第三の電流経路に接続
されたｐｎ接合ダイオードの代わりに、ダイオード接続
のＮチャネルＭＯＳＦＥＴを用いることによって、基準
電圧は製造プロセスによって任意に調整可能なしきい値
電圧で制御可能となり、基準電圧の設定範囲が大幅に広
くなる。このことは、ＣＭＯＳＦＥＴの微細化とともに
電源電圧が低下し、それにつれて基準電圧も低下する傾
向に対応することを可能にするものである。更に、前記
ダイオード接続のＮチャネルＭＯＳＦＥＴにおける基板
バイアス電圧ＶＳｕｂを調整する基板バイアス可変回路
を設けたことによって、しきい値電圧基準電圧ＶＴＲを
広い電圧範囲にわたって変化させることができる。
【図面の簡単な説明】
【図１】本発明によるＭＯＳ型基準電圧発生回路の一例
を示す回路図である。
を示す回路図である。
【図２】本発明によるＭＯＳ型基準電圧発生回路の一例
を示す回路図である。
を示す回路図である。
【図３】本発明によるＭＯＳ型基準電圧発生回路の一例
を示す回路図である。
を示す回路図である。
【図４】（イ）（ロ）ドレイン・ソース間電圧補正用Ｎ
ＭＯＳＦＥＴの有無について、電圧変動による影響を含
めた基準電圧ＶＲＥＦ（ＶＢＲ）の温度特性を示したグ
ラフである。
ＭＯＳＦＥＴの有無について、電圧変動による影響を含
めた基準電圧ＶＲＥＦ（ＶＢＲ）の温度特性を示したグ
ラフである。
【図５】（イ）（ロ）ドレイン・ソース間電圧補正用Ｎ
ＭＯＳＦＥＴの有無について、電圧変動による影響を含
めた基準電圧ＶＲＥＦ（ＶＴＲ）の温度特性を示したグ
ラフである。
ＭＯＳＦＥＴの有無について、電圧変動による影響を含
めた基準電圧ＶＲＥＦ（ＶＴＲ）の温度特性を示したグ
ラフである。
【図６】ドレイン・ソース間電圧補正用ＮＭＯＳＦＥＴ
の有無について、電圧変動による影響を含めた基準電圧
ＶＲＥＦ（ＶＢＲ及びＶＴＲ）の温度特性を変動幅を以
て示したグラフである。
の有無について、電圧変動による影響を含めた基準電圧
ＶＲＥＦ（ＶＢＲ及びＶＴＲ）の温度特性を変動幅を以
て示したグラフである。
【図７】基板バイアス電圧ＶＳｕｂの変化に対する基準
電圧ＶＲＥＦ（（ＶＴＲ）ｔｙ ｐ及びＶＴ０）の変化
を、横軸を（２ψＢ−ＶＳｕｂ）の平方根として示した
グラフである。
電圧ＶＲＥＦ（（ＶＴＲ）ｔｙ ｐ及びＶＴ０）の変化
を、横軸を（２ψＢ−ＶＳｕｂ）の平方根として示した
グラフである。
【図８】従来のＭＯＳ型基準電圧発生回路の一例を示す
回路図である。
回路図である。
【符号の説明】
１ 第一の電流経路
２ 第二の電流経路
３ 第三の電流経路
４ カレントミラー回路
５ ドライブ回路
６ スタートアップ回路
７ 基板バイアス可変回路
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図６】
【図７】
【図５】
【図８】
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 松田 敏弘
富山県射水郡小杉町黒河5180 富山県立大
学内
(72)発明者 中島 茂樹
富山県魚津市江口2184 株式会社シキノハ
イテック内
(72)発明者 伊原 隆
富山県魚津市江口2184 株式会社シキノハ
イテック内
(72)発明者 山本 真也
富山県魚津市江口2184 株式会社シキノハ
イテック内
Ｆターム(参考） 5H420 NA16 NA23 NB02 NB22 NB23
NB25 NB36 NE11
5J090 AA03 AA43 AA58 CA02 CA04
CA11 CA98 CN01 FA01 FN06
HA10 HA17 HA19 HA25 KA00
KA09 KA12 MA21 TA02 TA04
5J091 AA03 AA43 AA58 CA02 CA04
CA11 CA98 FA01 HA10 HA17
HA19 HA25 KA00 KA09 KA12
MA21 TA02 TA04
5J500 AA03 AA43 AA58 AC02 AC04
AC11 AC98 AF01 AH10 AH17
AH19 AH25 AK00 AK09 AK12
AM21 AT02 AT04 NC01 NF06
Claims (6)
- 【請求項１】 ＰチャネルＭＯＳＦＥＴで構成される複
数の電流経路を有するカレントミラー回路（４）と、そ
れ等の電流経路に接続された複数のＮチャネルＭＯＳＦ
ＥＴを有する回路において、複数のＮチャネルＭＯＳＦ
ＥＴのソース・ドレイン間電圧補正用ＭＯＳＦＥＴを上
記ＰチャネルＭＯＳＦＥＴと直列に接続したＭＯＳ型基
準電圧発生回路。 - 【請求項２】 ＰチャネルＭＯＳＦＥＴで構成される第
一、第二及び第三の電流経路（１，２，３）を有し上記
第二の電流経路をバイアス段とするカレントミラー回路
（４）と、第一の電流経路（１）に接続されたサブサブ
スレッショルド領域で動作するＮチャネルＭＯＳＦＥＴ
と、第二の電流経路（２）に接続されたサブスレッショ
ルド領域で動作するＮチャネルＭＯＳＦＥＴ及び抵抗素
子と、第三の電流経路（３）に接続された抵抗素子及び
ｐｎ接合ダイオードとで構成されるバンドギャップ基準
電圧発生回路において、第二の電流経路（２）における
上記ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴ
の間にドレイン・ソース間電圧補正用ＮチャネルＭＯＳ
ＦＥＴを接続したＭＯＳ型基準電圧発生回路。 - 【請求項３】 電源ＶＤＤ・ＧＮＤ間に、ＰチャネルＭ
ＯＳＦＥＴと、ダイオード接続のドライブ用Ｎチャネル
ＭＯＳＦＥＴをｎ段に直列接続し、ＧＮＤ側からｎ段目
のドライブ用ＮチャネルＭＯＳＦＥＴのドレインを前記
ドレイン・ソース間電圧補正用ＮチャネルＭＯＳＦＥＴ
のゲートに接続し、且つ、ｎ：自然数，及びｎ≦（電源
電圧ＶＤＤ）／（ドライブ用ＮチャネルＭＯＳＦＥＴの
しきい値電圧ＶＴ）を満足するドライブ回路（５）を具
備したことを特徴とする前記請求項１又は請求項２のい
ずれかに記載のＭＯＳ型基準電圧発生回路。 - 【請求項４】 ゲートに１段目の前記ドライブ用Ｎチャ
ネルＭＯＳＦＥＴのドレインが接続されると共に、ドレ
インに電源ＶＤＤが接続され、ソースが前記第一の電流
経路（１）におけるＮチャネルＭＯＳＦＥＴのドレイン
に接続されたＮチャネルＭＯＳＦＥＴを用いたスタート
アップ回路（６）を有する前記請求項３に記載のＭＯＳ
型基準電圧発生回路。 - 【請求項５】 前記第三の電流経路（３）に接続された
ｐｎ接合ダイオードの代わりに、ダイオード接続のＮチ
ャネルＭＯＳＦＥＴを用いたことを特徴とする前記請求
項２，３又は４のいずれかに記載のＭＯＳ型基準電圧発
生回路。 - 【請求項６】 前記ダイオード接続のＮチャネルＭＯＳ
ＦＥＴにおける基板バイアス電圧ＶＳｕｂを調整する基
板バイアス可変回路（７）を設けたことを特徴とする前
記請求項５に記載のＭＯＳ型基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001267773A JP2003078366A (ja) | 2001-09-04 | 2001-09-04 | Ｍｏｓ型基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001267773A JP2003078366A (ja) | 2001-09-04 | 2001-09-04 | Ｍｏｓ型基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003078366A true JP2003078366A (ja) | 2003-03-14 |
Family
ID=19093861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001267773A Pending JP2003078366A (ja) | 2001-09-04 | 2001-09-04 | Ｍｏｓ型基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003078366A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005309611A (ja) * | 2004-04-19 | 2005-11-04 | Sony Corp | 定電流レギュレータ回路および増幅回路 |
| US7034514B2 (en) | 2003-10-27 | 2006-04-25 | Fujitsu Limited | Semiconductor integrated circuit using band-gap reference circuit |
| JP2009053971A (ja) * | 2007-08-28 | 2009-03-12 | Nec Electronics Corp | 基準電圧発生回路及びタイマ回路 |
| JP2010073133A (ja) * | 2008-09-22 | 2010-04-02 | Seiko Instruments Inc | バンドギャップ基準電圧回路 |
| JP2011232831A (ja) * | 2010-04-23 | 2011-11-17 | Oki Data Corp | 基準電圧発生回路とこれを用いた駆動装置、プリントヘッド及び画像形成装置 |
| US8154272B2 (en) | 2008-06-05 | 2012-04-10 | Samsung Electronics Co., Ltd. | Reference voltage generating apparatus and method thereof for removing temperature invariant current components from a reference current |
| JP2014149692A (ja) * | 2013-02-01 | 2014-08-21 | Rohm Co Ltd | 定電圧源 |
| CN109116904A (zh) * | 2018-09-25 | 2019-01-01 | 聚辰半导体(上海)有限公司 | 一种偏置电路 |
-
2001
- 2001-09-04 JP JP2001267773A patent/JP2003078366A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7034514B2 (en) | 2003-10-27 | 2006-04-25 | Fujitsu Limited | Semiconductor integrated circuit using band-gap reference circuit |
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| US20120161744A1 (en) * | 2008-06-05 | 2012-06-28 | Hyoung-Rae Kim | Reference voltage generating apparatus and method |
| US8350555B2 (en) * | 2008-06-05 | 2013-01-08 | Samsung Electronics Co., Ltd. | Reference voltage generating apparatus and method thereof for removing temperature invariant current components from a reference current |
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| JP2011232831A (ja) * | 2010-04-23 | 2011-11-17 | Oki Data Corp | 基準電圧発生回路とこれを用いた駆動装置、プリントヘッド及び画像形成装置 |
| US8451306B2 (en) | 2010-04-23 | 2013-05-28 | Oki Data Corporation | Reference voltage generation circuit, drive device, print head, and image forming apparatus |
| JP2014149692A (ja) * | 2013-02-01 | 2014-08-21 | Rohm Co Ltd | 定電圧源 |
| CN109116904A (zh) * | 2018-09-25 | 2019-01-01 | 聚辰半导体(上海)有限公司 | 一种偏置电路 |
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