JP2005309611A - 定電流レギュレータ回路および増幅回路 - Google Patents

Abstract

【課題】 定電流レギュレータ回路により生成された電流をバイアス電流として用いる事により、ＡＭＰのゲインがＦＥＴの閾値Ｖｔや温度変化の影響を受けることの無いＡＭＰが実現可能な定電流レギュレータ回路および増幅回路を得る。
【解決手段】 ゲート同士が接続されたソースが抵抗を介して接地された第１のＭＯＳトランジスタおよび直接接地された第２のＭＯＳトランジスタと、第１のＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌは第２のＭＯＳトランジスタのＫ倍に設定され、第２のＭＯＳトランジスタのドレインにゲートが接続されソースは接地された第３のＭＯＳトランジスタと、この第３のＭＯＳトランジスタのドレインにゲートとドレインが接続された第１乃至第３のＭＯＳトランジスタと異なる極性の第４のＭＯＳトランジスタと、この第４のＭＯＳトランジスタのゲートとゲートが接続されたカレントミラー用の複数のＭＯＳトランジスタとで定電流レギュレータ回路を構成し、この定電流レギュレータ回路で得た定電流を増幅回路に供給する。
【選択図】 図１

Description

本発明は、温度依存性の小さい定電流レギュレータ回路および低電圧で動作する増幅回路に係わり、特に、ＭＯＳＦＥＴのデバイスパラメータのばらつきの影響を受けず、抵抗の相対精度とＭＯＳＦＥＴのゲート幅Ｗとゲート長Ｌの比の相対精度だけでゲインが決まる定電流レギュレータ回路および増幅回路の改良に関する。

従来から、増幅器のゲインを決定する電流源を作り出す定電流レギュレータ回路としてはバンドギャップレファレンスを用いた温度変化の小さい電圧源と抵抗とから電流を作り出す回路が知られている。

この様な回路の１つとして、帰還用のＭＯＳトランジスタの帰還作用によりＭＯＳトランジスタのドレイン電流を設定抵抗で設定した電流値に収束するとともに、その電流値が温度の変化によって変わらないようにしたトランジスタ回路から実質的に抵抗によって決めることができる出力電流を取り出すことで、信頼性の高い電流出力回路を生成するようにした構成が特許文献１に記載されている。

図３は上記特許文献１に記載された電流出力回路を示すものであり、図３において、３は差動増幅回路であり、その正転入力端子６は電流設定抵抗Ｒを介して端子１に接続されている。端子１には正電源電圧（バイアス電源電圧）Ｖｂが入力される。差動増幅回路３の反転入力端子７はグランドＧＮＤに接続されている。また、差動増幅回路３の出力端子は帰還用のＮチャンネルＭＯＳトランジスタＭ１（以下ＮＭＯＳと記す）のゲートに接続されている。

このＮＭＯＳトランジスタＴ１のソースは温度依存の無い基準の電圧Ｖｒｅｆが供給される端子２に接続され、ドレインは差動増幅回路３の正転入力端子６に接続されている。Ｍ２はＮＭＯＳトランジスタＭ１のドレイン電流Ｉｄｓ_１と同値のドレイン電流Ｉｄｓ_２を出力する出力用のＮＭＯＳトランジスタである。このＮＭＯＳトランジスタＭ２のゲートはＮＭＯＳトランジスタＭ１のゲートに接続され、ドレインは出力端子４に、またソースは端子２に接続されて帰還用のＮＭＯＳトランジスタＭ１とカレントミラー回路を構成するＮＭＯＳトランジスタＭ２のドレインからバイアス用の出力電流Ｉｄｓ_１、Ｉｄｓ_２を出力する。出力端子４には図示しないが後述する増幅回路等の負荷回路に接続されている。

上述の出力電流の設定は実質的に抵抗Ｒによって決めることができるので、従来のようにＭＯＳトランジスタのゲートソース間電圧をも考慮しなければならないものに比べて温度依存性の無い電流出力回路（定電流レギレータ回路）および増幅回路が得られる。
特開２０００−３０５６４０号公報（図１）

上述の特許文献１に記載の電流出力回路によると差動増幅回路３とＰＭＯＳトランジスタによる負帰還回路の動作によりＮＭＯＳトランジスタＭ１からの出力電流Ｉｄｓ_１はＶｒｅｆ／Ｒとなる。ＮＭＯＳトランジスタＭ１とＭ２はカレントミラー構成であるので出力端子４にはＩｄｓ_１＝Ｉｄｓ_２の電流が得られる。この様な電流出力回路を用いて、ＦＥＴＭＯＳ構成の増幅回路（本発明中で説明する図２の増幅回路参照）の増幅用のＮＭＯＳトランジスタＱ_１３をバイアスすれば、ｇｍ_１３は次の（１）式および（２）式となり、電圧利得Ａｖは（３）式で表される。

となり、増幅回路の利得はβ_１３＝μ・Ｃｏｘ・Ｗ／Ｌ，すなわち、ＮＭＯＳトランジスタＱ_１３の移動度μと酸化膜厚Ｃｏｘとに依存してしまうので、増幅回路の利得はＦＥＴの特性によりバラつくことになるので、この電流出力回路を使ったＭＯＳＦＥＴ構成の増幅回路は電流値が一定の値となるもののゲインはＭＯＳＦＥＴの諸特性（移動度μ、酸化膜厚Ｃｏｘ、）の影響を受けバラついてしまうという課題があった。

本発明は上述の課題を解消するために成されたもので、増幅回路の利得は、ＭＯＳトランジスタのゲート長Ｌに対するゲート幅Ｗの比Ｗ／Ｌで正確に決める様にし、ＭＯＳトランジスタのサイズが変動してもＷ／Ｌの比が変わらない限り、増幅回路の利得が変動しないようにし、低電圧で駆動可能で温度依存性の無いものを得るようにしたものである。また、定電流レギレータ回路も閾値電圧を参照しないので電源電圧の依存性の無いものが得られる。

本発明の第１の定電流レギュレータ回路は、ゲート同士が接続されたソースが抵抗を介して接地された第１のＭＯＳトランジスタおよび直接接地された第２のＭＯＳトランジスタと、第１のＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌは第２のＭＯＳトランジスタのＫ倍に設定され、第２のＭＯＳトランジスタのドレインにゲートが接続されソースは接地された第３のＭＯＳトランジスタと、この第３のＭＯＳトランジスタのドレインにゲートとドレインが接続された第１乃至第３のＭＯＳトランジスタと異なる極性の第４のＭＯＳトランジスタと、この第４のＭＯＳトランジスタのゲートとゲートが接続されたカレントミラー用の複数のＭＯＳトランジスタとを有してなるものである。

本発明の第２の定電流レギュレータ回路は、ソースとゲートが電源とグランドにそれぞれ接続された第５のＭＯＳトランジスタと、この第５のＭＯＳトランジスタのドレインにゲートとソースが接続された第６のＭＯＳトランジスタと、この第６のＭＯＳトランジスタとゲート同士が接続され、ドレインがグランドに接続された第７のＭＯＳトランジスタとからなる起動回路を有し、この起動回路の第７のＭＯＳトランジスタのソースは第４のＭＯＳトランジスタのゲートと接続したものである。

本発明の増幅回路は、ゲート同士が接続されたソースが抵抗を介して接地された第１のＭＯＳトランジスタおよび直接接地された第２のＭＯＳトランジスタと、第１のＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌは第２のＭＯＳトランジスタのＫ倍に設定され、第２のＭＯＳトランジスタのドレインにゲートが接続されソースは接地された第３のＭＯＳトランジスタと、この第３のＭＯＳトランジスタのドレインにゲートとドレインが接続された第１乃至第３のＭＯＳトランジスタと異なる極性の第４のＭＯＳトランジスタと、この第４のＭＯＳトランジスタのゲートとゲートが接続されたカレントミラー用の複数のＭＯＳトランジスタとを有する定電流レギュレータ回路と、定電流レギュレータ回路から生成した電流をバイアス電流として増幅器に供給する様に成したものである。

第１および第２の本発明の定電流レギレータ回路によれば、第１のＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌは第２のＭＯＳトランジスタのパラメータのＫ倍に設定され、誤差検出用の第３のＮＭＯＳトランジスタとカレントミラー回路を構成するＮＭＯＳトランジスタＱ４、Ｑ９、Ｑ１０の定電流源により第１および第２のＮＭＯＳトランジスタＱ１、Ｑ２に同一の定電流が流れるように負帰還を掛けるようにしたので、この定電流は負帰還回路による帰還抵抗Ｒ１とβとパラメータＫとで決定されるため閾値電圧Ｖｔに依存しない一定の電流が流れる定電流レギュレータ回路を得ることが出来る。

本発明の増幅回路によれば、上記した定電流レギュレータ回路からの電流により、増幅器の利得が温度変化に依存せず、増幅器を構成するＦＥＴＭＯＳトランジスタの帰還抵抗やパラメータＷ／Ｌの相対比だけで決まるものが得られる。

以下、本発明の１形態例を図１および図２によって詳記する。図１は本発明の起動回路付の定電流レギュレータ回路図、図２は電流増幅回路である。

本発明の定電流レギュレータ回路および起動回路ＲＥＧを図１において説明する。図１において、第１のＮＭＯＳトランジスタＱ１のゲートはドレインに接続されると共にカレントミラー回路を構成する第１０のＰＭＯＳトランジスタＱ１０のドレインおよび第２のＮＭＯＳトランジスタＱ２と第８のＮＭＯＳトランジスタのゲートに接続され、第１のＮＭＯＳトランジスタＱ１のソースは抵抗Ｒ１を介して、電源Ｖ１のマイナス電位（接地電位）に接続されている。

第２のＮＭＯＳトランジスタのソースは電源Ｖ１のマイナス電位に接続されると共にドレインはカレントミラー回路を構成する第９のＰＭＯＳトランジスタＱ９のドレインおよび第３のＮＭＯＳトランジスタＱ３のゲートに接続されている。

第３のＮＭＯＳトランジスタＱ３のゲートと第２のＮＭＯＳトランジスタのドレインとの接続点と、第３のＮＭＯＳトランジスタＱ３のドレイン間に抵抗Ｒ２とコンデンサＣ１の直列回路が接続され、第３のＮＭＯＳトランジスタＱ３のドレインはカレントミラー回路を構成する第４のＰＭＯＳトランジスタＱ４のドレインおよび第７のＰＭＯＳトランジスタＱ７ソースに接続され、第３のＮＭＯＳトランジスタＱ３のソースは電源Ｖ１のマイナス電位に接続されている。

カレントミラー回路を構成する第４のＰＭＯＳトランジスタＱ４と第９乃至第１１のＰＭＯＳトランジスタＱ９〜Ｑ１１のゲートは共通に第４のＰＭＯＳトランジスタＱ４のドレインに接続され、これら、カレントミラー回路を構成する各ＰＭＯＳトランジスタＱ４、Ｑ９、Ｑ１０、Ｑ１１のソースは電源Ｖ１のプラス電位に接続されている。第１１のＰＭＯＳトランジスタＱ１１のドレインから出力端子Ｔ１を介して図２に示す増幅回路へ一定電流が出力される。

第７のＰＭＯＳトランジスタＱ７のドレインは電源Ｖ１のマイナス電位に接続され、ゲートは第６のＰＭＯＳトランジスタＱ６のゲートとソースおよび第５のＰＭＯＳトランジスタＱ５と第８のＮＭＯＳトランジスタＱ８のドレインに夫々接続され、第８のＮＭＯＳトランジスタＱ８のソースは電源Ｖ１のマイナス電位に接続され、第５のＰＭＯＳトランジスタＱ５のソースは電源Ｖ１のプラス電位に接続されている。また第６のＰＭＯＳトランジスタＱ６のソースは電源Ｖ１のマイナス電位に接続され、第５のＰＭＯＳトランジスタＱ５のゲートは第６のＰＭＯＳトランジスタＱ６のドレインに接続されている。なお、第５のＰＭＯＳトランジスタＱ５は単なる抵抗でもよい。

上述の回路配置において、第１のＮＭＯＳトランジスタＱ１のゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌは第２のＮＭＯＳトランジスタＱ２のＫ倍のパラメータを有し、第３のＮＭＯＳトランジスタＱ３のドレイントゲート間に接続した抵抗Ｒ２とコンデンサＣ１の直列回路とで誤差アンプを構成し、第４のＰＭＯＳトランジスタＱ４と第９乃至第１１のＰＭＯＳトランジスタＱ９〜Ｑ１１によってカレントミラー回路を構成する、また、第５乃至第７のＰＭＯＳトランジスタＱ５、Ｑ６、Ｑ７と第８のＮＭＯＳトランジスタＱ８によって、起動回路を構成し、検出用誤差アンプを形成する第３のＮＭＯＳトランジスタＱ３とカレントミラー回路を構成する第４のＰＭＯＳトランジスタＱ４と第９乃至第１１のＰＭＯＳトランジスタＱ９〜Ｑ１１とで構成される定電流源により第１のＮＭＯＳトランジスタＱ１と第２のＮＭＯＳトランジスタＱ２には同一の電流が流れるように負帰還がかかる。この電流はこの負帰還回路中の負帰還抵抗Ｒ１と後述するβと上述のパラメータＫとで決定されるため、閾値Ｖｔに依存しない一定の電流が流れる電流レギュレータ回路を得ることができる。

つぎに、図２を用いて、本発明に適用される電流増幅回路の構成を説明する。この電流増幅回路ＡＭＰの構成は一般に用いられているものである。図２において、入力端子Ｔ２に定電流が供給され第１２のＮＭＯＳトランジスタＱ１２のドレインとゲートは接続され、入力端子Ｔ２はゲートに接続されている。第１２のＮＭＯＳトランジスタＱ１２のソースは電源Ｖ１のマイナス電位に接続されている。ゲートとマイナス電位間には第２のコンデンサＣ２が接続されると共に第３の抵抗Ｒ３を介して信号入力端子Ｔ３およびアンプ用の第１３のＮＭＯＳトランジスタＱ１３のゲートに接続され、第１３のＮＭＯＳトランジスタＱ１３のドレインは信号出力端子Ｔ４のおよび抵抗Ｒ４に接続され、ソースおよび抵抗Ｒ４の他端にバッテリなどの電源電圧Ｖ１が供給される構成と成されている。

一般に、携帯電話等のような電池で動作する無線通信用の高周波ＩＣには、通信時間を長時間化するために、少ない消費電力で動作する事が求められているが、上述の定電流レギュレータ回路を高周波ＩＣ内の増幅回路に用いることで低電源電圧動作し、低消費電力化が可能となる。

図１において、第１のＮＭＯＳトランジスタＱ１のβは第２のＮＭＯＳトランジスタＱ２のβとは異なり、誤差検出用ＮＭＯＳトランジスタＱ３とカレントミラー回路のＰＭＯＳトランジスタＱ４、Ｑ９、Ｑ１０ とで構成される電流源により第１のＮＭＯＳトランジスタＱ１と第２のＮＭＯＳトランジスタＱ２には同一の電流が流れるように負帰還がかかる。この電流はこの負帰還回路によりR1とβとＫとで決定されるため、閾値Ｖｔに依存しない一定の電流が流れる定電流レギュレータ回路が実現できる。即ち、電源電圧に依存せずに増幅回路のゲインの温度変動を補償する定電流を得るよう成すことで、増幅回路のゲインは抵抗とＭＯＳトランジスタのパラメータＫの比だけで決まり、温度補償精度を高く維持したまま自由なゲイン設定ができるものが得られることになる。以下この動作を説明する。

ＭＯＳＦＥＴの静特性は一般に下記（４）式で表される。

ここで、一般のＭＯＳＦＥＴの諸特性において、Ｉｄｓはドレイン電流、μは移動度、Ｃｏｘは酸化膜厚、Ｗはゲート幅、Ｌはゲート長、Ｖｇｓはゲートソース間電圧、Ｖｔは閾値である。

ここで、βを下記のように定義すると、Ｉｄｓは次の（５）式および（６）式のようになる。

よってＶｇｓは（７）式で表すことができる。

今、図１において、第１のＮＭＯＳトランジスタＱ１のゲートソース間電圧をＶｇｓ１、第２のＮＭＯＳトランジスタＱ２のゲートソース間電圧をＶｓｇ_２とし、第９、第１０のＰＭＯＳトランジスタＱ９、Ｑ１０の カレントミラー回路により、第１および第２のＮＭＯＳトランジスタＱ１、Ｑ２ には同一の定電流Ｉｄｓ＝Ｉｄｓ_１＝Ｉｄｓ_２が流れて（８）式を得る。

この（８）式に（７）式を代入すると、第１のＮＭＯＳトランジスタＱ１のβ１は第２のＮＭＯＳトランジスタのβ２のＫ倍であるのでβ１＝Ｋβ２の関係にあるので、（９）式がえられる。

Idsについて本式を解くと下記の（１０）式が得られる。

この、（１０）式によれば、第１および第２のＮＭＯＳトランジスタＱ１、Ｑ２に流れる同一値のＩｄｓは閾値Ｖｔに依存せず抵抗R1、β2、パラメータＫで決定されることが解る。

次に、図２に示すＮＭＯＳＦＥＴを使った増幅回路ＡＭＰのｇｍについて式を展開し、このＡＭＰに流すバイアス用の定電流を図１で示した電流レギュレータ回路より得た時には、図２で示すＡＭＰのゲインの温度変化が無くＦＥＴや抵抗のパラメータの相対比で決まるようになることを以下に説明する。

図２で示すＡＭＰに用いられる第１３のＮＭＯＳトランジスタＱ１３の静特性は上記（４）式をベースにＩｄｓ_１３に適用すると（１１）式を得る。

（１１）式をＶｇｓで微分してｇｍを求めると下記の（１２）式を得る。

静特性の（１１）式を（１２）式に代入してｇｍをＩｄｓで表すように式を変形すると（１３）式を得る。

図２に示すＡＭＰの入力端子Ｔ２に電流レギュレータの出力端子Ｔ１からのバイアス用の定電流を供給するとＩｄｓは（１４）式で決定される。

第１３のＮＭＯＳＱ１３のｇｍは（１５）式で表される。

この（１５）式を更に変形すると（１６）式が得られる。

ＡＭＰの電圧ゲインＡｖはｇｍと負荷抵抗Ｒ４との積で求められるので、電圧ゲインＡｖは下記の（１７）式で与えられる。

上述の（１７）式に示すように、本発明のＡＭＰのゲインはＫ、 Ｒ比、β比、等で決定されるので閾値Ｖｔ、移動度μ、酸化膜厚Ｃｏｘといったデバイスのばらついてしまうパラメータに依存すること無く、相対精度のみで決まるようになる。

本発明によれば、定電流レギュレータ回路により生成された電流をバイアス電流として用いる事により、ＡＭＰのゲインがＦＥＴの閾値Ｖｔや温度変化の影響を受けることの無いＡＭＰが実現できる。

以上、上述したとおり、本発明によれば、低電圧（１．０ｖ程度）で動作するＡＭＰが実現できるようになり、かつ、ＦＥＴの閾値Ｖｔや移動度μ、酸化膜圧Ｃｏｘ等のデバイスパラメータのばらつきの影響を受けず、抵抗の相対精度とＦＥＴのＷ／Ｌの相対精度だけでゲインが決まり、温度依存性の小さいＡＭＰが得られる。

上述の定電流レギュレータ回路では各回路構成をＮＭＯＳトランジスタおよびＰＭＯＳトランジスタで構成させたがＮＭＯＳトランジスタをＰＭＯＳトランジスタに、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに置き換えて回路設計することもできる。

本発明の定電流レギュレータ回路の１形態例を示す回路図である。 本発明の増幅回路の１形態例を示す回路図である。 従来の定電流レギュレータ回路の１形態例を示す回路図である。

符号の説明

Ｑ１、Ｑ２、Ｑ３、Ｑ８、Ｑ１２、Ｑ１３・・ＮＭＯＳトランジスタ、 Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８、Ｑ９、Ｑ１０、Ｑ１１・・ＰＭＯＳトランジスタ、ＲＥＧ・・定電流レギュレータ回路、ＡＭＰ・・増幅回路

Claims (5)

1. ゲート同士が接続されたソースが抵抗を介して接地された第１のＭＯＳトランジスタおよび直接接地された第２のＭＯＳトランジスタと、
   上記第１のＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌは上記第２のＭＯＳトランジスタのＫ倍に設定され、
   上記第２のＭＯＳトランジスタのドレインにゲートが接続されソースは接地された第３のＭＯＳトランジスタと、
   上記第３のＭＯＳトランジスタのドレインにゲートとドレインが接続された上記第１乃至第３のＭＯＳトランジスタと異なる極性の第４のＭＯＳトランジスタと、
   上記第４のＭＯＳトランジスタのゲートとゲートが接続されたカレントミラー用の複数のＭＯＳトランジスタとを有することを特徴とする定電流レギュレータ回路。
2. ソースとゲートが電源とグランドにそれぞれ接続された第５のＭＯＳトランジスタと、
   上記第５のＭＯＳトランジスタのドレインにゲートとソースが接続された第６のＭＯＳトランジスタと、
   上記第６のＭＯＳトランジスタとゲート同士が接続され、ドレインがグランドに接続された第７のＭＯＳトランジスタとからなる起動回路を有し、
   上記起動回路の上記第７のＭＯＳトランジスタのソースは前記第４のＭＯＳトランジスタのゲートと接続したことを特徴とする請求項１記載の定電流レギレータ回路。
3. 前記第６および第７のＭＯＳトランジスタのゲートがドレインに接続され、ソースがグランドに接続された該第６および第７のＭＯＳトランジスタとは異なる極性の第８のＭＯＳトランジスタとを有し、
   上記第８のＭＯＳトランジスタのゲートは前記第１および第２のＭＯＳトランジスタのゲートと接続され、上記定電流レギュレータ回路の動作時に該第８のＭＯＳトランジスタによりオフとする様に成したことを特徴とする請求項２記載の定電流レギュレータ回路。
4. 上記第１乃至第１１のＭＯＳトランジスタがＰｃｈ、ＮｃｈのＭＯＳＦＥＴであることを特徴とする請求項１乃至請求項４のいずれか１項記載の定電流レギュレータ回路。
5. ゲート同士が接続されたソースが抵抗を介して接地された第１のＭＯＳトランジスタおよび直接接地された第２のＭＯＳトランジスタと、
   上記第１のＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌは上記第２のＭＯＳトランジスタのＫ倍に設定され、
   上記第２のＭＯＳトランジスタのドレインにゲートが接続されソースは接地された第３のＭＯＳトランジスタと、
   上記第３のＭＯＳトランジスタのドレインにゲートとドレインが接続された上記第１乃至第３のＭＯＳトランジスタと異なる極性の第４のＭＯＳトランジスタと、
   上記第４のＭＯＳトランジスタのゲートとゲートが接続されたカレントミラー用の複数のＭＯＳトランジスタとを有する定電流レギュレータ回路と、
   上記定電流レギュレータ回路から生成した電流をバイアス電流として増幅器に供給する様に成したこと特徴とする増幅回路。

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