CN102692946B - 电流基准电路 - Google Patents

Abstract

本发明涉及CMOS技术，公开了一种电流基准电路。本发明中，电流基准电路没有使用运放，用较少的器件产生了电流基准，电路结构简单，面积和功耗都比较小，而且在低频和高频下都具有较高的电源抑制比性能。将电源通过预调整电压产生电路后产生的预置电压输出给电流基准电路，可以为电流基准电路提供稳定的电源，能够进一步提高电流基准电路的电源抑制比性能。电流基准电路的启动电路，可以克服预调整电压产生电路中零电流简并点的存在，保证上电电路正常工作。

Description

电流基准电路

技术领域

本发明涉及互补型金属氧化物半导体（Complementary Metal-OxideSemiconductor，简称“CMOS”）技术，特别涉及电流基准电路。

背景技术

现有技术一：

现有技术中，与温度无关的电流基准最传统的一种实现方法如图1所示，就是先产生一个预温度无关的基准电压VBG，然后用一个运放、一个NMOS晶体管和电阻R把基准电压VBG转换为基准电流Iout，就是利用负反馈使得电阻上的电压为基准电压，这样NMOS的输出电流就和电阻上的电流保持一致，在不考虑电阻温度系数情况下是一个接近与温度无关的电流基准。该方法在产生基准电压电路的基础上又增加了一个运放，增加了芯片的面积和功耗，电源抑制比（Power Supply Rejection Ratio，简称“PSRR”）依赖于基准电压的PSRR性能。

PSRR：把电源的输入与输出看作独立的信号源，输入与输出的纹波比值即是PSRR，通常用对数形式表示，单位是dB。

现有技术二：

现有技术中，还有一种新的电流基准电路，如图2所示，它是利用△V_BE正温度系数产生PTAT（与绝对温度成正比）电流，然后利用V_BE的负温度系数产生CTAT（与绝对温度成反比）电流，最后把这I_PTAT和I_CTAT夹在一起形成与温度无关的基准电流，从图2中可知，该电路包含两个反馈控制的运放和五个电流支路，大大增加了电路的面积和功耗，同时要想提高电路高频PSRR，需要运放有较高的带宽，会进一步增加电路的功耗。

现有技术三：

现有技术中，还有另外一种电流基准电路，如图3所示，该电路只需要一个运放和三个支路电流就可以产生基准电流，相比现有技术二电路简化了一些，但还是避免不了要想在高频下具有比较好的PSRR，运放需要高的带宽和增益，这样电路的功耗和面积就比较大，同时运放的失调电压都会影响基准电流的精度。

现有技术四：

为了提高电压基准的PSRR，产生基准电压的电路的电源是由被调整的稳定的电源电压提供，这个电路产生的基准电流如图4所示。为了得到高PSRR的基准电流，也需要运放具有高的增益和带宽，这样整个电路的功耗和面积都比较大。

本发明的发明人发现，以上四种方法都需要一个或两个运放，为了提高电路的PSRR，都不同程度的增加了电路的复杂度，大大增加了芯片的面积和功耗。

因此，需要一种电路结构简单，又具有高PSRR，低温度系数，面积和功耗较小的基准电流电路，同时，该电路也适用于低电源电压。

发明内容

本发明的目的在于提供一种电流基准电路，电路结构简单，面积和功耗都比较小，而且在低频和高频下都具有较高的电源抑制比性能。

为解决上述技术问题，本发明的实施方式公开了一种电流基准电路，包括：金属氧化半导体MOS管M2、M3、M4、M9、M10、M11、M12、M16和M17，双极晶体管Q1、Q2和Q3，电阻R1、R2和R3，电容C1；

M2、M3、M4、M16和M17是同一类型的MOS管，M9、M10、M11和M12是同一类型的MOS管；

M9、M10、M11和M12的栅极连接在一起；

M9源漏极中的一极与预置电压连接，另一极与M2源漏极中的一极连接，M2源漏极中的另一极与Q3的发射极连接，M2的栅极通过电容C1接地，Q3的基极与集电极接地；

M9的栅极与M9源漏极中非接预置电压的一极连接；

M10源漏极中的一极与预置电压连接，另一极与M3源漏极中的一极连接，M3源漏极中的另一极与Q1的发射极连接，M3的栅极与M4的栅极连接，Q1的基极与集电极接地，电阻R3连接在Q1的发射极与集电极之间；

M2的栅极与M10源漏极中非接预置电压的一极连接；

M11源漏极中的一极与预置电压连接，另一极与M4源漏极中的一极连接，M4源漏极中的另一极通过电阻R1与Q2的发射极连接，Q2的基极与集电极接地，Q2的发射极通过电阻R1和R2接地；

M4的栅极与M11源漏极中非接预置电压的一极连接；

M12源漏极中的一极与预置电压连接，另一极与M16源漏极中的一极连接，M16源漏极中的另一极接地，M16的栅极与M12源漏极中非接预置电压的一极连接；

M17的栅极与M16的栅极连接，M17源漏极中的一极接输出端口，另一极接地。

本发明实施方式与现有技术相比，主要区别及其效果在于：

本电流基准电路没有使用运放，用较少的器件产生了电流基准，电路结构简单，面积和功耗都比较小，而且在低频和高频下都具有较高的电源抑制比性能。

进一步地，将电源通过预调整电压产生电路后产生的预置电压输出给电流基准电路，可以为电流基准电路提供稳定的电源，能够进一步提高电流基准电路的电源抑制比性能。

进一步地，由M32、M33、M34、M35、M36、M37、M38、M39和Q5组成电流基准电路的启动电路，可以克服预调整电压产生电路中零电流简并点的存在，保证上电电路正常工作。

附图说明

图1是现有技术一的电路结构图；

图2是现有技术二的电路结构图；

图3是现有技术三的电路结构图；

图4是现有技术四的电路结构图；

图5是本发明第一实施方式中一种电流基准电路的结构示意图；

图6是本发明第二实施方式中一种电流基准电路的结构示意图；

图7是本发明第三实施方式中一种电流基准电路的结构示意图；

图8是本发明第四实施方式中一种电流基准电路的结构示意图；

图9是本发明第五实施方式中一种电流基准电路的结构示意图；

图10是本发明电流基准的PSRR曲线；

图11是本发明电流基准的温度曲线；

图12是本发明电流基准的电源电压曲线。

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。

本发明第一实施方式涉及一种电流基准电路。图5是该电流基准电路的结构示意图。该电流基准电路包括：金属氧化半导体MOS管M2、M3、M4、M9、M10、M11、M12、M16和M17，双极晶体管Q1、Q2和Q3，电阻R1、R2和R3，电容C1。

M2、M3、M4、M16和M17是同一类型的MOS管，M9、M10、M11和M12是同一类型的MOS管。

M9、M10、M11和M12的栅极连接在一起。

M9源漏极中的一极与预置电压连接，另一极与M2源漏极中的一极连接，M2源漏极中的另一极与Q3的发射极连接，M2的栅极通过电容C1接地，Q3的基极与集电极接地。

M9的栅极与M9源漏极中非接预置电压的一极连接。

这里，预置电压可以是未调整的电源，也可以是经过预调整的电压。

M10源漏极中的一极与预置电压连接，另一极与M3源漏极中的一极连接，M3源漏极中的另一极与Q1的发射极连接，M3的栅极与M4的栅极连接，Q1的基极与集电极接地，电阻R3连接在Q1的发射极与集电极之间。

M2的栅极与M10源漏极中非接预置电压的一极连接。

M11源漏极中的一极与预置电压连接，另一极与M4源漏极中的一极连接，M4源漏极中的另一极通过电阻R1与Q2的发射极连接，Q2的基极与集电极接地，Q2的发射极通过电阻R1和R2接地。

M4的栅极与M11源漏极中非接预置电压的一极连接。

M12源漏极中的一极与预置电压连接，另一极与M16源漏极中的一极连接，M16源漏极中的另一极接地，M16的栅极与M12源漏极中非接预置电压的一极连接。

M17的栅极与M16的栅极连接，M17源漏极中的一极接输出端口，另一极接地。

本电流基准电路没有使用运放，用较少的器件产生了电流基准，电路结构简单，面积和功耗都比较小，而且在低频和高频下都具有较高的电源抑制比性能。

作为一种优选的实施方式，这里，M2、M3、M4、M16和M17为N型金属氧化物半导体NMOS管，M9、M10、M11和M12为P型金属氧化物半导体PMOS管。

具体地说，如图5所示，PMOS管M9、M10、M11和M12的栅极连接在一起，并且，M9、M10、M11和M12的源极也都与预置电压VREG连接。

M9的栅极与M2的漏极连接在一起，M2的源极与Q3的发射极连接，Q3的基极与集电极接地，M2的栅极通过电容C1接地，M2的栅极与M3的漏极连接。

M2的漏极电压为VA，M2的栅极电压为VC。

M10的漏极与M3的漏极连接，M3的源极与Q1的发射极连接，Q1的基极与集电极接地，电阻R3连接在Q1的发射极与集电极之间。

M3的源极电压为VD。

M11的漏极与M4的漏极连接，M4的栅极与M4的漏极连接，M4的源极通过电阻R1与Q2的发射极连接，Q2的基极与集电极接地，Q2的发射极通过电阻R1和R2接地。

M4的漏极电压为VB，M4的源极电压为VE，Q2的发射极电压为VF。

M12的漏极与M16的漏极连接，M16的栅极与M16的漏极连接，M16的源极接地。

M16的栅极电压为VX。

M17的栅极与M16的栅极连接，M17的漏极接输出端口Iout，M17的源极接地。

此外，可以理解，这只是本发明的一种优选的实施方式，并不局限于这一种情况，例如，在本发明的其它某些实施方式中，M2、M3、M4、M16和M17也可以为PMOS，M9、M10、M11和M12也可以为NMOS，等等。

本发明第二实施方式涉及一种电流基准电路。图6是该电流基准电路的结构示意图。

第二实施方式在第一实施方式的基础上进行了改进，主要改进之处在于：

具体地说，如图6所示：

还包括：NMOS管M1，PMOS管M5、M6、M7、M8和M 15，双极晶体管Q4。

M5、M6、M7、M8和M15的栅极连接在一起。

M15的源极与预置电压连接，M15的漏极与M1的漏极连接，M15的栅极与M15的漏极连接，M1的源极与Q4的发射极连接，M1的栅极与M3的栅极连接，Q4的基极与集电极接地。

M1的漏极电压为VM。

M5的源极与M9的漏极连接，M9的漏极与M2的漏极连接，M9的栅极与M5的漏极连接。

M6的源极与M10的漏极连接，M6的漏极与M3的漏极连接。

M2的栅极与M3的漏极连接。

M7的源极与M11的漏极连接，M7的漏极与M4的漏极连接。

M4的栅极与M4的漏极连接。

M8的源极与M12的漏极连接，M8的漏极与M16的漏极连接。

M16的栅极与M 16的漏极连接。

此外，可以理解，M1、M5、M6、M7、M8、M15和Q4的加入，能进一步提高电流基准电路的电源抑制比性能。

进一步地，还包括：PMOS管M13和M14。

M13、M14和M15的栅极连接在一起，M13的源极与预置电压连接，M13的漏极与M14的源极连接，M14的漏极与M15的源极连接。

此外，可以理解，M13、M14和M15串接在一起，这只是本发明的一种优选的实施方式，在本发明的其它某些实施方式中，还可以有更多种实现方式，例如，可以是只有一个管子，也可以可以是两个管子串接、也可以是四个、五个或者更多个管子串接，等等。

本发明第三实施方式涉及一种电流基准电路。图7是该电流基准电路的结构示意图。

第三实施方式在第二实施方式的基础上进行了改进，主要改进之处在于：

具体地说，如图7所示：

还包括：PMOS管M20、M21、M23、M24、M25和M31，NMOS管M18、M19、M22、M26、M27、M28和M40，电阻R4，电容C2。

M20的源极与未调整电源VDD连接，M20的栅极与M21的栅极连接，M20的漏极与M18的漏极连接，M20的漏极与M9的源极连接，M18的栅极与M25的漏极连接，M18的源极接地，M18的栅极通过R4和C2与M18的漏极连接。

M18的栅极电压为V1。

M23的源极与M20的漏极连接，M23的栅极与M23的漏极连接，M23的漏极与M24的源极连接，M24的栅极与M25的栅极连接，M24的漏极与M25的源极连接，M25的栅极接地，M25的漏极与M22的漏极连接，M22的栅极与M16的栅极连接，M22的源极接地。

M21的源极与电源连接，M21的漏极与M26的漏极连接，M21的栅极与M21的漏极连接，M26的栅极与M27的漏极连接，M26的源极接地。

M19的漏极与M26的漏极连接，M19的栅极与M16的栅极连接，M19的源极接地。

M31的源极与电源连接，M31的漏极与M28的漏极连接，M31的栅极与M28的栅极连接，M28的源极接地。

M40的栅极与M28的漏极连接，M40的源极与M40的漏极接地。

M27的漏极与M28的漏极连接，M27的栅极与M16的栅极连接，M27的源极接地。

进一步地，还包括：PMOS管M29和M30。

M29、M30和M31的栅极连接在一起，M29的源极电源连接，M29的漏极与M30的源极连接，M30的漏极与M31的源极连接。

同样地，M29、M30和M31串接在一起，这只是本发明的一种优选的实施方式，在本发明的其它某些实施方式中，还可以有更多种实现方式，例如，可以是只有一个管子，也可以可以是两个管子串接、也可以是四个、五个或者更多个管子串接，等等。

M20的漏极电压即为提供给电流基准电路的预置电压VREG。因此，图7也是预置电压VREG的产生电路。

将未调整的电源VDD通过预调整电压产生电路后产生的预置电压VREG输出给电流基准电路，可以为电流基准电路提供稳定的电源，能够进一步提高电流基准电路的电源抑制比性能。

本发明第四实施方式涉及一种电流基准电路。图8是该电流基准电路的结构示意图。

第四实施方式在第三实施方式的基础上进行了改进，主要改进之处在于：

具体地说，如图8所示：

还包括：PMOS管M38，NMOS管M32、M33、M34、M35和M39，双极晶体管Q5。

M38的源极与电源连接，M38的栅极与M32的栅极连接，M32的栅极与M28的栅极连接，M38的漏极与M32的漏极连接，M32的源极接地。

M39、M34和M35的栅极连接在一起。

M39的栅极与M32的漏极连接，M39的源极与M39的漏极接地。

M39的栅极电压为VS。

M33的栅极与M1的栅极连接，M33的漏极与M39的栅极连接，M33的源极与Q5的发射极连接，Q5的基极与集电极接地。

M34的源极与Q5的发射极连接，M34的漏极与M 15的漏极连接。

M35的漏极与M5的漏极连接，M35的源极与M34的源极连接。

进一步地，还包括：PMOS管M36和M37。

M36、M37和M38的栅极连接在一起，M36的源极与电源连接，M36的漏极与M37的源极连接，M37的漏极与M38的源极连接。

同样地，M36、M37和M38串接在一起，这只是本发明的一种优选的实施方式，在本发明的其它某些实施方式中，还可以有更多种实现方式，例如，可以是只有一个管子，也可以可以是两个管子串接、也可以是四个、五个或者更多个管子串接，等等。

图7所示的电路，即预置电压VREG的产生电路由于也有零电流简并点的存在，因此，为了保证上电电路正常工作，需要一个启动电路，图8所示的电路即为该启动电路。

由M32、M33、M34、M35、M36、M37、M38、M39和Q5组成电流基准电路的启动电路，可以克服预调整电压产生电路中零电流简并点的存在，保证上电电路正常工作。

本发明第五实施方式涉及一种电流基准电路。图9是该电流基准电路的结构示意图。

第五实施方式在第四实施方式的基础上进行了改进，主要改进之处在于：

具体地说，如图9所示：

还包括：反相器INV，电流基准电路的工作使能信号EN通过该反相器INV产生稳定的控制信号ENB，ENB与M32的栅极连接。

信号ENB连接M32、M36、M37和M38构成的反相器，反相器的输出为VS。

综上所述，作为一种优选的实施方式，本发明电流基准电路在图6、图7和图8所示的电路组合起来使用时，能实现最优的性能。该电路基准电路在相对较宽的频率范围内提供高PSRR的电流，抑制芯片其它部分高速模拟电路和数字电路的噪声。该电路工作于内部预调整电压VREG下，以进一步提高基准电路的PSRR。该电路的核心部分包含两个反馈环路，一个是由M2、M5、M9、M10和M6组成的正反馈环路，另一个是由M2、M5、M9、M11、M7和M3构成的负反馈环路，很显然，负反馈环路的增益大于正反馈环路增益，整个电路体现为负反馈。基本原理是VREG升高时，VA电压升高，经过M11共源级放大，VB电压降低，VB再经过M3共源级放大，VC电压升高，VC再经过M2共源级放大，VA电压降低，形成了一个VA->VB->VC->VA的负反馈环路，所以整个系统的PSRR较高，输出基准电流随电源电压的变化较小。该电路的基准电流如下：

整个负反馈环路使得VD=VE=V_be，则有：

$I_{M4}=I_{R_2}+I_{R_1}=\frac{\mathrm{VE}}{R_2}+\frac{\mathrm{VE}-\mathrm{VF}}{R_1}=\frac{V_{\mathrm{be}}}{R_2}+\frac{\mathrm{\Δ}{V}_{\mathrm{be}}}{R_1}=\frac{V_{\mathrm{be}}+\frac{R_2}{R_1}\mathrm{\Δ}{V}_{\mathrm{be}}}{R_2}=\frac{V_{\mathrm{bg}}}{R_2}$

Iout＝I_M16＝I_M4

上式中，V_be为Q1的基极-发射极PN结电压，V_bg为带隙基准电压，ΔV_be为Q1和Q2的PN结电压差。

从上式可知，只要设置合适的R2与R1的比例使得V_be的负温度系数和ΔV_be的正温度系数相等，在选择最小温度系数的电阻R2的前提下，就可以得到接近零温度系数的电流基准。

从上式可知，要提高电流基准的PSRR，就是要提高V_bg对电源的抑制能力，也就是提高VE（VD）对电源的抑制能力，这样就需要整个负反馈环路增益足够大。由于上面电路负反馈环路增益主要贡献是M3、M6和M10构成的共源放大器，其它两级放大都是二级管负载的共源放大器，增益较低，所以整个环路的增益较低，所以PSRR的性能一般，为了进一步提高电流基准的PSRR性能，让该电路工作于内部预调整电压VREG下来改善PSRR的性能，VREG电压的产生原理如下，电源VDD的变化经过M20传到VREG，VREG先是经过由M23和M24、M25、M22构成的共栅极放大产生V1，V1再经过M18和M20构成的共源反向放大到VREG，整个环路是一个负反馈，所以VREG的电压会维持一个稳定的值，降低了电源的波动对VREG的影响。整个环路增益如下：

i_m18＝V₁*g_m18

i_m18＝(i_m23-i_m22)*r_ds22*g_m18

i_m23＝g_m23*V_reg

$i_{m22}=V_{\mathrm{reg}}\frac{1/g_{m16}}{g_{m8}{r_{\mathrm{ds}8}}^2+1/g_{m16}}{g}_{m4}$

$\mathrm{loop}\_\mathrm{gain}=\frac{i_{m18}(r_{\mathrm{ds}20}//r_{\mathrm{ds}18})}{V_{\mathrm{reg}}}$

$i_{m18}=(g_{m23}*V_{\mathrm{reg}}-V_{\mathrm{reg}}\frac{1/g_{m16}}{g_{m8}{r_{\mathrm{ds}8}}^2+1/g_{m16}}{g}_{m22})*r_{\mathrm{ds}22}*g_{m18}$

$\mathrm{loop}\_\mathrm{gain}=\frac{i_{m18}(r_{\mathrm{ds}20}//r_{\mathrm{ds}18})}{V_{\mathrm{reg}}}$

$\mathrm{loop}\_\mathrm{gain}=(g_{m23}-\frac{1/g_{m16}}{g_{m8}{r_{\mathrm{ds}8}}^2+1/g_{m16}}{g}_{m22})*r_{\mathrm{ds}22}*g_{m18}(r_{\mathrm{ds}20}//r_{\mathrm{ds}18})$

由于 $\frac{1/g_{m16}}{g_{m8}{r_{\mathrm{ds}8}}^2+1/g_{m16}}<<1$

loop_gain＝g_m23*r_ds22*g_m18(r_ds20//r_ds18)

上述公式中，各个符号表示的意思如下：

V_reg：预调整电压VREG的小的电压波动值；

V₁：V1节点电压因VREG的小的波动V_reg引起的电压变化值；

i_m18：M18漏电流的变化值（因VREG的变化）；

i_m22：M22漏电流的变化值（因VREG的变化）；

i_m23：M23漏电流的变化值（因VREG的变化）；

g_m4：M4的跨导；

g_m18：M18的跨导；

g_m16：M16的跨导；

g_m8：M8的跨导；

g_m22：M22的跨导；

g_m23：M23的跨导；

r_ds8：M8的漏源阻抗；

r_ds18：M18的漏源阻抗；

r_ds20：M20的漏源阻抗；

r_ds22：M22的漏源阻抗；

loop_gain：环路增益；

从上式可知，可以提高g_m23和g_m18增加环路增益。高的环路增益可以使VREG电压更加恒定，从而提高了电路的PSRR性能。如图10所示，可以看到该电路在低频和高频下电流基准的PSRR性能都比较高。在DC（直流）情况下，PSRR：130dB；在1KHz，PSRR：93dB；1MHz，PSRR：63dB。

在图11中，显示了本发明电流基准的随温度变化的曲线，在-40度到120度的变化范围内，基准电流只变化了约0.3uA.

在图12中，显示了本发明电流基准的随电源电压变化的曲线，本电路电源电压可以低至2.2V左右。

虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (9)

1.一种电流基准电路，其特征在于，包括：金属氧化半导体MOS管M2、M3、M4、M9、M10、M11、M12、M16和M17，双极晶体管Q1、Q2和Q3，电阻R1、R2和R3，电容C1；

M2、M3、M4、M16和M17是第一类型的MOS管，M9、M10、M11和M12是第二类型的MOS管，其中第一类型的MOS管与第二类型的MOS管是不同类型的MOS管；

M9、M10、M11和M12的栅极连接在一起；

M9源漏极中的一极与预置电压连接，另一极与M2源漏极中的一极连接，M2源漏极中的另一极与Q3的发射极连接，M2的栅极通过电容C1接地，Q3的基极与集电极接地；

M9的栅极与M9源漏极中非接预置电压的一极连接；

M10源漏极中的一极与预置电压连接，另一极与M3源漏极中的一极连接，M3源漏极中的另一极与Q1的发射极连接，M3的栅极与M4的栅极连接，Q1的基极与集电极接地，电阻R3连接在Q1的发射极与集电极之间；

M2的栅极与M10源漏极中非接预置电压的一极连接；

M11源漏极中的一极与预置电压连接，另一极与M4源漏极中的一极连接，M4源漏极中的另一极通过电阻R1与Q2的发射极连接，Q2的基极与集电极接地，Q2的发射极通过电阻R1和R2接地；

M4的栅极与M11源漏极中非接预置电压的一极连接；

M12源漏极中的一极与预置电压连接，另一极与M16源漏极中的一极连接，M16源漏极中的另一极接地，M16的栅极与M12源漏极中非接预置电压的一极连接；

M17的栅极与M16的栅极连接，M17源漏极中的一极接输出端口，另一极接地。

2.根据权利要求1所述的电流基准电路，其特征在于，所述M2、M3、M4、M16和M17为N型金属氧化物半导体NMOS管，所述M9、M10、M11和M12为P型金属氧化物半导体PMOS管。

3.根据权利要求2所述的电流基准电路，其特征在于，还包括：NMOS管M1，PMOS管M5、M6、M7、M8和M15，双极晶体管Q4；

M5、M6、M7、M8和M15的栅极连接在一起；

M15的源极与预置电压连接，M15的漏极与M1的漏极连接，M15的栅极与M15的漏极连接，M1的源极与Q4的发射极连接，M1的栅极与M3的栅极连接，Q4的基极与集电极接地；

M5的源极与M9的漏极连接，M5的漏极与M2的漏极连接，M9的栅极与M5的漏极连接；

M6的源极与M10的漏极连接，M6的漏极与M3的漏极连接；

M2的栅极与M3的漏极连接；

M7的源极与M11的漏极连接，M7的漏极与M4的漏极连接；

M4的栅极与M4的漏极连接；

M8的源极与M12的漏极连接，M8的漏极与M16的漏极连接；

M16的栅极与M16的漏极连接。

4.根据权利要求3所述的电流基准电路，其特征在于，还包括：PMOS管M13和M14；

M13、M14和M15的栅极连接在一起，M13的源极与预置电压连接，M13的漏极与M14的源极连接，M14的漏极与M15的源极连接。

5.根据权利要求4所述的电流基准电路，其特征在于，还包括：PMOS管M20、M21、M23、M24、M25和M31，NMOS管M18、M19、M22、M26、M27、M28和M40，电阻R4，电容C2；

M20的源极与电源连接，M20的栅极与M21的栅极连接，M20的漏极与M18的漏极连接，M20的漏极与M9的源极连接，M18的栅极与M25的漏极连接，M18的源极接地，M18的栅极通过R4和C2与M18的漏极连接；

M23的源极与M20的漏极连接，M23的栅极与M23的漏极连接，M23的漏极与M24的源极连接，M24的栅极与M25的栅极连接，M24的漏极与M25的源极连接，M25的栅极接地，M25的漏极与M22的漏极连接，M22的栅极与M16的栅极连接，M22的源极接地；

M21的源极与电源连接，M21的漏极与M26的漏极连接，M21的栅极与M21的漏极连接，M26的栅极与M27的漏极连接，M26的源极接地；

M19的漏极与M26的漏极连接，M19的栅极与M16的栅极连接，M19的源极接地；

M31的源极与电源连接，M31的漏极与M28的漏极连接，M31的栅极与M28的栅极连接，M28的源极接地；

M40的栅极与M28的漏极连接，M40的源极与M40的漏极接地；

M27的漏极与M28的漏极连接，M27的栅极与M16的栅极连接，M27的源极接地。

6.根据权利要求5所述的电流基准电路，其特征在于，还包括：PMOS管M29和M30；

M29、M30和M31的栅极连接在一起，M29的源极电源连接，M29的漏极与M30的源极连接，M30的漏极与M31的源极连接。

7.根据权利要求1至5中任一项所述的电流基准电路，其特征在于，还包括：PMOS管M38，NMOS管M32、M33、M34、M35和M39，双极晶体管Q5；

M38的源极与电源连接，M38的栅极与M32的栅极连接，M32的栅极与M28的栅极连接，M38的漏极与M32的漏极连接，M32的源极接地；

M39、M34和M35的栅极连接在一起；

M39的栅极与M32的漏极连接，M39的源极与M39的漏极接地；

M33的栅极与M1的栅极连接，M33的漏极与M39的栅极连接，M33的源极与Q5的发射极连接，Q5的基极与集电极接地；

M34的源极与Q5的发射极连接，M34的漏极与M15的漏极连接；

M35的漏极与M5的漏极连接，M35的源极与M34的源极连接。

8.根据权利要求7所述的电流基准电路，其特征在于，还包括：PMOS管M36和M37；

M36、M37和M38的栅极连接在一起，M36的源极与电源连接，M36的漏极与M37的源极连接，M37的漏极与M38的源极连接。

9.根据权利要求8所述的电流基准电路，其特征在于，还包括：反相器，工作使能信号通过该反相器与M32的栅极连接。