CN108052151A - 一种无嵌位运放的带隙基准电压源 - Google Patents

Abstract

本发明公开了一种无嵌位运放的带隙基准电压源，包括：启动电路和带隙核心电路，其中：启动电路的输入端与带隙核心电路的输出端相连，启动电路的输出端与带隙核心电路的输入端相连，带隙核心电路的输出即为基准电压源，启动电路串接于电源电压和系统地之间，带隙核心电路串接于电源电压和系统地之间；启动电路用于为带隙核心电路提供启动电流；带隙核心电路用于产生带隙基准电源电压。本发明相比现有技术中的带隙基准电压源，具有很好的抗电源电压波动性能，本发明提供的带隙基准电压源可广泛应用于对带隙基准电压源电压工作范围要求较宽，以及对带隙基准面积要求较高的应用场合。

Description

一种无嵌位运放的带隙基准电压源

技术领域

本发明涉及半导体集成电路技术领域，特别是涉及一种无嵌位运放的带隙基准电压源。

背景技术

目前，基准电压源已作为半导体集成电路中不可缺少的基本模块，其广泛用于放大器、模数转换器、数模转换器、射频、传感器和电源管理芯片中。传统的基准电压源包括基于齐纳二极管反向击穿特性的电压基准、基于PN结正向导通特性的电压基准和带隙基准等多种实现方式，其中，由于带隙基准具有高精度、低温漂和高电源抑制比等优点，因此，得到了广泛应用。

如图1所示为现有技术中的无运放带隙基准电压源，利用两个NPN三极管Q1和Q2的基极-发射极电压VBE的差值ΔVBE来产生正温度系数的电压，利用Q3的VBE来产生负温度系数的电压，其中，两个NPN三极管Q1和Q2的发射结面积比例为1:8，MOS管M1、M2和M3的宽长比为1:1:1，其中，带隙基准电压VBG的表达式为：其中，VBE_Q3为NPN三极管Q3的基极电压，VT为NPN三极管Q3的截止电压，VEB的负温度系数约为-2mV/℃，VT的正温度系数约为+0.085mV/℃，通过选取合适的R1和R2阻值，可得到零温度系数的带隙基准电压。

但是，考虑到双极性晶体管的共基极直流电流电压方程的完整表达式，即埃伯斯-莫尔(Ebers-Moll)方程：其中，а为共基极直流短路电流放大系数；IES为临界饱和发射极电流；Q为电子电荷；VBE为基极电压和发射极电压的差值；k为波尔茨曼常数；ICS为临界饱和集电极电流；VBC为基级电压和集电极电压的差值。当电源电压变化时，两个NPN三极管Q1和Q2的VBC的差值变化较大，导致带隙基准输出电压VBG变化较大，因此，现有技术中的带隙基准无法应用于电源电压变化范围较大的场合。

发明内容

本发明的目的在于提出一种无嵌位运放的带隙基准电压源，以解决现有技术中带隙基准电压源抗电源电压变化特性较差的问题。

为达到上述目的，本发明提供了以下技术方案：

一种无嵌位运放的带隙基准电压源，包括：启动电路和带隙核心电路，其中：

所述启动电路的输入端与所述带隙核心电路的输出端相连，所述启动电路的输出端与所述带隙核心电路的输入端相连，所述带隙核心电路的输出即为基准电压源，所述启动电路串接于电源电压和系统地之间，所述带隙核心电路串接于所述电源电压和所述系统地之间；

所述启动电路用于为所述带隙核心电路提供启动电流；

所述带隙核心电路用于产生带隙基准电源电压。

优选地，所述启动电路包括：第一开关管、第二开关管、第三开关管和第一电阻，其中：

所述第一开关管的栅极作为所述启动电路的输入端与所述带隙核心电路的输出端相连；

所述第一开关管的源极与所述第二开关管的源极相连，其公共端与所述第一电阻的一端相连，所述第一电阻的另一端与所述电源电压相连；

所述第二开关管的栅极和源极相连，所述第三开关管的源极作为所述启动电路的输出端与所述带隙核心电路的输入端相连；

所述第一开关管的漏极、所述第二开关管的漏极和所述第三开关管的漏极相连，并与所述系统地相连。

优选地，所述第一开关管、所述第二开关管和所述第三开关管为NMOS管。

优选地，所述带隙核心电路包括：第四开关管、第五开关管、第六开关管、第七开关管、第八开关管、第九开关管、第十开关管、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻、第九电阻、第一开关、第二开关、第三开关、第四开关、第一NPN三极管和第二NPN三极管，其中：

所述第四开关管的漏极、所述第五开关管的漏极和所述第十开关管的源极与所述电源电压相连，所述第四开关管的栅极与所述第五开关管的栅极相连；

所述第四开关管的源极与所述第六开关的漏极相连，所述第六开关管的栅极与所述第七开关管的栅极相连，所述第六开关管的源极与所述第四开关管的栅极相连，所述第五开关的源极与所述第七开关管的漏极相连；

所述第六开关管的源极与所述第二电阻的一端相连，所述第二电阻的另一端与所述第六开关管的栅极相连，所述第二电阻的另一端与所述第八开关管的源极相连，其公共端作为所述带隙核心电路的输入端与所述启动电路的输出端相连；

所述第八开关管的漏极与所述第一NPN三极管的集电极相连，所述第八开关管的栅极与所述第九开关管的栅极相连，所述第九开关管的栅极与所述第九开关管的源极相连，所述第九开关管的源极与所述第七开关管的源极相连，其公共端与所述第十开关管的栅极相连；

所述第一NPN三极管的基极与所述第二NPN三极管的基极相连，所述第一NPN三极管的发射极与所述第三电阻的一端相连，所述第三电阻的另一端与所述第二NPN三极管的发射极相连，其公共端与所述第四电阻的一端相连，所述第四电阻的另一端与所述第九电阻的一端相连，其公共端与所述系统地相连；

所述第五电阻、所述第六电阻、所述第七电阻、所述第八电阻和所述第九电阻依次连接，所述第五电阻的一端与所述第十开关管的漏极相连，其公共端与所述第一开关的一端相连；

所述第五电阻和所述第六电阻的公共端与所述第二开关相连，所述第二NPN三极管的基极与所述第六电阻和所述第七电阻的公共端相连，且与所述第三开关的一端相连，所述第七电阻和所述第八电阻的公共端与所述第四开关的一端相连；

所述第一开关的另一端、所述第二开关的另一端、所述第三开关的另一端和所述第四开关的另一端相连，其公共端作为所述带隙核心电路的输出端。

优选地，所述第二NPN三极管、所述第九开关管、所述第十开关管、所述第五电阻、所述第六电阻、所述第七电阻、所述第八电阻和所述第九电阻构成负反馈环路；

所述第一NPN三极管、所述第三电阻、所述八开关管、所述第四开关管、所述第六开关管、所述第二电阻、所述第五开关管、第七开关管、所述第二NPN三极管、所述第九开关管、所述第十开关管、所述第五电阻、所述第六电阻、所述第七电阻、所述第八电阻和所述第九电阻构成正反馈环路；

所述负反馈环路的环路增益大于所述正反馈环路的环路增益。

优选地，所述第四开关管、所述第五开关管、所述第六开关管和所述第七开关管为PMOS管。

优选地，所述第八开关管、所述第九开关管和所述第十开关管为NMOS管。

经由上述的技术方案可知，与现有技术相比，本发明公开了一种无嵌位运放的带隙基准电压源，包括：启动电路和带隙核心电路，其中：启动电路的输入端与带隙核心电路的输出端相连，启动电路的输出端与带隙核心电路的输入端相连，带隙核心电路的输出即为基准电压源，启动电路串接于电源电压和系统地之间，带隙核心电路串接于电源电压和系统地之间；启动电路用于为带隙核心电路提供启动电流；带隙核心电路用于产生带隙基准电源电压。本发明相比现有技术中的无嵌位运放带隙基准，具有很好的抗电源电压波动性能；并且不需增加缓冲放大器电路来实现对带隙基准电压源电压的修调，且不改变温度系数，极大地节约了电路的面积，本发明提供的带隙基准电压源可广泛应用于对带隙基准电压源电压工作范围要求较宽，以及对带隙基准面积要求较高的应用场合。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为现有技术中的无嵌位运放的带隙基准电压源的电路原理图；

图2为本发明实施例提供的一种无嵌位运放的带隙基准电压源的电路框图；

图3为本发明实施例提供的一种无嵌位运放的带隙基准电压源的电路原理图；

图4为现有技术中的无嵌位运放的带隙基准电压源输出VBG随电源电压变化的仿真结果；

图5为本发明实施例提供的无嵌位运放的带隙基准输出VBG随电源电压变化的仿真结果。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

参见图2所示，本发明实施例提供的无嵌位运放的带隙基准电压源，包括：启动电路101和带隙核心电路102，其中：

所述启动电路101的输入端与所述带隙核心电路102的输出端相连，所述启动电路101的输出端与所述带隙核心电路102的输入端相连，所述带隙核心电路102的输出即为基准电压源VGB，所述启动电路101串接于电源电压VCC和系统地之间，所述带隙核心电路102串接于所述电源电压VCC和所述系统地之间，所述启动电路用于为所述带隙核心电路提供启动电流；所述带隙核心电路用于产生带隙基准电源电压。

参见图3所示，上述所述启动电路101包括：第一开关管M1、第二开关管M2、第三开关管M3和第一电阻R1，其中：

所述第一开关管M1的栅极作为所述启动电路V的输入端与所述带隙核心电路102的输出端相连；所述第一开关管M1的源极与所述第二开关管M2的源极相连，其公共端与所述第一电阻R1的一端相连，所述第一电阻R1的另一端与所述电源电压VCC相连；所述第二开关管M2的栅极和源极相连，所述第三开关管M3的源极作为所述启动电路101的输出端与所述带隙核心电路102的输入端相连；所述第一开关管M1的漏极、所述第二开关管M2的漏极和所述第三开关管M3的漏极相连，并与所述系统地相连。

优选地，上述所述第一开关管M1、所述第二开关管M2和所述第三开关管M3为NMOS管。

参见图3所示，上述所述带隙核心电路102包括：第四开关管M4、第五开关管M5、第六开关管M6、第七开关管M7、第八开关管M8、第九开关管M9、第十开关管M10、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第一开关S1、第二开关S2、第三开关S3、第四开关S4、第一NPN三极管Q1和第二NPN三极管Q2，其中：

所述第四开关管M4的漏极、所述第五开关管M5的漏极和所述第十开关管M10的源极与所述电源电压VCC相连，所述第四开关管M4的栅极与所述第五开关管M5的栅极相连；所述第四开关管M4的源极与所述第六开关管M6的漏极相连，所述第六开关管M6的栅极与所述第七开关管M7的栅极相连，所述第六开关管M6的源极与所述第四开关管M4的栅极相连，所述第五开关管M5的源极与所述第七开关管M7的漏极相连。

所述第六开关管M6的源极与所述第二电阻R2的一端相连，所述第二电阻R2的另一端与所述第六开关管M6的栅极相连，所述第二电阻R2的另一端与所述第八开关管M8的源极相连，其公共端作为所述带隙核心电路102的输入端与所述启动电路101的输出端相连。

所述第八开关管M8的漏极与所述第一NPN三极管Q1的集电极相连，所述第八开关管M8的栅极与所述第九开关管M9的栅极相连，所述第九开关管M9的栅极与所述第九开关管M9的源极相连，所述第九开关管M9的源极与所述第七开关管M7的源极相连，其公共端与所述第十开关管M10的栅极相连。

所述第一NPN三极管Q1的基极与所述第二NPN三极管Q2的基极相连，所述第一NPN三极管Q1的发射极与所述第三电阻R3的一端相连，所述第三电阻R3的另一端与所述第二NPN三极管Q2的发射极相连，其公共端与所述第四电阻R4的一端相连，所述第四电阻R4的另一端与所述第九电阻R9的一端相连，其公共端与所述系统地相连。

所述第五电阻R5、所述第六电阻R6、所述第七电阻R7、所述第八电阻R8和所述第九电阻R9依次连接，所述第五电阻R5的一端与所述第十开关管M10的漏极相连，其公共端与所述第一开关S1的一端相连。

所述第五电阻R5和所述第六电阻R6的公共端与所述第二开关S2相连，所述第二NPN三极管Q2的基极与所述第六电阻R6和所述第七电阻R7的公共端相连，且与所述第三开关S3的一端相连，所述第七电阻R7和所述第八电阻R8的公共端与所述第四开关S4的一端相连。

所述第一开关S1的另一端、所述第二开关S2的另一端、所述第三开关S3的另一端和所述第四开关S4的另一端相连，其公共端作为所述带隙核心电路102的输出端。

其中，所述第二NPN三极管Q2、所述第九开关管M9、所述第十开关管M10、所述第五电阻R5、所述第六电阻R6、所述第七电阻R7、所述第八电阻R8和所述第九电阻R9构成负反馈环路；所述第一NPN三极管Q1、所述第三电阻R3、所述八开关管M8、所述第四开关管M4、所述第六开关管M6、所述第二电阻R2、所述第五开关管M5、第七开关管M7、所述第二NPN三极管Q2、所述第九开关管M9、所述第十开关管M10、所述第五电阻R5、所述第六电阻R6、所述第七电阻R7、所述第八电阻R8和所述第九电阻R9构成正反馈环路；且所述负反馈环路的环路增益大于所述正反馈环路的环路增益。

优选地，所述第四开关管M4、所述第五开关管M5、所述第六开关管M6和所述第七开关管M7为PMOS管。

优选地，所述第八开关管M8、所述第九开关管M9和所述第十开关管M10为NMOS管。

本发明提供的无嵌位运放的带隙基准电压源的工作原理：

当电源电压VCC刚上电时，VBG开始时尚未建立，第一开关管M1关断，电源电压上升到一定值时，第二开关管M2导通，第四开关管M4和第六开关管M6有电流流过，当VBG电压上升到大于第一开关管M1的阈值电压时，第一开关管M1导通，启动电路101关闭。电路脱离了零简并点，并最终进入到一种稳定的工作状态。

本发明的带隙基准电压源中，第二NPN三极管Q2、第九开关管M9、第十开关管M10、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8和第九电阻R9构成负反馈环路，第一NPN三极管Q1、第三电阻R3、第八开关管M8、第四开关管M4、第六开关管M6、第二电阻R2、第五开关管M5、第七开关管M7、第二NPN三极管Q2、第九开关管M9、第十开关管M10、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8和第九电阻R9构成正反馈环路，且负反馈环路的环路增益要大于正反馈环路的环路增益，确保整个环路是稳定的。

第八开关管M8和第九开关管M9的作用是用来控制第一NPN三极管Q1和第二NPN三极管Q2的集电极电压嵌位相等，不受电源电压变化的影响，使得VBC_Q1＝VBC_Q2，确保第一NPN三极管Q1和第二NPN三极管Q2的基极-发射极电压VBE的差值为线性的正温度系数。

同样地，为了抑制电源电压VCC变化对带隙基准输出电压VBG精度的影响，相比现有技术中的带隙基准，本发明提供的带隙基准电压源采用低压共源共栅结构，提高了电流镜像精度，从而提高了VBG的精度。

本发明中采用DAC(数模转换)修调的方式，不同的修调bit位控制第一开关S1、第二开关S2、第三开关S3和第四开关S4的某一个闭合，选择某个对应的电阻抽头，实现不改变VBG温度系数的前提下，修调由于工艺波动而产生的VBG偏差。

另外，本发明提供的带隙基准电压源没有引入额外的buffer amplifier(缓冲放大器)电路，极大地节约了带隙基准电路的面积。

具体的，第四开关管M4和第五开关管M5的宽长比为1:1，第六开关管M6和第七开关管M7的宽长比为1:1，第八开关管M8和第九开关管M9的宽长比为1:1，第一NPN三极管Q1和第二NPN三极管Q2的发射结面积比例为1:8。

当修调未使能时，第三开关S3闭合，则带隙基准输出电压VBG为其中，VBE_Q2为第二NPN三极管Q2的基极电压，VT为第二NPN三极管Q2的截止电压。

具体的，比较图4和图5中的带隙基准输出VBG随电源电压变化的仿真结果。如图4为现有技术中无嵌位运放的带隙基准电压源输出VBG随电源电压变化的仿真结果；图5为本发明的无嵌位运放的带隙基准输出VBG随电源电压变化的仿真结果。如图4所示，电源电压从3V变化到6V，VBG变化了71mV；而图5所示，电源电压从3V变化到6V，VBG变化了3.2mV。

因此，本发明相比现有技术中的五嵌位运放的带隙基准电压源，其具有很好的抗电源电压波动性能，并且不需增加缓冲放大器电路来实现对带隙基准电压源的修调，且不改变稳定系数，极大地节约了电路的面积，因此，本发明提供的带隙基准电压源可广泛应用于对带隙基准电源电压工作范围要求较宽，以及对带隙基准面积要求较高的应用场合。

综上所述，本发明公开了一种无嵌位运放的带隙基准电压源，包括：启动电路和带隙核心电路，其中：启动电路的输入端与带隙核心电路的输出端相连，启动电路的输出端与带隙核心电路的输入端相连，带隙核心电路的输出即为基准电压源，启动电路串接于电源电压和系统地之间，带隙核心电路串接于电源电压和系统地之间；启动电路用于为带隙核心电路提供启动电流；带隙核心电路用于产生带隙基准电源电压。本发明相比现有技术中的无嵌位运放带隙基准，具有很好的抗电源电压波动性能；并且不需增加缓冲放大器电路来实现对带隙基准电压源的修调，且不改变温度系数，极大地节约了电路的面积，本发明提供的带隙基准电压源可广泛应用于对带隙基准电源电压工作范围要求较宽，以及对带隙基准面积要求较高的应用场合。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (7)

1.一种无嵌位运放的带隙基准电压源，其特征在于，包括：启动电路和带隙核心电路，其中：

所述启动电路的输入端与所述带隙核心电路的输出端相连，所述启动电路的输出端与所述带隙核心电路的输入端相连，所述带隙核心电路的输出即为基准电压源，所述启动电路串接于电源电压和系统地之间，所述带隙核心电路串接于所述电源电压和所述系统地之间；

所述启动电路用于为所述带隙核心电路提供启动电流；

所述带隙核心电路用于产生带隙基准电源电压。

2.根据权利要求1所述的带隙基准电压源，其特征在于，所述启动电路包括：第一开关管、第二开关管、第三开关管和第一电阻，其中：

所述第一开关管的栅极作为所述启动电路的输入端与所述带隙核心电路的输出端相连；

所述第一开关管的源极与所述第二开关管的源极相连，其公共端与所述第一电阻的一端相连，所述第一电阻的另一端与所述电源电压相连；

所述第二开关管的栅极和源极相连，所述第三开关管的源极作为所述启动电路的输出端与所述带隙核心电路的输入端相连；

所述第一开关管的漏极、所述第二开关管的漏极和所述第三开关管的漏极相连，并与所述系统地相连。

3.根据权利要求2所述的带隙基准电压源，其特征在于，所述第一开关管、所述第二开关管和所述第三开关管为NMOS管。

4.根据权利要求1所述的带隙基准电压源，其特征在于，所述带隙核心电路包括：第四开关管、第五开关管、第六开关管、第七开关管、第八开关管、第九开关管、第十开关管、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻、第九电阻、第一开关、第二开关、第三开关、第四开关、第一NPN三极管和第二NPN三极管，其中：

所述第四开关管的漏极、所述第五开关管的漏极和所述第十开关管的源极与所述电源电压相连，所述第四开关管的栅极与所述第五开关管的栅极相连；

所述第四开关管的源极与所述第六开关的漏极相连，所述第六开关管的栅极与所述第七开关管的栅极相连，所述第六开关管的源极与所述第四开关管的栅极相连，所述第五开关的源极与所述第七开关管的漏极相连；

所述第六开关管的源极与所述第二电阻的一端相连，所述第二电阻的另一端与所述第六开关管的栅极相连，所述第二电阻的另一端与所述第八开关管的源极相连，其公共端作为所述带隙核心电路的输入端与所述启动电路的输出端相连；

所述第八开关管的漏极与所述第一NPN三极管的集电极相连，所述第八开关管的栅极与所述第九开关管的栅极相连，所述第九开关管的栅极与所述第九开关管的源极相连，所述第九开关管的源极与所述第七开关管的源极相连，其公共端与所述第十开关管的栅极相连；

所述第一NPN三极管的基极与所述第二NPN三极管的基极相连，所述第一NPN三极管的发射极与所述第三电阻的一端相连，所述第三电阻的另一端与所述第二NPN三极管的发射极相连，其公共端与所述第四电阻的一端相连，所述第四电阻的另一端与所述第九电阻的一端相连，其公共端与所述系统地相连；

所述第五电阻、所述第六电阻、所述第七电阻、所述第八电阻和所述第九电阻依次连接，所述第五电阻的一端与所述第十开关管的漏极相连，其公共端与所述第一开关的一端相连；

所述第五电阻和所述第六电阻的公共端与所述第二开关相连，所述第二NPN三极管的基极与所述第六电阻和所述第七电阻的公共端相连，且与所述第三开关的一端相连，所述第七电阻和所述第八电阻的公共端与所述第四开关的一端相连；

所述第一开关的另一端、所述第二开关的另一端、所述第三开关的另一端和所述第四开关的另一端相连，其公共端作为所述带隙核心电路的输出端。

5.根据权利要求4所述的带隙基准电压源，其特征在于，

所述第二NPN三极管、所述第九开关管、所述第十开关管、所述第五电阻、所述第六电阻、所述第七电阻、所述第八电阻和所述第九电阻构成负反馈环路；

所述第一NPN三极管、所述第三电阻、所述八开关管、所述第四开关管、所述第六开关管、所述第二电阻、所述第五开关管、第七开关管、所述第二NPN三极管、所述第九开关管、所述第十开关管、所述第五电阻、所述第六电阻、所述第七电阻、所述第八电阻和所述第九电阻构成正反馈环路；

所述负反馈环路的环路增益大于所述正反馈环路的环路增益。

6.根据权利要求4所述的带隙基准电压源，其特征在于，所述第四开关管、所述第五开关管、所述第六开关管和所述第七开关管为PMOS管。

7.根据权利要求4所述的带隙基准电压源，其特征在于，所述第八开关管、所述第九开关管和所述第十开关管为NMOS管。