TWI447555B - 帶隙參考電壓產生電路 - Google Patents

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TWI447555B
TWI447555B TW100138804A TW100138804A TWI447555B TW I447555 B TWI447555 B TW I447555B TW 100138804 A TW100138804 A TW 100138804A TW 100138804 A TW100138804 A TW 100138804A TW I447555 B TWI447555 B TW I447555B
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    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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Description

帶隙參考電壓產生電路
本發明係有關於參考電壓，特別是有關於參考電壓產生電路。
參考電壓產生器提供電路一參考電壓(reference voltage)之位準。大多數的類比電路皆需要參考電壓才能準確的運作。例如，類比至數位轉換器與數位至類比轉換器之最低有效位元(least significant bit,LSB)之電壓、穩壓器(regulator)之輸出電壓，皆需依據參考電壓以決定。因此，參考電壓產生器必須提供精確而穩定的參考電壓，才能維持電路的效能。
然而，大多數的類比電路元件的電性質容易隨著溫度變化而改變。為了避免電路的效能隨溫度變化而變動，即使電路的溫度變化，參考電壓產生器仍必須提供穩定的參考電壓。第1A圖為一帶隙(bandgap)參考電壓產生電路100的電路圖。帶隙參考電壓產生電路100產生一參考電壓Vref ，該參考電壓Vref 具有零溫度係數的優點。亦即，參考電壓Vref 不隨溫度上升而改變其大小。帶隙參考電壓產生電路100包括PMOS電晶體101、102、103，二極體式連接的(diode connected)BJT電晶體130、131、…、13N，電阻121、122、123、124，以及運算放大器150。
帶隙參考電壓產生電路100的運作解釋如下。運算 放大器150之輸出電壓耦接至PMOS電晶體101、102、103的閘極，且PMOS電晶體101、102、103的源極均耦接至電壓源Vcc。由於PMOS電晶體101、102、103的閘極至源極壓降相等，因此通過PMOS電晶體101、102、103的電流I1 、I2 、I3 的大小是相同的，即I1 =I2 =I3 。因此，參考電壓Vref 可以藉下式表示：Vref =I3 ×R124 =I2 ×R124 =(I2a +I2b )×R124 =[(△V/R122 )+V162 /R123 ]×R124 (1)
其中R124 為電阻124之阻值，R122 為電阻122之阻值，R123 為電阻123之阻值，△V為跨過電阻122的壓降，而V162 為節點162之電壓。
由於運算放大器150之正負輸入端分別耦接至節點162及節點161，因此節點162與節點161的電壓相等。因此，參考電壓Vref 可以藉下式表示：Vref =[(△V/R122 )+V161 /R123 ]×R124 (2)
其中V161 為節點161之電壓。節點161的電壓V161 為跨過BJT電晶體130的壓降，因此壓降V161 會隨溫度升高而降低(負溫度係數)。△V為跨過電阻122的壓降，由於電阻122末端與地電位之間耦接了多個BJT電晶體131、…、13N，因此壓降△V會隨溫度升高而升高(正溫度係數)。由於參考電壓Vref 為負溫度係數之壓降V161 與 正溫度係數之壓降△V的組合，因此參考電壓Vref 不隨溫度升降而變化(零溫度係數)。
雖然帶隙參考電壓產生電路100可提供零溫度係數之參考電壓，但帶隙參考電壓產生電路100仍然具有很大的缺點。當帶隙參考電壓產生電路100剛開始上電時，節點161的電位非常低而接近於地電位。然而，BJT電晶體130必須節點161的電位高於0.7V才會導通。當節點161的電位尚未高於0.7V時，BJT電晶體130不導通，因此通過PMOS電晶體101的電流I1 將通過電阻121流至地電位而不流經BJT電晶體130，形成穩態電路。由於BJT電晶體130不導通，節點161的電壓V161 將不具負溫度係數，使依據公式(2)形成的參考電壓Vref 無法達成零溫度係數，因此帶隙參考電壓產生電路100無法正常運作。
第1B圖為帶隙參考電壓產生電路之一啟動電路170的電路圖。於一實施例中，啟動電路170包括PMOS電晶體171、172、173以及NMOS電晶體174。由於第1A圖的帶隙參考電壓產生電路100會有BJT電晶體130不導通的狀況，習知技藝人士通常藉由一啟動電路170將BJT電晶體130的電壓拉高，強迫使之導通。但即使加了啟動電路170，仍不能保証BJT電晶體130在所有狀態下都一定能導通，故亦很難能保證傳統的帶隙參考電壓產生電路100能正常動作。
為了避免此運作錯誤的缺點，需要一種新型態的帶隙參考電壓產生電路。
有鑑於此，本發明之目的在於提供一種帶隙參考電壓產生電路(bandgap reference voltage generator)，以解決習知技術存在之問題。於一實施例中，該帶隙參考電壓產生電路包括一第一電流產生電路、一第二電流產生電路、以及一輸出電壓產生電路。該第一電流產生電路產生一具有正溫度係數之一第一電流。該第二電流產生電路產生一具有負溫度係數之一第二電流。該輸出電壓產生電路產生一大小等於該第一電流之一第三電流，產生一大小等於該第二電流之一第四電流，將該第三電流及該第四電流相加以產生接近於零溫度係數之一匯合電流，以及依據該匯合電流產生一參考電壓。
本發明提供一種帶隙參考電壓產生電路(bandgap reference voltage generator)。於一實施例中，該帶隙參考電壓產生電路包括一第一電流產生電路、一第二電流產生電路、一鉗位電路、以及一輸出電壓產生電路。該第一電流產生電路產生一具有正溫度係數之一第一電流。該第二電流產生電路產生一具有負溫度係數之一第二電流。該鉗位電路將該第一電流產生電路之一第一節點以及該第二電流產生電路之一第二節點以及一第三節點鉗位至相同電壓，並產生一第一電壓以及一第二電壓。該輸出電壓產生電路依據該第一電流以及該第二電流產生接近於零溫度係數之一匯合電流，以及依據該匯合電流產生一參考電壓
為了讓本發明之上述和其他目的、特徵、和優點能 更明顯易懂，下文特舉數較佳實施例，並配合所附圖示，作詳細說明如下：
第2圖為依據本發明之帶隙參考電壓產生電路(bandgap reference voltage generator)200之電路圖。帶隙參考電壓產生電路200耦接於電壓源Vcc與地電位之間。於一實施例中，帶隙參考電壓產生電路200包括第一電流產生電路201、第二電流產生電路202、鉗位電路203、以及輸出電壓產生電路204。第一電流產生電路201產生具有正溫度係數之電流I1 ，亦即電流I1 之大小會隨溫度之上升而增加。第二電流產生電路202產生具有負溫度係數之電流I2 ，亦即電流I2 之大小會隨溫度之上升而減少。鉗位電路203將第一電流產生電路201之節點261、第二電流產生電路202之節點262、以及第二電流產生電路202之節點263鉗位至相同電位。輸出電壓產生電路204產生大小等於電流I1 之電流I1 ’，產生大小等於電流I2 之電流I2 ’，將電流I1’及電流I2’相加以產生接近於零溫度係數之匯合電流(I1 ’+I2 ’)，並依據該匯合電流(I1 ’+I2 ’)產生一參考電壓Vref ，以使參考電壓Vref 亦具有零溫度係數。
於一實施例中，鉗位電路203包括兩個運算放大器270與280。運算放大器270之正輸入端耦接至第一電流產生電路201之節點261，而其負輸入端耦接至第二電流產生電路202之節點262，因此將節點261與262之電壓 鉗位至相同電位。運算放大器270之輸出端耦接至PMOS電晶體211、212、以及214的閘極。運算放大器280之正輸入端耦接至第二電流產生電路202之節點263，而其負輸入端耦接至第二電流產生電路202之節點262，因此將節點262與263之電壓鉗位至相同電位。運算放大器280之輸出端耦接至PMOS電晶體213以及215的閘極。
於一實施例中，第一電流產生器電路201包括PMOS電晶體211、電阻221、以及多個二極體式耦接的BJT電晶體231、232、…、23N。二極體式耦接的BJT電晶體231、232、…、23N之基極耦接至集極。PMOS電晶體211耦接於電壓源Vcc與節點261之間，其閘極耦接至運算放大器270之輸出端。電阻221耦接於節點261與節點264之間。BJT電晶體231、232、…、23N耦接於節點264與地電位之間。電流I1 通過PMOS電晶體211之源極與汲極之間。
於一實施例中，第二電流產生器電路202包括PMOS電晶體212、二極體式耦接的BJT電晶體230、PMOS電晶體213、以及電阻222。PMOS電晶體212耦接於電壓源Vcc與節點262之間，其閘極耦接至運算放大器270之輸出端。BJT電晶體230之基極耦接至集極，且耦接於節點262與地電位之間。PMOS電晶體213耦接於電壓源Vcc與節點263之間，其閘極耦接至運算放大器280之輸出端。電流I2 通過PMOS電晶體213之源極與汲極之間，而電流I3 通過PMOS電晶體212之源極與汲極之間。
於一實施例中，輸出電壓產生電路204包括PMOS電晶體214、PMOS電晶體215、以及電阻223。PMOS電晶體214耦接於電壓源Vcc與節點265之間，其閘極耦接至運算放大器270之輸出端。PMOS電晶體215耦接於電壓源Vcc與節點265之間，其閘極耦接至運算放大器280之輸出端。電阻223耦接於節點265與地電位之間。電流I1 ’通過PMOS電晶體214之源極與汲極之間，而電流I2 ’通過PMOS電晶體215之源極與汲極之間。匯合電流(I1 ’+I2 ’)通過電阻223，而跨過電阻223之電壓降為輸出之參考電壓Vref 。
因此，輸出電壓產生電路204產生的參考電壓Vref 可如下式表示：Vref =(I1 ’+I2 ’)×R223 (3)
其中R223 為電阻223之阻值。因為PMOS電晶體214之閘極與PMOS電晶體211之閘極均耦接至運算放大器270之輸出端，且PMOS電晶體214之源極與PMOS電晶體211之源極均耦接至電壓源Vcc，因此流過PMOS電晶體214之電流I1 ’與流過PMOS電晶體211的電流I1 大小相等。同理，因為PMOS電晶體215之閘極與PMOS電晶體213之閘極均耦接至運算放大器280之輸出端，且PMOS電晶體215之源極與PMOS電晶體213之源極均耦接至電壓源Vcc，因此流過PMOS電晶體215之電流I2 ’與流過PMOS電晶體213的電流I2 大小相等。因此， 輸出電壓產生電路204產生的參考電壓Vref 可如下式表示：Vref =(I1 +I2 )×R223 =[(△V/R221 )+(V263 /R222 )]×R223 (4)
其中△V為跨過電阻221兩端的電壓降，R221 為電阻221的阻值，V263 為節點263之電壓，而R222 為電阻222的阻值。
由於運算放大器280將節點262與節點263鉗位至相同電位，因此節點263的電壓等於節點262的電壓。因此，輸出電壓產生電路204產生的參考電壓Vref 可如下式表示：Vref =(I1 +I2 )×R223 =[(△V/R221 )+(V262 /R222 )]×R223 (5)
其中V262 為節點262之電壓。節點262的電壓V262 等於跨過BJT電晶體230兩端的電壓，因此節點262的電壓V262 會隨溫度上升而下降。因此，電流I2 之大小(V262 /R222 )具有負溫度係數。另外，由於運算放大器270將節點262與電阻221上端之節點261鉗位至相同電位，且電阻221下端耦接的多個BJT電晶體231、232、…、23N具有負溫度係數，因此跨過電阻221的電壓降△V隨溫度上升而上升。因此，電流I1 之大小(△V/R221 )具有正溫度係數。因此，由電流I1 ’與電流I2’合成的匯合電流(I1 ’+I2 ’)具有零溫度係數，而參考電壓Vref 亦具有零溫度 係數而不隨溫度升降變化。
最後，第1圖之帶隙參考電壓產生電路100因節點161與地電位之間同時耦接了BJT電晶體130及電阻121而使BJT電晶體130不導通時引起電路100的誤動作。然而，本發明之BJT電晶體230耦接於節點262與地電位之間，由於節點262與地電位之間並未耦接其他的電阻，因此電路200中不會形成BJT電晶體230不導通的穩態，而不會造成電路200的誤動作。因此，本發明的帶隙參考電壓產生電路200避免了BJT電晶體不導通的風險，而可以提供穩定且精準的參考電壓。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技術者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
(第1A圖、第1B圖)
100‧‧‧帶隙參考電壓產生電路
101、102、103‧‧‧PMOS電晶體
121、122、123、124‧‧‧電阻
130、131、132、…、13N‧‧‧BJT電晶體
150‧‧‧運算放大器
170‧‧‧啟動電路
171、172、173‧‧‧PMOS電晶體
174‧‧‧NMOS電晶體
(第2圖)
200‧‧‧帶隙參考電壓產生電路
201‧‧‧第一電流產生電路
202‧‧‧第二電流產生電路
203‧‧‧鉗位電路
204‧‧‧輸出電壓產生電路
211、212、213、214、215‧‧‧PMOS電晶體
221、222、223‧‧‧電阻
230、231、232、…、23N‧‧‧BJT電晶體
261、262、263、264、265‧‧‧節點
270、280‧‧‧運算放大器
第1A圖為一帶隙參考電壓產生電路的電路圖；第1B圖為帶隙參考電壓產生電路之一啟動電路的電路圖；以及第2圖為依據本發明之帶隙參考電壓產生電路之電路圖。
200‧‧‧帶隙參考電壓產生電路
201‧‧‧第一電流產生電路
202‧‧‧第二電流產生電路
203‧‧‧鉗位電路
204‧‧‧輸出電壓產生電路
211、212、213、214、215‧‧‧PMOS電晶體
221、222、223‧‧‧電阻
230、231、232、…、23N‧‧‧BJT電晶體
261、262、263、264、265‧‧‧節點
270、280‧‧‧運算放大器

Claims (12)

  1. 一種帶隙參考電壓產生電路(bandgap reference voltage generator)，包括：一第一電流產生電路，產生一具有正溫度係數之一第一電流；一第二電流產生電路，產生一具有負溫度係數之一第二電流；一輸出電壓產生電路，產生一大小等於該第一電流之一第三電流，產生一大小等於該第二電流之一第四電流，將該第三電流及該第四電流相加以產生接近於零溫度係數之一匯合電流，以及依據該匯合電流產生一參考電壓；以及一鉗位電路，將該第一電流產生電路之一第一節點以及該第二電流產生電路之一第二節點以及一第三節點鉗位至相同電壓，產生一第一電壓供給至該第一電流產生電路、該第二電流產生電路、以及該輸出電壓產生電路，以及產生一第二電壓供給至該第二電流產生電路以及該輸出電壓產生電路。
  2. 如申請專利範圍第1項所述之帶隙參考電壓產生電路，其中該鉗位電路包括：一第一運算放大器，具有一正輸入端耦接至該第一節點，具有一負輸入端耦接至該第二節點，以及具有一輸出端產生該第一電壓；以及一第二運算放大器，具有一正輸入端耦接至該第三節點，具有一負輸入端耦接至該第二節點，以及具有一 輸出端產生該第二電壓。
  3. 如申請專利範圍第1項所述之帶隙參考電壓產生電路，其中該第一電流產生電路包括：一第一PMOS電晶體，耦接於一電壓源與該第一節點之間，具有一閘極耦接至該第一電壓；一第一電阻，耦接於該第一節點與一第四節點之間；以及多個第一BJT電晶體，耦接於該第四節點與一地電位之間，其基極耦接至其集極；其中該第一電流通過該第一PMOS電晶體之源極與汲極之間。
  4. 如申請專利範圍第1項所述之帶隙參考電壓產生電路，其中該第二電流產生電路包括：一第二PMOS電晶體，耦接於一電壓源與該第二節點之間，具有一閘極耦接至該第一電壓；一第二BJT電晶體，耦接於該第二節點與一地電位之間，其基極耦接至其集極；一第三PMOS電晶體，耦接於該電壓源與該第三節點之間，具有一閘極耦接至該第二電壓；以及一第二電阻，耦接於該第三節點與該地電位之間；其中該第二電流通過該第三PMOS電晶體之源極與汲極之間。
  5. 如申請專利範圍第1項所述之帶隙參考電壓產生電路，其中該輸出電壓產生電路包括：一第四PMOS電晶體，耦接於一電壓源與一第五節 點之間，具有一閘極耦接至該第一電壓；一第五PMOS電晶體，耦接於該電壓源與該第五節點之間，具有一閘極耦接至該第二電壓；以及一第三電阻，耦接於該第五節點與一地電位之間；其中該第三電流通過該第四PMOS電晶體之源極與汲極之間，該第四電流通過該第五PMOS電晶體之源極與汲極之間，該匯合電流流通過該第三電阻，而該參考電壓為跨過該第三電阻之電壓。
  6. 如申請專利範圍第1項所述之帶隙參考電壓產生電路，其中該第一電流及該第三電流之大小隨溫度上升而增加，該第二電流及該第四電流之大小隨溫度上升而減少，且該匯合電流之大小不隨溫度增減而變化。
  7. 一種帶隙參考電壓產生電路(bandgap reference voltage generator)，耦接於一電壓源以及一地電位之間，包括：一第一電流產生電路，產生一具有正溫度係數之一第一電流；一第二電流產生電路，產生一具有負溫度係數之一第二電流；一鉗位電路，將該第一電流產生電路之一第一節點以及該第二電流產生電路之一第二節點以及一第三節點鉗位至相同電壓，並產生一第一電壓以及一第二電壓；以及一輸出電壓產生電路，依據該第一電流以及該第二電流產生接近於零溫度係數之一匯合電流，以及依據該 匯合電流產生一參考電壓。
  8. 如申請專利範圍第7項所述之帶隙參考電壓產生電路，其中該鉗位電路包括：一第一運算放大器，具有一正輸入端耦接至該第一節點，具有一負輸入端耦接至該第二節點，以及具有一輸出端產生該第一電壓；以及一第二運算放大器，具有一正輸入端耦接至該第三節點，具有一負輸入端耦接至該第二節點，以及具有一輸出端產生該第二電壓。
  9. 如申請專利範圍第7項所述之帶隙參考電壓產生電路，其中該第一電流產生電路包括：一第一PMOS電晶體，耦接於該電壓源與該第一節點之間，具有一閘極耦接至該第一電壓；一第一電阻，耦接於該第一節點與一第四節點之間；以及多個第一BJT電晶體，耦接於該第四節點與該地電位之間，其基極耦接至其集極；其中該第一電流通過該第一PMOS電晶體之源極與汲極之間。
  10. 如申請專利範圍第7項所述之帶隙參考電壓產生電路，其中該第二電流產生電路包括：一第二PMOS電晶體，耦接於該電壓源與該第二節點之間，具有一閘極耦接至該第一電壓；一第二BJT電晶體，耦接於該第二節點與該地電位之間，其基極耦接至其集極； 一第三PMOS電晶體，耦接於該電壓源與該第三節點之間，具有一閘極耦接至該第二電壓；以及一第二電阻，耦接於該第三節點與該地電位之間；其中該第二電流通過該第三PMOS電晶體之源極與汲極之間。
  11. 如申請專利範圍第7項所述之帶隙參考電壓產生電路，其中該輸出電壓產生電路包括：一第四PMOS電晶體，耦接於該電壓源與一第五節點之間，具有一閘極耦接至該第一電壓；一第五PMOS電晶體，耦接於該電壓源與該第五節點之間，具有一閘極耦接至該第二電壓；以及一第三電阻，耦接於該第五節點與該地電位之間；其中該匯合電流流通過該第三電阻，而該參考電壓為跨過該第三電阻之電壓。
  12. 如申請專利範圍第7項所述之帶隙參考電壓產生電路，其中該第一電流之大小隨溫度上升而增加，該第二電流之大小隨溫度上升而減少，且該匯合電流之大小不隨溫度增減而變化。
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