KR101015523B1 - 밴드갭 기준 전압 발생 회로 - Google Patents

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Abstract

밴드갭 기준 전압 회로가 제공된다. 상기 밴드갭 기준 전압 회로는 반전 단자와 비반전 단자에 입력되는 기준 전압에 기초하여 제1 전압을 출력하는 연산 증폭기, 상기 제1 전압이 피드백되는 제1 노드, 동작 모드시 정전류원으로부터 미러링된 바이어스 전류를 상기 제1 노드에 공급하고, 휴면 모드시 상기 제1 노드에 바이어스 전류의 공급을 차단하는 바이어스부, 상기 제1 노드에 피드백된 제1 전압 및 상기 제1 노드에 공급되는 바이어스 전류에 기초하여 상기 반전 단자 및 비반전 단자 각각에 기준 전압을 공급하는 기준 전압부, 및 상기 동작 모드시 상기 정전류원으로부터 미러링된 바이어스 전류에 기초하여 발생하는 제1 노드의 전압을 출력하는 스타트 업 회로를 포함한다.
Band Gap Reference Voltage Generator

Description

밴드갭 기준 전압 발생 회로{Band Gap Reference Voltage Generator}
본 발명은 기준 전압 발생 회로에 관한 것으로, 보다 상세하게는 제조 공정상의 미스매치에 기인한 오프셋의 영향을 줄이고, 빠른 스타트 업으로 인하여 안정된 밴드갭 기준 전압을 발생시키는 밴드갭 기준 전압부(Band Gap Reference Voltage Generator)에 관한 것이다.
반도체 집적회로에서 내부 동작 전압을 안정적으로 유지하는 것은 소자의 신뢰성을 확보하는데 있어서 중요하다. 이를 위하여 반도체 집적회로에는 기준전압 발생회로가 필수적이며, 이러한 기준 전압 발생회로는 외부전원전압의 변동에 민감하지 않고 일정한 내부 동작전압을 집적회로에 공급한다.
안정적인 밴드갭 기준 전압을 발생하는 회로를 밴드갭 기준 전압 발생회로라 하며, 다른 전기 소자들과 함께 집적회로 상에 구현된다. 안정적인 기준 전압을 공급하기 위하여 집적회로 상에 전기 소자들을 구현시 온도, 전원 전압, 또는 공정상의 변화에 둔감한 밴드갭 기준 전압부가 요구된다.
도 1은 일반적인 밴드갭 기준 전압 발생회로(100)를 나타내는 회로도이다. 도 1에 도시된 바와 같이 상기 밴드갭 기준 전압 발생 회로(100)는 연산 증폭 기(110), 바이어스 트랜지스터(BT), 기준 전압부(120), 스타트 업 회로(130), 및 노이즈 필터 회로(140)를 포함한다.
상기 연산 증폭기(110)는 제1 입력 단자(예컨대, 반전 단자(-))에 입력되는 제1 기준 전압(Vn)과 제2 입력 단자(예컨대, 비반전 단자(+))에 입력되는 제2 기준 전압(Vp)에 기초하여 제1 전압(Vo)을 출력한다. 상기 바이어스 트랜지스터(BT)는 상기 제1 전압(Vo)에 대응하는 바이어스 전류(Ib)를 제1 노드(N1)로 출력한다.
상기 기준 전압부(120)는 한 쌍의 바이폴라 트랜지스터(Q1, Q2), 제1 저항(R1), 제2 저항(R2), 및 제3 저항(R3)을 포함한다. 상기 기준 전압부(120)는 상기 제1 노드(N1)와 접속되고, 접속된 제1 노드(N1)로 유입되는 상기 바이어스 전류(Ib)를 이용하여 상기 연산 증폭기(110)의 반전 단자(-)에 상기 제1 기준 전압(Vn)을, 비반전 단자(+)에 제2 기준 전압(Vp)을 공급한다.
상기 스타트 업 회로(130)는 제1 PMOS 트랜지스터(MP1) 및 제1 내지 제4 NMOS 트랜지스터들(MN1, MN2, MN3, 및 MN4)을 포함하며, 상기 밴드 갭 기준 전압부(100)가 휴면 모드에서 동작 모드로 전환시 또는 동작 모드에서 휴면 모드로 전환시 상기 연산 증폭기(110)의 출력(Vo)이 요구된 동작점에 위치하도록 한다.
상기 노이즈 필터 회로(140)는 제2 PMOS 트랜지스터(MP2), 제3 PMOS 트랜지스터(MP3), 및 제5 NMOS 트랜지스터(MN5)를 포함하며, 상기 기준 전압부(120)의 제1 노드(N1)에 접속된다.
상기 제2 PMOS 트랜지스터(MP2)와 상기 제3 PMOS 트랜지스터(MP3)는 로우 패스 필터를 형성하여 상기 제1 노드(N1)의 전압으로부터 고주파 노이즈를 제거한다. 상기 고주파 노이즈가 제거된 제1 노드(N1)의 전압은 상기 밴드갭 기준 전압 발생 회로의 출력 전압(VBGR)이 된다. 상기 제5 NMOS 트랜지스터(MN5)는 상기 휴면 모드시 상기 밴드갭 기준 전압 발생 회로(100)의 출력 전압(VBGR)을 제1 기준 전압(Vss)이 되도록 한다.
상기 밴드갭 기준 전압 발생 회로(100)의 출력 전압(VBGR)은 공정상의 미스매치(mismatch), 예컨대, 상기 연산 증폭기(110)를 구성하는 두 입력 트랜지스터들(미도시)의 제조 공정 상의 미스 매치(mismatch)로 인하여 오프셋(offset)을 가질 수 있다.
도 2는 도 1에 도시된 밴드갭 기준 전압 발생 회로(100)의 출력 전압(VBGR) 특성을 나타내는 그래프이다. 종축은 출력 전압(VBGR)을, 횡축은 시간(time)을 나타낸다.
도 2를 참조하면, 휴면 모드시 VBGR은 상기 제1 기준 전압(Vss)이다. 예컨대, 미스 매치로 인한 상기 연산 증폭기(110)를 구성하는 두 입력 트랜지스터들(미도시) 사이의 오프셋 전압(Voffset)이 -10mV ~ 10mV일 때, 휴면 모드에서 동작 모드 전환시 VBGR은 V1 ~ V5값을 가질 수 있으며, VBGR의 편차(ΔV)는 최대 209mV(V1-V5)이고, VBGR의 정착 시간은 약 10usec ~ 15usec가 된다.
공정 변화로 인해 상기 연산 증폭기(110)를 구성하는 두 입력 트랜지스터들(미도시)이 허용범위를 넘어서는 미스매칭이 발생하는 경우 상기 연산 증폭기(110) 의 출력 전압(Vo)이 설정되지 않거나 하이 레벨 상태에 놓이게 된다. 또한 상기 스타트 업 회로(130)가 정상적으로 동작하지 않을 경우 상기 연산 증폭기(110)가 안정된 동작점을 갖지 못하게 된다.
이렇게 상기 연산 증폭기(110)의 출력 전압(Vo)이 설정되지 않거나 안정된 동작점을 갖지 못할 경우 상기 밴드 갭 기준 전압 발생 회로(100)는 안정된 밴드 갭 기준 전압을 발생하지 못하기 때문에 반도체 집적 회로의 오동작을 일으킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 제조 공정상의 미스매치에 기인한 오프셋의 영향을 줄이고, 빠른 스타트 업으로 인하여 안정된 밴드갭 기준 전압을 발생시키는 밴드갭 기준 전압부를 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 밴드갭 기준 전압 회로는 반전 단자와 비반전 단자에 입력되는 기준 전압에 기초하여 제1 전압을 출력하는 연산 증폭기, 상기 제1 전압이 피드백되는 제1 노드, 동작 모드시 정전류원으로부터 미러링된 바이어스 전류를 상기 제1 노드에 공급하고, 휴면 모드시 상기 제1 노드에 바이어스 전류의 공급을 차단하는 바이어스부, 상기 제1 노드에 피드백된 제1 전압 및 상기 제1 노드에 공급되는 바이어스 전류에 기초하여 상기 반전 단자 및 비반전 단자 각각에 기준 전압을 공급하는 기준 전압부, 및 상기 동 작 모드시 상기 정전류원으로부터 미러링된 바이어스 전류에 기초하여 발생하는 제1 노드의 전압을 출력하는 스타트 업 회로를 포함한다.
본 발명의 실시 예에 따른 밴드갭 기준 전압 회로는 휴먼 모드에서 동작 모드 진입시 정전류원에 기초하여 기준 전압이 스타트 업되므로 미스매치에 기인한 오프셋의 영향을 줄이고, 빠른 스타트 업으로 인하여 안정된 밴드갭 기준 전압을 발생시키는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 3은 본 발명의 실시 예에 따른 밴드 갭 기준 전압 발생 회로(300)의 회로도이다. 도 3을 참조하면, 상기 밴드 갭 기준 전압 발생 회로(300)는 연산 증폭기(310), 기준 전압부(320), 바이어스부(330), 및 스타트 업 회로(340)를 포함한다.
상기 연산 증폭기(310)는 두 개의 입력 단자, 예컨대, 반전 입력 단자(-)와 비반전 입력 단자(+), 및 출력 단자(out)를 포함한다. 상기 연산 증폭기(310)는 제1 제어 신호(pwd)에 응답하여 동작하며, 상기 연산 증폭기(310)는 상기 반전 입력 단자(-)로 입력되는 제1 기준 전압(Vn)과 상기 비반전 입력 단자(+)로 입력되는 제2 기준 전압(Vp)에 기초하여 제1 전압(Vo)을 출력한다.
상기 제1 전압(Vo)은 상기 연산 증폭기(310)의 입력으로 피드백된다. 즉 상기 제1 전압(Vo)은 상기 제1 저항 내지 상기 제3 저항(R1 ~ R3)에 의하여 전압 분배되고, 분배된 전압이 상기 연산 증폭기(310)의 반전 입력 단자(-)와 비반전 입력 단자(+)로 입력된다. 상기 바이어스부(330)로부터 공급되는 바이어스 전류(Ibs) 및 피드백되는 제1 전압(Vo)이 상기 기준 전압부(320)로 입력된다.
상기 기준 전압부(320)는 제1 노드(N1), 제2 노드, 제1 트랜지스터(Q1), 제2 트랜지스터(Q2), 제1 저항(R1), 제2 저항(R2), 및 제3저항(R3)을 포함한다.
상기 제1 트랜지스터(Q1) 및 상기 제2 트랜지스터(Q2)는 바이폴라 트랜지스터(Bipolar Transistor)로 구현될 수 있다. 이하 제1상기 제1 트랜지스터(Q1) 및 상기 제2 트랜지스터(Q2)는 바이폴라 트랜지스터(Bipolar Transistor)인 것으로 설명한다.
상기 제1 바이폴라 트랜지스터(Q1)는 제1 이미터, 상기 제1 바이어스 전원(Vss)에 접속된 제1 베이스 및 제1 컬렉터를 포함한다. 상기 제2 바이폴라 트랜지스터(Q2)는 제2 이미터, 제1 바이어스 전원(Vss)에 접속된 제2 베이스 및 제2 컬렉터를 포함한다.
상기 제1 저항(R1)은 상기 제1 노드(N1)와 상기 제1 이미터 사이에 접속되고, 상기 제2 저항(R2)은 상기 제1 노드(N1)와 제2 노드 사이(N2)에 접속되며, 상기 제3 저항(R3)은 상기 제2 노드(N2)와 상기 제2 이미터 사이에 접속된다. 상기 제2 노드(N2)는 상기 연산 증폭기(310)의 비반전 입력 단자(+)에 접속되고, 상기 제1 이미터는 상기 연산 증폭기(310)의 반전 입력 단자(-)에 접속된다. 상기 연산 증폭기(310)의 출력 단자는 상기 제1 노드(N1)에 연결된다.
상기 바이어스부(320)는 제2 제어 신호(pwdb)에 응답하여 상기 기준 전압부(320)에 일정한 바이어스 전류(Ibs) 또는 바이어스 전압을 공급한다. 상기 제2 제어 신호(pwdb)는 상기 제1 제어 신호(pwd)와 상반된 신호이다. 예컨대, 상기 제2 제어 신호(pwdb)의 전압 레벨이 하이 레벨일 때, 상기 제1 레벨 신호(pwd)의 전압 레벨은 로우 레벨이다.
예컨대, 상기 바이어스부(320)는 제1 바이어스 트랜지스터(MB1), 제2 바이어스 트랜지스터(MB2), 제3 바이어스 트랜지스터(MB3), 및 정전류원(332)을 포함한다. 여기서 상기 제1 바이어스 트랜지스터(MB1), 제2 바이어스 트랜지스터(MB2), 및 제3 바이어스 트랜지스터(MB3)는 PMOS 트랜지스터일 수 있다.
상기 제1 바이어스 트랜지스터(MB1) 및 상기 제2 바이어스 트랜지스터(MB2)의 소스(source)는 제2 바이어스 전원(VDD)에 연결된다. 상기 제2 바이어스 트랜지스터(MB2)의 드레인(drain)은 상기 정전류원(332)과 접속되고, 상기 제2 바이어스 트랜지스터(MB2)의 드레인과 게이트(gate)는 서로 접속된다. 상기 제1 바이어스 트랜지스터(MB1)의 게이트 및 상기 제2 바이어스 트랜지스터(MB2)의 게이트는 서로 접속된다.
상기 제3 바이어스 트랜지스터(MB3)는 상기 제2 바이어스 전원(VDD)과 상기 제1 바이어스 트랜지스터(MB1)의 게이트 사이에 접속된다. 상기 제3 바이어스 트랜지스터(MB3)의 게이트에는 제2 제어 신호(pwdb)가 입력된다.
예컨대, 상기 제2 제어 신호(pwdb)의 전압 레벨이 로우 레벨일 때, 상기 제3 바이어스 트랜지스터(MB3)는 턴 온되므로, 상기 제1 바이어스 트랜지스터(MB1)의 게이트에는 제2 바이어스 전원(VDD) 전압, 즉 하이 레벨 전압이 공급되어 턴 오프되므로 상기 기준 전압부(320)에는 바이어스 전압 공급이 차단된다.
반면에 상기 제2 제어 신호(pwdb)의 전압 레벨이 하이 레벨일 때, 상기 제3 바이어스 트랜지스터(MB3)는 턴 오프되고, 제2 바이어스 트랜지스터(MB2)와 제1 바이어스 트랜지스터(MB1)는 전류 미러를 형성한다.
상기 정전류원(332)에 의하여 상기 제2 바이어스 트랜지스터(MB2)의 드레인 및 소스 사이에는 일정한 제2 드레인-소스 전류(Ids)가 흐른다. 그리고 상기 제1 바이어스 트랜지스터(MB1)의 드레인 및 소스 사이에는 상기 제2 드레인-소스 전류(Ids)가 미러링된 제1 드레인-소스 전류(Ibs)가 흐른다. 이때 상기 제1 드레인-소스 전류(Ibs)와 상기 제2 드레인-소스 전류(Ids)는 동일하므로 상기 제1 드레인-소스 전류(Ibs) 또한 상기 정전류원(332)에 기초하여 일정한 전류 값을 갖는다.
따라서 상기 제2 제어 신호(pwdb)의 전압 레벨이 하이 레벨일 때, 즉 동작 모드일 때, 일정한 값을 갖는 제1 드레인-소스 전류(Ibs)가 상기 기준 전압부(320)에 공급되며, 이에 따라 상기 제1 노드(N1)의 전압이 상승하여 밴드갭 기준 전압(VBGR)이 된다.
상기 스타트 업 회로(340)는 휴먼 모드에서 동작 모드 또는 동작 모드에서 휴먼 모드로 전환시 상기 연산 증폭기(310)의 출력이 원하는 동작점에 도달하도록 하는 역할을 한다.
상기 스타트 업 회로(340)는 제3노드(N3), 제4 노드(N4), 제1 PMOS 트랜지스터(MP1), 제2 PMOS 트랜지스터(MP2), 제3 PMOS 트랜지스터(MP3), 제1 NMOS 트랜지스터 내지 제5 NMOS 트랜지스터(MN1 ~ MN5)를 포함한다.
상기 제1 PMOS 트랜지스터(MP1)는 상기 제2 바이어스 전원(VDD)과 제3 노드(N3) 사이에 접속되며, 제1 제어신호(pwd)가 입력되는 게이트를 포함한다.
상기 제1 NMOS 트랜지스터(MN1)는 상기 제1 바이어스 전원(Vss)과 상기 제3 노드(N3) 사이에 접속되며, 상기 연산 증폭기(310)의 출력인 제1 전압(Vo)이 입력되는 게이트를 포함한다.
상기 제2 NMOS 트랜지스터(MN2)는 상기 제1 바이어스 전원(Vss)과 상기 제3 노드(N3) 사이에 접속되며, 상기 제1 제어신호(pwd)가 입력되는 게이트를 포함한다.
상기 제3 NMOS 트랜지스터(MN3)는 상기 제1 바이어스 전원(Vss)과 상기 제4 노드(N4) 사이에 접속되며, 상기 제3 노드(N3)에 접속된 게이트를 포함한다.
상기 제2 PMOS 트랜지스터(MP2)는 상기 제2 바이어스 전원(VDD)과 상기 제4 노드 (N4)사이에 접속되며, 상기 제4 노드(N4)에 접속된 게이트를 포함한다.
상기 제3 PMOS 트랜지스터(MP3)는 상기 제2 바이어스 전원(VDD)과 상기 제1 노드 (N1)사이에 접속되며, 상기 제2 PMOS 트랜지스터(MP2)의 게이트와 접속된 게이트를 포함한다.
상기 제4 NMOS 트랜지스터(MN4)는 상기 제1 바이어스 전원(Vss)과 상기 제1 노드(N1) 사이에 접속되며, 상기 제1 제어 신호(pwd)가 입력되는 게이트를 포함한 다.
상기 제1 제어 신호(pwd)는 상기 제1 PMOS 트랜지스터(MP1), 상기 제2 NMOS 트랜지스터(MN2), 및 상기 제4 NMOS 트랜지스터(MN4) 각각의 게이트로 입력된다.
상기 제1 제어 신호(pwd)가 하이 레벨일 때, 즉 휴면 모드일 때, 상기 제1 PMOS 트랜지스터(MP1)는 턴 오프되고, 상기 제2 NMOS 트랜지스터(MN2), 및 상기 제4 NMOS 트랜지스터(MN4)는 턴 온된다.
상기 제2 NMOS 트랜지스터(MN2)가 턴 온됨에 따라 상기 제3 NMOS 트랜지스터(MN3)의 게이트의 전위는 상기 제1 바이어스 전원(Vss)의 전압(Vss는 로우 레벨 전압이다)이 되어 상기 제3 NMOS 트랜지스터(MN3)는 턴 오프된다. 이때 상기 제3 NMOS 트랜지스터(MN3)의 게이트의 전위는 상기 연산 증폭기(310)의 출력(Vout)에 큰 영향을 받지 않고 신속히 감소하여 상기 제1 바이어스 전원(Vss)으로 될 수 있다.
또한 상기 제4 NMOS 트랜지스터(MN4)가 턴 온됨에 따라 상기 스타트 업 회로(340)의 출력(VBGR) 전압도 상기 연산 증폭기(310)의 출력(Vout)에 큰 영향을 받지 않고 신속히 상기 제1 바이어스 전원(Vss) 전압으로 된다. 이때 상기 제2 PMOS 트랜지스터(MP2) 및 상기 제3 PMOS 트랜지스터(MP3)는 전류 미러를 형성하며, 상기 제2 PMOS 트랜지스터(MP2)에 흐르는 드레인-소스 전류는 상기 제3 NMOS 트랜지스터를 통하여 흐르고, 상기 제3 PMOS 트랜지스터(MP3)에는 상기 제2 PMOS 트랜지스터(MP2)에 흐르는 드레인-소스 전류가 미러링된 전류가 흐르며, 미러링된 전류는 상기 턴 온된 제4 NMOS 트랜지스터(MN4)를 통하여 흐른다.
즉 동작 모드에서 휴면 모드로 전환시 상기 스타트 업 회로(340)의 출력(VBGR)은 상기 제1 바이어스 전원(Vss)의 전압으로 신속히 정착할 수 있다.
다음으로 상기 제1 제어 신호(pwd)의 전압 레벨이 로우 레벨이고 상기 제2 제어 신호(pwdb)의 전압 레벨이 하이 레벨일 때, 즉 동작 모드일 때, 상기 제1 PMOS 트랜지스터(MP1)는 턴 온되고, 상기 제2 NMOS 트랜지스터(MN2), 및 상기 제4 NMOS 트랜지스터(MN4)는 턴 오프된다.
상기 제2 제어 신호(pwdb)의 전압 레벨이 하이 레벨일 때, 일정한 값을 갖는 제1 드레인-소스 전류(Ibs)가 상기 기준 전압부(320)의 제1 노드(N1)에 공급되고, 이에 따라 상기 제1 노드(N1)의 전압이 신속히 밴드 갭 기준 전압(VBGR)이 된다. 결국 상기 스타트 업 회로(340)의 출력 전압(VBGR)은 상기 제1 노드(N1)의 전압이 되므로, 상기 스타트 업 회로(340)의 출력 전압(VBGR)은 동작 모드시 신속히 상기 밴드 갭 기준 전압(VBGR)으로 상승한다. 예컨대, 상기 밴드 갭 기준 전압(VBGR)은 도 4에 도시된 V1' ~ V5' 중 어느 하나(예컨대, 1.2V ~1.3V)일 수 있다.
도 4는 도 3에 도시된 밴드갭 기준 전압 발생 회로의 출력 전압의 파형을 나타낸다.
도 4를 참조하면, 상기 제1 제어 신호(pwd) 및 제2 제어 신호(pwdb)을 제어함에 따라 밴드갭 기준 전압 발생 회로의 출력, 즉 상기 스타트 업 회로(340)의 출 력(VBGR)은 휴면 모드에서 동작 모드로 전환시, 또는 동작 모드에서 휴면 모드로 전환시 정착 시간(settling time)이 도 2에 비하여 감소함을 알 수 있다. 따라서 본 발명의 실시 예에 따른 밴드갭 기준 전압 발생 회로는 빠른 스타트 업(start-up) 특성을 가진다.
또한 상기 제1 저항(R1), 상기 제2 저항(R2) 및 상기 제3 저항(R3)의 값을 조정하면, 공정 상의 미스매치(mismatch)로 인한 상기 연산 증폭기(310)를 구성하는 두 입력 트랜지스터들(미도시) 사이의 오프셋 전압(Voffset)의 변화에 따른 상기 밴드갭 기준 전압 발생 회로의 출력(VBGR)의 편차를 감소시킬 수 있다. 예컨대, 상기 오프셋 전압(Voffset)이 -10mV ~ 10mV일 때, 휴면 모드에서 동작 모드 전환시 VBGR은 V1' ~ V5'을 가질 수 있으며, VBGR의 편차(ΔV)는 최대 127mV(V1'-V5')이고, VBGR의 정착 시간은 약 2~ 2.5usec가 될 수 있다,
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 일반적인 밴드갭 기준 전압 발생회로를 나타내는 회로도이다.
도 2는 도 1에 도시된 밴드갭 기준 전압 발생 회로의 출력 전압(VBGR) 특성을 나타내는 그래프이다.
도 3은 본 발명의 실시 예에 따른 밴드 갭 기준 전압 발생 회로의 회로도이다.
도 4는 도 3에 도시된 밴드갭 기준 전압 발생 회로의 출력 전압의 파형을 나타낸다.
<도면 주요 부분에 대한 부호의 설명>
310: 연산 증폭기, 320: 기준전압부,
330: 바이어스부, 340: 스타트업 회로.

Claims (6)

  1. 반전 단자와 비반전 단자에 입력되는 기준 전압에 기초하여 제1 전압을 출력하는 연산 증폭기;
    상기 제1 전압이 피드백되는 제1 노드;
    휴면 모드에서 동작 모드 전환시 정전류원으로부터 미러링된 바이어스 전류를 상기 제1 노드에 공급하는 바이어스부;
    상기 제1 노드에 피드백된 제1 전압 및 상기 제1 노드에 공급되는 바이어스 전류에 기초하여 상기 반전 단자 및 비반전 단자 각각에 기준 전압을 공급하는 기준 전압부; 및
    상기 휴면 모드에서 동작 모드 전환시 상기 바이어스부에 의하여 상기 정전류원으로부터 미러링된 바이어스 전류에 기초하여 발생하는 상기 제1 노드의 전압을 밴드갭 기준 전압으로 출력하는 스타트 업 회로를 포함하며,
    상기 바이어스부는,
    제1 게이트, 및 상기 제1 노드와 제1 바이어스 전원에 접속되는 제1 드레인 및 제1 소스를 포함하는 제1 바이어스 트랜지스터;
    상기 제1 게이트와 접속된 제2 게이트, 상기 제1 바이어스 전원과 접속된 제2 드레인 및 상기 제2 게이트와 상호 접속된 제2 소스를 포함하는 제2 바이어스 트랜지스터;
    상기 제2 소스 및 제2 바이어스 전원 사이에 접속되어 상기 제2 바이어스 트랜지스터에 일정한 전류를 공급하는 정전류원; 및
    제1 제어신호가 입력되는 제3 게이트, 상기 제1 바이어스 전원과 접속된 제3 드레인, 및 상기 제1 게이트와 접속된 제3 소스를 포함하는 제3 바이어스 트랜지스터를 포함하는 것을 특징으로 하는 밴드 갭 기준 전압 발생 회로.
  2. 삭제
  3. 제1항에 있어서, 상기 기준 전압부는,
    제1 이미터, 상기 제2 바이어스 전원에 접속된 제1 베이스 및 제1 컬렉터를 포함하는 제1 바이폴라 트랜지스터;
    제2 이미터, 상기 제2 바이어스 전원에 접속된 제2 베이스 및 제2 컬렉터를 포함하는 제2 바이폴라 트랜지스터;
    상기 제1 노드와 상기 제1 이미터 사이에 접속된 제1 저항;
    상기 제1 노드와 제2 노드 사이에 접속된 제2 저항; 및
    상기 제2 노드와 상기 제2 이미터 사이에 접속된 제3 저항을 포함하며,
    상기 제2 노드는 상기 연산 증폭기의 비반전 입력 단자에 접속되고, 상기 제1 이미터는 상기 연산 증폭기의 반전 입력 단자에 접속되는 것을 특징으로 하는 밴드 갭 기준 전압 발생 회로.
  4. 제3항에 있어서, 상기 스타트 업 회로는,
    상기 제1 바이어스 전원과 제3 노드 사이에 접속되며, 제2 제어신호가 입력되는 제4 게이트를 포함하는 제1 도전형의 제1 트랜지스터;
    상기 제2 바이어스 전원과 상기 제3 노드 사이에 접속되며, 상기 제1 전압이 입력되는 제5 게이트를 포함하는 제2 도전형의 제2 트랜지스터;
    상기 제2 바이어스 전원과 상기 제3 노드 사이에 접속되며, 상기 제2 제어신호가 입력되는 제6 게이트를 포함하는 제2 도전형의 제3 트랜지스터;
    상기 제2 바이어스 전원과 제4 노드 사이에 접속되며, 상기 제3 노드에 접속된 제7 게이트를 포함하는 제2 도전형의 제4 트랜지스터;
    상기 제1 바이어스 전원과 상기 제4 노드 사이에 접속되며, 상기 제4 노드 사이에 접속된 제8 게이트를 포함하는 제1 도전형의 제5 트랜지스터;
    상기 제1 바이어스 전원과 상기 제1 노드 사이에 접속되며, 상기 제8 게이트와 접속된 제9 게이트를 포함하는 제1 도전형의 제6 트랜지스터; 및
    상기 제2 바이어스 전원과 상기 제1 노드 사이에 접속되며, 상기 제2 제어 신호가 입력되는 제10 게이트를 포함하는 제2 도전형의 제7 트랜지스터를 포함하는 것을 특징으로 하는 밴드 갭 기준 전압 발생 회로.
  5. 제4항에 있어서,
    상기 제1 도전형의 제1, 제5, 및 제6 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 도전형의 제2, 제3, 제4, 및 제7 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 밴드 갭 기준 전압 발생 회로.
  6. 제5항에 있어서,
    상기 제2 제어 신호는 상기 제1 제어 신호와 상반된 레벨을 갖는 것을 특징으로 하는 밴드 갭 기준 전압 발생 회로.
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