JP3324160B2 - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に用い
る基準電圧発生回路に関するものである。
る基準電圧発生回路に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路では、特にダイナ
ミックＲＡＭでは素子の微細化が進み、トランジスタ性
能を最大に引き出すのに適した電圧が低下してきてい
る。これに対して使用装置での電源電圧が下がっておら
ず、このため内部降圧回路によりチップ内部での電圧を
降下させている。このような降圧回路では基準電圧発生
回路で発生された電圧を基準とした降圧電圧をチップ内
部に供給している。
ミックＲＡＭでは素子の微細化が進み、トランジスタ性
能を最大に引き出すのに適した電圧が低下してきてい
る。これに対して使用装置での電源電圧が下がっておら
ず、このため内部降圧回路によりチップ内部での電圧を
降下させている。このような降圧回路では基準電圧発生
回路で発生された電圧を基準とした降圧電圧をチップ内
部に供給している。
【０００３】従来の基準電圧発生回路を図１１に示す
（特開昭63-244217号公報）。図１１に示すように、第
１列に電源VCCからダイオード接続されたＰ型ＭＯＳト
ランジスタP100,P200を直列に設け、Ｐ型ＭＯＳトラン
ジスタP200とグランドGNDの間にＮ型ＭＯＳトランジス
タN100を直列に接続する。第2列にはGNDからダイオード
接続されたＮ型ＭＯＳトランジスタN300,N200を直列に
設け、Ｎ型ＭＯＳトランジスタN200とVCCの間にＰ型Ｍ
ＯＳトランジスタP300を直列に接続する。Ｎ型ＭＯＳト
ランジスタN100のゲートとＮ型ＭＯＳトランジスタN200
のゲート、ドレインを接続する。このノード電位が基準
電圧VREF'となる。Ｐ型ＭＯＳトランジスタP300のゲー
トとＰ型ＭＯＳトランジスタP200のゲート、ドレインを
接続する。すなわち、第１列の出力がノード100を介し
Ｐ型ＭＯＳトランジスタP300のゲートの入力となり第２
列の出力を制御し,一方第２列の出力がノード200を介し
Ｎ型ＭＯＳトランジスタN100のゲートの入力となり、第
１列の出力を制御するというフィードバックの構成とな
っている。例えば、図１１において、全MOSトランジス
タのゲート長を同じとし、Ｐ型ＭＯＳトランジスタのし
きい値電圧の絶対値をVTP、移動度係数をk'p、Ｎ型ＭＯ
Ｓトランジスタのしきい値をVTN、移動度係数をk'n、P3
00のゲート幅をWp、N100のゲート幅をWn、他のMOSトラ
ンジスタのゲート幅をWとし、全MOSトランジスタを飽和
領域で動作させると、基準電圧出力VREF'は、（数１）
で表される。
（特開昭63-244217号公報）。図１１に示すように、第
１列に電源VCCからダイオード接続されたＰ型ＭＯＳト
ランジスタP100,P200を直列に設け、Ｐ型ＭＯＳトラン
ジスタP200とグランドGNDの間にＮ型ＭＯＳトランジス
タN100を直列に接続する。第2列にはGNDからダイオード
接続されたＮ型ＭＯＳトランジスタN300,N200を直列に
設け、Ｎ型ＭＯＳトランジスタN200とVCCの間にＰ型Ｍ
ＯＳトランジスタP300を直列に接続する。Ｎ型ＭＯＳト
ランジスタN100のゲートとＮ型ＭＯＳトランジスタN200
のゲート、ドレインを接続する。このノード電位が基準
電圧VREF'となる。Ｐ型ＭＯＳトランジスタP300のゲー
トとＰ型ＭＯＳトランジスタP200のゲート、ドレインを
接続する。すなわち、第１列の出力がノード100を介し
Ｐ型ＭＯＳトランジスタP300のゲートの入力となり第２
列の出力を制御し,一方第２列の出力がノード200を介し
Ｎ型ＭＯＳトランジスタN100のゲートの入力となり、第
１列の出力を制御するというフィードバックの構成とな
っている。例えば、図１１において、全MOSトランジス
タのゲート長を同じとし、Ｐ型ＭＯＳトランジスタのし
きい値電圧の絶対値をVTP、移動度係数をk'p、Ｎ型ＭＯ
Ｓトランジスタのしきい値をVTN、移動度係数をk'n、P3
00のゲート幅をWp、N100のゲート幅をWn、他のMOSトラ
ンジスタのゲート幅をWとし、全MOSトランジスタを飽和
領域で動作させると、基準電圧出力VREF'は、（数１）
で表される。
【０００４】
【数１】
【０００５】基準電圧出力VREF'は（数１）で示したよ
うに各々のトランジスタのゲ−ト幅で設定でき、MOSト
ランジスタのしきい値を基準とした値となり、電源電圧
には依存しない。（数１）には示されていないがゲ−ト
長でも設定できる。また、全MOSトランジスタを飽和領
域で動作させる条件としては、電源電圧VCCが 電源電圧（VCC）＞設定基準電圧出力（VREF'）−VTN＋
２＊VTP という条件の時に基準電圧出力VREF'が電源電圧VCCに対
して一定となる。
うに各々のトランジスタのゲ−ト幅で設定でき、MOSト
ランジスタのしきい値を基準とした値となり、電源電圧
には依存しない。（数１）には示されていないがゲ−ト
長でも設定できる。また、全MOSトランジスタを飽和領
域で動作させる条件としては、電源電圧VCCが 電源電圧（VCC）＞設定基準電圧出力（VREF'）−VTN＋
２＊VTP という条件の時に基準電圧出力VREF'が電源電圧VCCに対
して一定となる。
【０００６】
【発明が解決しようとする課題】このように、Ｐ型、Ｎ
型ＭＯＳトランジスタのしきい値を用い、サイズにより
その基準電圧を簡便に決定できる従来回路の基準電圧発
生回路は、電源電圧の広い範囲で電源電圧に対する依存
性がないが、温度に対して大きな依存性があった。これ
は基準電圧発生の基準となるP型、N型各々のMOSトラン
ジスタのしきい値電圧に温度依存性があり、高温時には
その絶対値が低下する。このため（数１）からわかるよ
うに高温時には基準電圧出力VREF'が低下する。その様
子を図４に示す。これは従来回路を作製し実測した結果
である。図を見て分かるように２５度に於て３．３０Ｖ
が１００度では３．１５Ｖと、７５度の温度変化に対し
て０．１５Ｖ、４．５％低下している。このような温度
依存性は高温時にはデバイススピードを低下させ、低温
時にはデバイスの消費電流を上昇させるため問題であっ
た。
型ＭＯＳトランジスタのしきい値を用い、サイズにより
その基準電圧を簡便に決定できる従来回路の基準電圧発
生回路は、電源電圧の広い範囲で電源電圧に対する依存
性がないが、温度に対して大きな依存性があった。これ
は基準電圧発生の基準となるP型、N型各々のMOSトラン
ジスタのしきい値電圧に温度依存性があり、高温時には
その絶対値が低下する。このため（数１）からわかるよ
うに高温時には基準電圧出力VREF'が低下する。その様
子を図４に示す。これは従来回路を作製し実測した結果
である。図を見て分かるように２５度に於て３．３０Ｖ
が１００度では３．１５Ｖと、７５度の温度変化に対し
て０．１５Ｖ、４．５％低下している。このような温度
依存性は高温時にはデバイススピードを低下させ、低温
時にはデバイスの消費電流を上昇させるため問題であっ
た。
【０００７】
【課題を解決するための手段】上記課題を解決するため
本発明の基準電圧発生回路は、カレントミラー回路によ
って電流が決定される定電流源と、前記定電流源に接続
された負荷回路とを備え、前記カレントミラー回路は、
負荷として、基準電源にダイオード接続された第１のＭ
ＯＳトランジスタと、前記第１のＭＯＳトランジスタの
ゲートおよびドレインにゲートが接続され前記基準電源
に抵抗を介してソースが接続された第２のＭＯＳトラン
ジスタとを有し、前記カレントミラー回路を流れる電流
が正の温度依存性を持つように構成され、前記負荷回路
は、前記カレントミラー回路によって決定される電流の
正の温度依存性をキャンセルして前記負荷回路に発生す
る電圧を基準電圧出力として出力するよう、ダイオード
接続されたＭＯＳトランジスタを直列並列接続した組み
合わせから成ることを特徴とするものである。
本発明の基準電圧発生回路は、カレントミラー回路によ
って電流が決定される定電流源と、前記定電流源に接続
された負荷回路とを備え、前記カレントミラー回路は、
負荷として、基準電源にダイオード接続された第１のＭ
ＯＳトランジスタと、前記第１のＭＯＳトランジスタの
ゲートおよびドレインにゲートが接続され前記基準電源
に抵抗を介してソースが接続された第２のＭＯＳトラン
ジスタとを有し、前記カレントミラー回路を流れる電流
が正の温度依存性を持つように構成され、前記負荷回路
は、前記カレントミラー回路によって決定される電流の
正の温度依存性をキャンセルして前記負荷回路に発生す
る電圧を基準電圧出力として出力するよう、ダイオード
接続されたＭＯＳトランジスタを直列並列接続した組み
合わせから成ることを特徴とするものである。
【０００８】
【作用】上記構成により、基準電圧の温度依存性を自由
に設定することが可能となり、本発明の基準電圧を用い
た電源電圧変換回路によれば、高温時の基準電圧の低下
によるデバイススピードの低下や、低温時のデバイスの
消費電流の上昇等を抑える温度依存性の少ない半導体集
積回路が実現できる。また、逆に高温時に基準電圧を上
昇させ、高温時のデバイススピードの低下を補償する温
度依存性の基準電圧を発生することも可能である。
に設定することが可能となり、本発明の基準電圧を用い
た電源電圧変換回路によれば、高温時の基準電圧の低下
によるデバイススピードの低下や、低温時のデバイスの
消費電流の上昇等を抑える温度依存性の少ない半導体集
積回路が実現できる。また、逆に高温時に基準電圧を上
昇させ、高温時のデバイススピードの低下を補償する温
度依存性の基準電圧を発生することも可能である。
【０００９】
【実施例】まず、本発明の基準電圧発生回路の第１の実
施例について、図１を参照しながら説明する。
施例について、図１を参照しながら説明する。
【００１０】本回路は大きく２つのブロックより構成さ
れており、電源電圧によらず一定電流を供給する定電流
源１とＰ型ＭＯＳトランジスタにより構成された負荷回
路２よりなり、負荷回路２に発生する電圧を基準電圧と
して出力する。また、前者の出力する電流値の正の温度
依存性と、後者の電流に対する出力電圧の負の温度依存
性により全体としての温度依存性をキャンセルし温度依
存性の極めて少ない基準電圧発生回路を構成している。
定電流源１は定電流源３と電流源の電圧レベルを変換す
る回路４よりなる。
れており、電源電圧によらず一定電流を供給する定電流
源１とＰ型ＭＯＳトランジスタにより構成された負荷回
路２よりなり、負荷回路２に発生する電圧を基準電圧と
して出力する。また、前者の出力する電流値の正の温度
依存性と、後者の電流に対する出力電圧の負の温度依存
性により全体としての温度依存性をキャンセルし温度依
存性の極めて少ない基準電圧発生回路を構成している。
定電流源１は定電流源３と電流源の電圧レベルを変換す
る回路４よりなる。
【００１１】まず定電流源３の回路動作について図１を
参照しながら説明する。図１は本発明にかかる基準電圧
発生回路であり、図中３が基本の定電流源回路部であ
る。Ｎ型ＭＯＳトランジスタN1,N2によりカレントミラ
ーを構成し、このカレントミラー出力側にはダイオード
接続されたＰ型ＭＯＳトランジスタP1が接続されてお
り、そのゲート電位により制御されるＰ型ＭＯＳトラン
ジスタP2のソースがポリシリコン抵抗Rを介して電源VCC
に接続されている。また、ドレイン側がＮ型ＭＯＳトラ
ンジスタN2のドレイン側に接続されている。Ｎ型ＭＯＳ
トランジスタN1,N2のカレントミラーにはさらにカレン
トミラー接続されたＮ型ＭＯＳトランジスタN3があり、
これが定電流源３の出力となる。
参照しながら説明する。図１は本発明にかかる基準電圧
発生回路であり、図中３が基本の定電流源回路部であ
る。Ｎ型ＭＯＳトランジスタN1,N2によりカレントミラ
ーを構成し、このカレントミラー出力側にはダイオード
接続されたＰ型ＭＯＳトランジスタP1が接続されてお
り、そのゲート電位により制御されるＰ型ＭＯＳトラン
ジスタP2のソースがポリシリコン抵抗Rを介して電源VCC
に接続されている。また、ドレイン側がＮ型ＭＯＳトラ
ンジスタN2のドレイン側に接続されている。Ｎ型ＭＯＳ
トランジスタN1,N2のカレントミラーにはさらにカレン
トミラー接続されたＮ型ＭＯＳトランジスタN3があり、
これが定電流源３の出力となる。
【００１２】電流源の電圧レベルを変換する回路４は定
電流源３の出力を、Ｐ型ＭＯＳトランジスタP3,P4によ
りVCC電源側に構成されたカレントミラーの入力P3側に
入力し、Ｐ型ＭＯＳトランジスタP4ドレインより定電流
を出力する。
電流源３の出力を、Ｐ型ＭＯＳトランジスタP3,P4によ
りVCC電源側に構成されたカレントミラーの入力P3側に
入力し、Ｐ型ＭＯＳトランジスタP4ドレインより定電流
を出力する。
【００１３】この回路において、全ＭＯＳトランジスタ
を飽和領域で動作させ、Ｎ型ＭＯＳトランジスタN1,N2,
N3およびＰ型ＭＯＳトランジスタP3,P4のミラー比を式
の簡単化のために１：１：１および１：１とした時、定
電流源１の出力 I0は（数２）のように与えられる。
を飽和領域で動作させ、Ｎ型ＭＯＳトランジスタN1,N2,
N3およびＰ型ＭＯＳトランジスタP3,P4のミラー比を式
の簡単化のために１：１：１および１：１とした時、定
電流源１の出力 I0は（数２）のように与えられる。
【００１４】
【数２】
【００１５】また負荷回路２はダイオード接続したＰ型
ＭＯＳトランジスタP5〜P8の直並列接続したものであ
る。
ＭＯＳトランジスタP5〜P8の直並列接続したものであ
る。
【００１６】今簡単のために、ダイオード接続した同じ
サイズのＰ型ＭＯＳトランジスタｎ段を単純に直列接続
した負荷回路の場合を考えて見る。その場合の基準電圧
出力VREFは（数３）で与えられる。
サイズのＰ型ＭＯＳトランジスタｎ段を単純に直列接続
した負荷回路の場合を考えて見る。その場合の基準電圧
出力VREFは（数３）で与えられる。
【００１７】
【数３】
【００１８】（数２）（数３）より基準電圧出力VREFの
式を導くと（数４）のようになる。
式を導くと（数４）のようになる。
【００１９】
【数４】
【００２０】（数４）の第２項はＰ型MOSトランジスタ
のしきい値電圧の項であるため負の温度依存性を持って
おり、負荷側の段数ｎが多いほどおおきくなることがわ
かる。第１項はＰ型MOSトランジスタの利得係数の温度
係数と抵抗体の温度係数の積の逆数項であり、また負荷
側の段数ｎが多いほど小さくなることがわかる。
のしきい値電圧の項であるため負の温度依存性を持って
おり、負荷側の段数ｎが多いほどおおきくなることがわ
かる。第１項はＰ型MOSトランジスタの利得係数の温度
係数と抵抗体の温度係数の積の逆数項であり、また負荷
側の段数ｎが多いほど小さくなることがわかる。
【００２１】ここで（数４）の抵抗体、Ｐ型ＭＯＳトラ
ンジスタの利得係数の逆数、Ｐ型ＭＯＳトランジスタの
しきい値電圧のそれぞれに対する温度の依存性を一次近
似すると（数５）、（数６）、（数７）のようになる。
（数５）に於けるαR0はどの様な抵抗体材料を用いるか
により変わる。また、Ｐ型ＭＯＳトランジスタの利得係
数の温度依存性はホール移動度の温度依存性によりほぼ
決まり（数６）ようになり、しきい値電圧の温度依存性
は（数７）のようになる。
ンジスタの利得係数の逆数、Ｐ型ＭＯＳトランジスタの
しきい値電圧のそれぞれに対する温度の依存性を一次近
似すると（数５）、（数６）、（数７）のようになる。
（数５）に於けるαR0はどの様な抵抗体材料を用いるか
により変わる。また、Ｐ型ＭＯＳトランジスタの利得係
数の温度依存性はホール移動度の温度依存性によりほぼ
決まり（数６）ようになり、しきい値電圧の温度依存性
は（数７）のようになる。
【００２２】
【数５】
【００２３】
【数６】
【００２４】
【数７】
【００２５】（数４）〜（数７）を用いて、基準電圧出
力VREFの温度変位を計算によりグラフ化したものが図２
〜図４であり、各々の図でαR0をパラメータにとり、図
毎に負荷のＰ型ＭＯＳトランジスタの段数を１段、２
段、３段接続した時を示したものである。なお、２５度
での基準電圧VREF0は３.３Ｖ、Ｐ型ＭＯＳトランジスタ
のしきい値電圧VTP0は０.８Ｖとした。
力VREFの温度変位を計算によりグラフ化したものが図２
〜図４であり、各々の図でαR0をパラメータにとり、図
毎に負荷のＰ型ＭＯＳトランジスタの段数を１段、２
段、３段接続した時を示したものである。なお、２５度
での基準電圧VREF0は３.３Ｖ、Ｐ型ＭＯＳトランジスタ
のしきい値電圧VTP0は０.８Ｖとした。
【００２６】温度に対する抵抗値変化率αR0が同じであ
っても、負荷のＰ型ＭＯＳトランジスタの段数が１段、
２段、３段と増えるにつれ、温度に対するVREFの変化率
は減少し、３段では抵抗値変化率αR0が０であっても負
の温度依存性になる。温度に対する抵抗値変化率αR0が
４．０＊１０-5 deg-1では、段数として最小のｎ＝１に
於いても基準電圧出力VREFが負の温度依存性をもつこと
がわかる。このため温度に対する抵抗値変化率αR0が
４．０＊１０-5 deg-1程度あるＮウェル抵抗などを用い
た本回路では温度補償を行ないゼロにすることができな
いことがわかる。
っても、負荷のＰ型ＭＯＳトランジスタの段数が１段、
２段、３段と増えるにつれ、温度に対するVREFの変化率
は減少し、３段では抵抗値変化率αR0が０であっても負
の温度依存性になる。温度に対する抵抗値変化率αR0が
４．０＊１０-5 deg-1では、段数として最小のｎ＝１に
於いても基準電圧出力VREFが負の温度依存性をもつこと
がわかる。このため温度に対する抵抗値変化率αR0が
４．０＊１０-5 deg-1程度あるＮウェル抵抗などを用い
た本回路では温度補償を行ないゼロにすることができな
いことがわかる。
【００２７】高濃度に不純物をドープされたポリシリコ
ン抵抗の温度に対する抵抗値変化率αR0は０．４３＊１
０-5 deg-1程度であり、αR0が０．５＊１０-5 deg-1の
温度依存性を見ると、負荷のＰ型ＭＯＳトランジスタの
段数が２段では１００度付近でVREF変位＋０．２Ｖ程
度、３段ではVREF変位−０．１５Ｖ程度となり、この間
の段数相当の温度補償ができればよいことがわかる。実
際に２段と３段という整数段以外の中間値的な特性を得
るために、本実施例に示すように１段のダイオード接続
されたＭＯＳ型トランジスタに、ダイオード接続された
ＭＯＳ型トランジスタを２個直列接続したものに、１段
のダイオード接続されたＭＯＳ型トランジスタを並列接
続した負荷を接続し温度依存性をほとんどなくすことが
できる。
ン抵抗の温度に対する抵抗値変化率αR0は０．４３＊１
０-5 deg-1程度であり、αR0が０．５＊１０-5 deg-1の
温度依存性を見ると、負荷のＰ型ＭＯＳトランジスタの
段数が２段では１００度付近でVREF変位＋０．２Ｖ程
度、３段ではVREF変位−０．１５Ｖ程度となり、この間
の段数相当の温度補償ができればよいことがわかる。実
際に２段と３段という整数段以外の中間値的な特性を得
るために、本実施例に示すように１段のダイオード接続
されたＭＯＳ型トランジスタに、ダイオード接続された
ＭＯＳ型トランジスタを２個直列接続したものに、１段
のダイオード接続されたＭＯＳ型トランジスタを並列接
続した負荷を接続し温度依存性をほとんどなくすことが
できる。
【００２８】図５に並列接続ＭＯＳ型トランジスタの左
側列P5,P6右側列P7及びGND側の負荷P8のＰ型ＭＯＳトラ
ンジスタの利得係数比βL:βR:βを0:1:1、0.938:0.15
6:1、0.988:0.06:1、0.995:0.04:1、0.999:0.02:1にし
た場合のVREF変位の温度依存性を計算により求めたグラ
フを示す。２５度での設定基準電圧、しきい値電圧は先
と同じである。２段直列側βLの利得係数比を大きくさ
せていくことにより、２段負荷の温度依存性から徐々に
３段負荷の温度依存性に近づいていくことがわかる。Ｐ
型ＭＯＳトランジスタの利得係数比 βL : βR : β が
0.995 : 0.04 :1 において０度から１５０度の範囲に
おいてVREF変位が２０ｍＶ以内の極めて温度依存性の少
ない基準電圧発生ができることがわかる。
側列P5,P6右側列P7及びGND側の負荷P8のＰ型ＭＯＳトラ
ンジスタの利得係数比βL:βR:βを0:1:1、0.938:0.15
6:1、0.988:0.06:1、0.995:0.04:1、0.999:0.02:1にし
た場合のVREF変位の温度依存性を計算により求めたグラ
フを示す。２５度での設定基準電圧、しきい値電圧は先
と同じである。２段直列側βLの利得係数比を大きくさ
せていくことにより、２段負荷の温度依存性から徐々に
３段負荷の温度依存性に近づいていくことがわかる。Ｐ
型ＭＯＳトランジスタの利得係数比 βL : βR : β が
0.995 : 0.04 :1 において０度から１５０度の範囲に
おいてVREF変位が２０ｍＶ以内の極めて温度依存性の少
ない基準電圧発生ができることがわかる。
【００２９】このようにポリシリコン抵抗を用いて、出
力側負荷に１段のダイオード接続されたＭＯＳ型トラン
ジスタに、ダイオード接続されたＭＯＳ型トランジスタ
を２個直列接続したものに、１段のダイオード接続され
たＭＯＳ型トランジスタを並列接続した負荷を接続し、
利得係数すなわちサイズを調整することにより温度依存
性を調整できることがわかる。
力側負荷に１段のダイオード接続されたＭＯＳ型トラン
ジスタに、ダイオード接続されたＭＯＳ型トランジスタ
を２個直列接続したものに、１段のダイオード接続され
たＭＯＳ型トランジスタを並列接続した負荷を接続し、
利得係数すなわちサイズを調整することにより温度依存
性を調整できることがわかる。
【００３０】本実施例では、ＭＯＳトランジスタN3、P3
を介してP4から定電流源出力しているが、Ｐ型ＭＯＳト
ランジスタP4のゲートを直接P1のゲートに接続しても同
様の効果が得られる。またＰ，Ｎの導電型を逆にしＭＯ
ＳトランジスタP3部にＭＯＳトランジスタにより構成さ
れた負荷を配置しても同様の効果が得られる。
を介してP4から定電流源出力しているが、Ｐ型ＭＯＳト
ランジスタP4のゲートを直接P1のゲートに接続しても同
様の効果が得られる。またＰ，Ｎの導電型を逆にしＭＯ
ＳトランジスタP3部にＭＯＳトランジスタにより構成さ
れた負荷を配置しても同様の効果が得られる。
【００３１】本発明の基準電圧発生回路の第２の実施例
について、図６を用いて説明する。第１の実施例の負荷
回路２ではＰ型ＭＯＳトランジスタのみで構成されてい
るが、本実施例では構成要素にヒューズを加えたもので
ある。ダイオード接続されたＰ型ＭＯＳトランジスタと
ヒューズを直列接続したユニットを複数並列接続したユ
ニットと、ダイオード接続されたＰ型ＭＯＳトランジス
タとヒューズを並列接続したユニットを複数直列接続し
たユニットからなっている。先にのべたように、ダイオ
ード接続したＰ型ＭＯＳトランジスタの直並列の組み合
わせ、そのサイズの調整をすることにより、温度依存性
を変化させることが可能である。このため、ウェハー工
程終了後任意のヒューズをレーザー等でトリミングする
ことにより、Ｐ型ＭＯＳトランジスタの直並列の組合
せ、実効的サイズを変化させ、出力電圧値およびその温
度依存性を調整することが可能となる。
について、図６を用いて説明する。第１の実施例の負荷
回路２ではＰ型ＭＯＳトランジスタのみで構成されてい
るが、本実施例では構成要素にヒューズを加えたもので
ある。ダイオード接続されたＰ型ＭＯＳトランジスタと
ヒューズを直列接続したユニットを複数並列接続したユ
ニットと、ダイオード接続されたＰ型ＭＯＳトランジス
タとヒューズを並列接続したユニットを複数直列接続し
たユニットからなっている。先にのべたように、ダイオ
ード接続したＰ型ＭＯＳトランジスタの直並列の組み合
わせ、そのサイズの調整をすることにより、温度依存性
を変化させることが可能である。このため、ウェハー工
程終了後任意のヒューズをレーザー等でトリミングする
ことにより、Ｐ型ＭＯＳトランジスタの直並列の組合
せ、実効的サイズを変化させ、出力電圧値およびその温
度依存性を調整することが可能となる。
【００３２】本発明の基準電圧発生回路の第３の実施例
について、図７を参照しながら説明する。本回路では、
第１の実施例の定電流源を構成するＮ型ＭＯＳトランジ
スタN1,N2部がそれぞれＮ型ＭＯＳトランジスタN1a〜N1
d,N2a〜N2dに変更されており、N1b〜N1d,N2b〜N2dのＮ
型ＭＯＳトランジスタそれぞれのドレイン側にはヒュー
ズF1a〜F1c,F2a〜F2cが接続されている。これはカレン
トミラーを構成しているノード１側、ノード２側のＭＯ
Ｓトランジスタサイズ比を、ヒューズF1a〜F1c,F2a〜F2
cをトリミングすることによりミラー比を変化させ、設
定電流I0の調整ができるようにしたものである。標準デ
バイスパラメータを用いて、ヒューズトリミング無しの
場合のサイズ設計し、ウェハー工程を進め、工程終了後
ウェハーテスト時に基準電圧を測定し、設定値とのずれ
量に応じてヒューズF1a〜F1c,F2a〜F2cを適宜トリミン
グする。ノード１側のヒューズをトリミングすることに
より設定電流I0は減少し、それに伴い基準電圧VREFが降
下する。一方、ノード２側のヒューズをトリミングする
ことにより設定電流I0は増加し、それに伴い基準電圧VR
EFが上昇する。このように、ヒューズトリミングによる
実効的なデバイスサイズの変更を可能にすることによ
り、工程ばらつきによる基準電圧の変動があっても、ウ
ェハー工程後再調整が可能となり、所定の基準電圧を出
力できるようになる。
について、図７を参照しながら説明する。本回路では、
第１の実施例の定電流源を構成するＮ型ＭＯＳトランジ
スタN1,N2部がそれぞれＮ型ＭＯＳトランジスタN1a〜N1
d,N2a〜N2dに変更されており、N1b〜N1d,N2b〜N2dのＮ
型ＭＯＳトランジスタそれぞれのドレイン側にはヒュー
ズF1a〜F1c,F2a〜F2cが接続されている。これはカレン
トミラーを構成しているノード１側、ノード２側のＭＯ
Ｓトランジスタサイズ比を、ヒューズF1a〜F1c,F2a〜F2
cをトリミングすることによりミラー比を変化させ、設
定電流I0の調整ができるようにしたものである。標準デ
バイスパラメータを用いて、ヒューズトリミング無しの
場合のサイズ設計し、ウェハー工程を進め、工程終了後
ウェハーテスト時に基準電圧を測定し、設定値とのずれ
量に応じてヒューズF1a〜F1c,F2a〜F2cを適宜トリミン
グする。ノード１側のヒューズをトリミングすることに
より設定電流I0は減少し、それに伴い基準電圧VREFが降
下する。一方、ノード２側のヒューズをトリミングする
ことにより設定電流I0は増加し、それに伴い基準電圧VR
EFが上昇する。このように、ヒューズトリミングによる
実効的なデバイスサイズの変更を可能にすることによ
り、工程ばらつきによる基準電圧の変動があっても、ウ
ェハー工程後再調整が可能となり、所定の基準電圧を出
力できるようになる。
【００３３】本発明の基準電圧発生回路の第４の実施例
について、図８を参照しながら説明する。本回路では、
第１の実施例の定電流源３を構成する回路に電源投入時
用のスタートアップ回路５が追加されている。ＭＯＳト
ランジスタP1,P2,N1,N2により構成される回路は、ノー
ド１側、ノード２側各々先のI0が流れ安定となる場合と
電流がゼロで安定となる場合の２つの安定点がある。本
回路ではノード１側に流れる電流を、Ｐ型ＭＯＳトラン
ジスタP1とカレントミラー接続されたＰ型ＭＯＳトラン
ジスタP9と、ダイオード接続されたＮ型ＭＯＳトランジ
スタ負荷N4によって構成されるインバータで検知し、電
流が流れていない場合にはＰ型ＭＯＳトランジスタP10
を介してノード２に電流を流し込み、カレントミラー接
続されているＮ型ＭＯＳトランジスタN1,N2のゲート電
位を上昇させ、N1トランジスタをＯＮ状態にする。この
ことによりノード１の電圧が低下し、Ｐ型ＭＯＳトラン
ジスタP1がＯＮすると共にＰ型ＭＯＳトランジスタP2、
P9がＯＮ状態となる。Ｐ型ＭＯＳトランジスタP2がＯＮ
になることにより、ノード２に電流が流れ込むようにな
り、ノード１側、ノード２側のフィードバックがかか
る。一方Ｐ型ＭＯＳトランジスタP9がＯＮになることに
より、Ｐ型ＭＯＳトランジスタP10を介してノード２に
流れ込む電流が止まり、設定の電流I0でフィードバック
動作するようになる。このような、電源投入時用スター
トアップ回路を付属することにより、必ず設定電流で動
作する信頼性の高い基準電圧発生回路が実現できる。
について、図８を参照しながら説明する。本回路では、
第１の実施例の定電流源３を構成する回路に電源投入時
用のスタートアップ回路５が追加されている。ＭＯＳト
ランジスタP1,P2,N1,N2により構成される回路は、ノー
ド１側、ノード２側各々先のI0が流れ安定となる場合と
電流がゼロで安定となる場合の２つの安定点がある。本
回路ではノード１側に流れる電流を、Ｐ型ＭＯＳトラン
ジスタP1とカレントミラー接続されたＰ型ＭＯＳトラン
ジスタP9と、ダイオード接続されたＮ型ＭＯＳトランジ
スタ負荷N4によって構成されるインバータで検知し、電
流が流れていない場合にはＰ型ＭＯＳトランジスタP10
を介してノード２に電流を流し込み、カレントミラー接
続されているＮ型ＭＯＳトランジスタN1,N2のゲート電
位を上昇させ、N1トランジスタをＯＮ状態にする。この
ことによりノード１の電圧が低下し、Ｐ型ＭＯＳトラン
ジスタP1がＯＮすると共にＰ型ＭＯＳトランジスタP2、
P9がＯＮ状態となる。Ｐ型ＭＯＳトランジスタP2がＯＮ
になることにより、ノード２に電流が流れ込むようにな
り、ノード１側、ノード２側のフィードバックがかか
る。一方Ｐ型ＭＯＳトランジスタP9がＯＮになることに
より、Ｐ型ＭＯＳトランジスタP10を介してノード２に
流れ込む電流が止まり、設定の電流I0でフィードバック
動作するようになる。このような、電源投入時用スター
トアップ回路を付属することにより、必ず設定電流で動
作する信頼性の高い基準電圧発生回路が実現できる。
【００３４】本発明の基準電圧発生回路の第５の実施例
について、図９を参照しながら説明する。本回路では、
第１の実施例の定電流源３を構成する回路に電源投入時
用のスタートアップ回路５’が追加されている。電源投
入直後、図中の電流I0が流れておらず、電流ゼロのとき
には、ノード１の電位はVCC-VTP以上、ノード２の電位
はVTN以下であり、出力電圧VREFは０Ｖである。このた
め、Ｐ型ＭＯＳトランジスタP11はＯＮ状態となり、ノ
ード１からノード２へ電流を流し込み、カレントミラー
接続されているＮ型ＭＯＳトランジスタN1,N2のゲート
電位を上昇させ、N1トランジスタをＯＮ状態にする。こ
のこととノード１からノード２に電流を流し込むことに
よりノード１の電圧が低下し、Ｐ型ＭＯＳトランジスタ
P1がＯＮし、さらにＰ型ＭＯＳトランジスタP2がＯＮ状
態となる。このことにより定電流源３のフィードバック
ループの電流I0の起動をかけることができる。電流I0が
流れるとノード１の電位は低下し一方出力電圧VREFは上
昇する。このため電源電圧やデバイスサイズにもよるが
Ｐ型ＭＯＳトランジスタP12はＯＦＦ状態もしくはＯＦ
Ｆ状態に近づく。Ｐ型ＭＯＳトランジスタP12のサイズ
を絞るまたは定常状態のノード１と電源間の電圧を大き
く取ることにより、使用電圧範囲でのＰ型ＭＯＳトラン
ジスタP12を介して流れる電流を電流I0に比べ少なくし
ておき、出力電圧VREFに影響を与えないようにしておく
ことが可能である。先の実施例と同様に、このような、
電源投入時用スタートアップ回路を付属することによ
り、必ず設定電流で動作する信頼性の高い基準電圧発生
回路が実現できる。
について、図９を参照しながら説明する。本回路では、
第１の実施例の定電流源３を構成する回路に電源投入時
用のスタートアップ回路５’が追加されている。電源投
入直後、図中の電流I0が流れておらず、電流ゼロのとき
には、ノード１の電位はVCC-VTP以上、ノード２の電位
はVTN以下であり、出力電圧VREFは０Ｖである。このた
め、Ｐ型ＭＯＳトランジスタP11はＯＮ状態となり、ノ
ード１からノード２へ電流を流し込み、カレントミラー
接続されているＮ型ＭＯＳトランジスタN1,N2のゲート
電位を上昇させ、N1トランジスタをＯＮ状態にする。こ
のこととノード１からノード２に電流を流し込むことに
よりノード１の電圧が低下し、Ｐ型ＭＯＳトランジスタ
P1がＯＮし、さらにＰ型ＭＯＳトランジスタP2がＯＮ状
態となる。このことにより定電流源３のフィードバック
ループの電流I0の起動をかけることができる。電流I0が
流れるとノード１の電位は低下し一方出力電圧VREFは上
昇する。このため電源電圧やデバイスサイズにもよるが
Ｐ型ＭＯＳトランジスタP12はＯＦＦ状態もしくはＯＦ
Ｆ状態に近づく。Ｐ型ＭＯＳトランジスタP12のサイズ
を絞るまたは定常状態のノード１と電源間の電圧を大き
く取ることにより、使用電圧範囲でのＰ型ＭＯＳトラン
ジスタP12を介して流れる電流を電流I0に比べ少なくし
ておき、出力電圧VREFに影響を与えないようにしておく
ことが可能である。先の実施例と同様に、このような、
電源投入時用スタートアップ回路を付属することによ
り、必ず設定電流で動作する信頼性の高い基準電圧発生
回路が実現できる。
【００３５】本発明の基準電圧発生回路の第６の実施例
について、図１０を用いて説明する。本実施例では、ノ
ード１及びＮ型ＭＯＳトランジスタN1b〜N1cのドレイン
からそれぞれヒューズF1a〜F1cへ行く配線にシールドS1
a,S1bを施し、抵抗体R及びその接続配線にシールドSRを
施し、電源電位にシールドしている。またノード２及び
Ｎ型ＭＯＳトランジスタN2b〜N2cのドレインからそれぞ
れヒューズF2a〜F2cへ行く配線にシールドS2a,S2bを施
し、基準電圧VREF配線用にシールドSVREFを施し、ＧＮ
Ｄ電位にシールドしている。これは次のような理由によ
る。
について、図１０を用いて説明する。本実施例では、ノ
ード１及びＮ型ＭＯＳトランジスタN1b〜N1cのドレイン
からそれぞれヒューズF1a〜F1cへ行く配線にシールドS1
a,S1bを施し、抵抗体R及びその接続配線にシールドSRを
施し、電源電位にシールドしている。またノード２及び
Ｎ型ＭＯＳトランジスタN2b〜N2cのドレインからそれぞ
れヒューズF2a〜F2cへ行く配線にシールドS2a,S2bを施
し、基準電圧VREF配線用にシールドSVREFを施し、ＧＮ
Ｄ電位にシールドしている。これは次のような理由によ
る。
【００３６】ダイナミックＲＡＭ等ではスタンバイ電流
を抑える必要から、基準電圧発生回路のような常時動作
している必要のある回路においては消費電流を極力絞っ
ており、各ノードの信号インピーダンスが非常に高く数
メグオームにおよぶ。このため、本体回路レイアウトか
ら引き出される配線及び抵抗体は、隣接配線、配線の下
の層、上の層との浮遊容量によるカップリングにより、
他の信号の雑音を非常に受け安く、基準電圧が容易に変
動してしまう。このために本実施例のように、電源電位
シールド、ＧＮＤ電位シールドを施し、基板や他の配線
からの雑音の進入を防ぐようにする。また、シールドを
行うとその信号線はシールド電位との間に浮遊容量を持
つことになる。このことは逆にシールド電位からの雑音
を受けやすくする。つまり一般的には電源ノイズ、ＧＮ
Ｄノイズの影響を受けやすくする。本発明の回路では全
てのノード電位が電源電圧によらず、電源側から一定電
位か、ＧＮＤ側から一定電位か何れかである。本実施例
では、該当ノード電位が電源側から一定か、ＧＮＤ側か
ら一定かによって、各々電源電位シールド、ＧＮＤ電位
シールドを使い分けることにより、信号線に乗る電源ノ
イズ、ＧＮＤノイズによる基準電圧出力VREFの変動を無
くすようにしている。このことにより、電源ノイズや信
号ノイズに対して強い安定した基準電圧発生を可能とし
ている。
を抑える必要から、基準電圧発生回路のような常時動作
している必要のある回路においては消費電流を極力絞っ
ており、各ノードの信号インピーダンスが非常に高く数
メグオームにおよぶ。このため、本体回路レイアウトか
ら引き出される配線及び抵抗体は、隣接配線、配線の下
の層、上の層との浮遊容量によるカップリングにより、
他の信号の雑音を非常に受け安く、基準電圧が容易に変
動してしまう。このために本実施例のように、電源電位
シールド、ＧＮＤ電位シールドを施し、基板や他の配線
からの雑音の進入を防ぐようにする。また、シールドを
行うとその信号線はシールド電位との間に浮遊容量を持
つことになる。このことは逆にシールド電位からの雑音
を受けやすくする。つまり一般的には電源ノイズ、ＧＮ
Ｄノイズの影響を受けやすくする。本発明の回路では全
てのノード電位が電源電圧によらず、電源側から一定電
位か、ＧＮＤ側から一定電位か何れかである。本実施例
では、該当ノード電位が電源側から一定か、ＧＮＤ側か
ら一定かによって、各々電源電位シールド、ＧＮＤ電位
シールドを使い分けることにより、信号線に乗る電源ノ
イズ、ＧＮＤノイズによる基準電圧出力VREFの変動を無
くすようにしている。このことにより、電源ノイズや信
号ノイズに対して強い安定した基準電圧発生を可能とし
ている。
【００３７】
【発明の効果】以上のように本発明によれば、温度依存
性の少ない抵抗とＰ型ＭＯＳトランジスタによりその電
流値が決定される正の温度依存性を持つ定電流源にＰ型
ＭＯＳトランジスタにより構成された負荷回路を接続
し、負荷回路に発生する電圧を基準電圧として出力する
ことにより、基準電圧の温度依存性を自由に設定するこ
とが可能となり、本発明の基準電圧を用いた電源電圧変
換回路によれば、高温時の基準電圧の低下によるデバイ
ススピードの低下や、低温時のデバイスの消費電流の上
昇等を抑える温度依存性の少ない基準電圧発生回路が実
現できる。また、逆に高温時に基準電圧を上昇させ、高
温時のデバイススピードの低下を補償する温度依存性の
基準電圧を発生することも可能である。
性の少ない抵抗とＰ型ＭＯＳトランジスタによりその電
流値が決定される正の温度依存性を持つ定電流源にＰ型
ＭＯＳトランジスタにより構成された負荷回路を接続
し、負荷回路に発生する電圧を基準電圧として出力する
ことにより、基準電圧の温度依存性を自由に設定するこ
とが可能となり、本発明の基準電圧を用いた電源電圧変
換回路によれば、高温時の基準電圧の低下によるデバイ
ススピードの低下や、低温時のデバイスの消費電流の上
昇等を抑える温度依存性の少ない基準電圧発生回路が実
現できる。また、逆に高温時に基準電圧を上昇させ、高
温時のデバイススピードの低下を補償する温度依存性の
基準電圧を発生することも可能である。
【図１】本発明の基準電圧発生回路の第１の実施例を示
す図
す図
【図２】本発明の第１の実施例における基準電圧電位変
位の温度依存性を示す図（負荷Ｐ型ＭＯＳトランジスタ
１段の場合、２５℃の基準電圧基準）
位の温度依存性を示す図（負荷Ｐ型ＭＯＳトランジスタ
１段の場合、２５℃の基準電圧基準）
【図３】本発明の第１の実施例における基準電圧電位変
位の温度依存性を示す図
位の温度依存性を示す図
【図４】本発明の第１の実施例における基準電圧電位変
位の温度依存性を示す図
位の温度依存性を示す図
【図５】本発明の第１の実施例における基準電圧電位変
位の温度依存性を示す図
位の温度依存性を示す図
【図６】本発明の基準電圧発生回路の第２の実施例を示
す図
す図
【図７】本発明の基準電圧発生回路の第３の実施例を示
す図
す図
【図８】本発明の基準電圧発生回路の第４の実施例を示
す図
す図
【図９】本発明の基準電圧発生回路の第５の実施例を示
す図
す図
【図１０】本発明の基準電圧発生回路の第６の実施例を
示す図
示す図
【図１１】従来の基準電圧発生回路を示す図
【図１２】従来の基準電圧発生回路の基準電圧の温度依
存性を示す図
存性を示す図
１，３ 定電流源 ２ Ｐ型ＭＯＳトランジスタにより構成された負荷回路 ４ 電流源の電圧レベルを変換する回路 ５，５' スタートアップ回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−245913（ＪＰ，Ａ) 特開 昭55−83258（ＪＰ，Ａ) 特開 平２−161509（ＪＰ，Ａ) 実開 昭59−92910（ＪＰ，Ｕ) 特表 平２−502136（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 3/24 G05F 3/26
Claims (11)
- 【請求項１】 カレントミラー回路によって電流が決定
される定電流源と、前記定電流源に接続された負荷回路
とを備え、前記カレントミラー回路は、負荷として、基
準電源にダイオード接続された第１のＭＯＳトランジス
タと、前記第１のＭＯＳトランジスタのゲートおよびド
レインにゲートが接続され前記基準電源に抵抗を介して
ソースが接続された第２のＭＯＳトランジスタとを有
し、前記カレントミラー回路を流れる電流が正の温度依
存性を持つように構成され、前記負荷回路は、前記カレ
ントミラー回路によって決定される電流の正の温度依存
性をキャンセルして前記負荷回路に発生する電圧を基準
電圧出力として出力するよう、ダイオード接続されたＭ
ＯＳトランジスタを直列並列接続した組み合わせから成
ることを特徴とする基準電圧発生回路。 - 【請求項２】 抵抗にポリシリコン配線を用いたことを
特徴とする請求項１記載の基準電圧発生回路。 - 【請求項３】 負荷回路において、ダイオード接続され
たＭＯＳトランジスタの直列並列接続を変更できるよ
う、前記ＭＯＳトランジスタのドレイン側もしくはソー
ス側のＭＯＳトランジスタ電流経路にトリミング用ヒュ
ーズを設けることを特徴とした請求項１記載の基準電圧
発生回路。 - 【請求項４】 第１、第２、第３の第１導電型ＭＯＳト
ランジスタのソースを第１の電源に接続し、前記第１、
第２、第３の第１導電型ＭＯＳトランジスタのゲートと
前記第２の第１導電型ＭＯＳトランジスタのドレインを
接続し、前記第１の第１導電型ＭＯＳトランジスタのド
レインにダイオード接続された第１の第２導電型ＭＯＳ
トランジスタ負荷を第２の電源との間に順方向に接続
し、前記第１の第２導電型ＭＯＳトランジスタのゲート
と第２の第２導電型ＭＯＳトランジスタのゲートを接続
し、前記第２の第２導電型ＭＯＳトランジスタのソース
を抵抗を介して前記第２の電源に接続し、ドレインを前
記第２の第１導電型ＭＯＳトランジスタのドレインに接
続し、前記第３の第１導電型ＭＯＳトランジスタのドレ
インをダイオード接続された第３の第２導電型ＭＯＳト
ランジスタのドレイン及びゲートに接続し、前記第３の
第２導電型ＭＯＳトランジスタのソースを前記第２の電
源に接続し、さらに前記第３の第２導電型ＭＯＳトラン
ジスタのゲートに、ソースを前記第２の電源に接続した
第４の第２導電型ＭＯＳトランジスタのゲートを接続
し、前記第４の第２導電型ＭＯＳトランジスタのドレイ
ンより正の温度依存性を持つ電流を出力するよう構成し
た定電流源と、前記定電流源に接続された負荷回路とを
備え、前記負荷回路は、前記定電流源の正の温度依存性
をキャンセルして前記負荷回路に発生する電圧を基準電
圧出力として出力するよう、ダイオード接続されたＭＯ
Ｓトランジスタを直列並列接続した組み合わせから成る
ことを特徴とする基準電圧発生回路。 - 【請求項５】抵抗にポリシリコン配線を用いたことを特
徴とする請求項４記載の基準電圧発生回路。 - 【請求項６】第１、第２の第１導電型ＭＯＳトランジス
タをそれぞれ複数の並列接続したＭＯＳトランジスタに
より構成し、前記並列接続されたＭＯＳトランジスタの
ドレイン側もしくはソース側のＭＯＳトランジスタ電流
経路にトリミング用ヒューズを設けることを特徴とした
請求項４記載の基準電圧発生回路。 - 【請求項７】抵抗および抵抗と第２の第２導電型ＭＯＳ
トランジスタソースとの間の配線を基板および他の信号
配線から第２の電源電位でシールドをしたことを特徴と
する請求項４記載の基準電圧発生回路。 - 【請求項８】第１、第２の第１導電型ＭＯＳトランジス
タを置き換えた複数の第１導電型ＭＯＳトランジスタと
ヒューズ部を接続する配線を基板および他の信号配線か
らシールドしたことを特徴とする請求項４記載の基準電
圧発生回路。 - 【請求項９】基準電圧出力配線を基板および他の信号配
線からシールドしたことを特徴とする請求項４記載の基
準電圧発生回路。 - 【請求項１０】第２の電源と第２の第１導電型ＭＯＳト
ランジスタドレイン間に第５の第２導電型ＭＯＳトラン
ジスタを設け、第１の第２導電型ＭＯＳトランジスタゲ
ート電位を検知する回路の出力により、前記第５の第２
導電型ＭＯＳトランジスタゲートを制御することを特徴
とする請求項４記載の基準電圧発生回路。 - 【請求項１１】第１の第１導電型ＭＯＳトランジスタド
レインと第２の第１導電型ＭＯＳトランジスタドレイン
との間に第６の第２導電型ＭＯＳトランジスタを設け、
そのゲートを前記基準電圧出力にて制御することを特徴
とする請求項４記載の基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30859092A JP3324160B2 (ja) | 1992-11-18 | 1992-11-18 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30859092A JP3324160B2 (ja) | 1992-11-18 | 1992-11-18 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06161580A JPH06161580A (ja) | 1994-06-07 |
| JP3324160B2 true JP3324160B2 (ja) | 2002-09-17 |
Family
ID=17982872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30859092A Expired - Fee Related JP3324160B2 (ja) | 1992-11-18 | 1992-11-18 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3324160B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100496792B1 (ko) * | 1997-09-04 | 2005-09-08 | 삼성전자주식회사 | 기준전압발생회로 |
| KR100338103B1 (ko) * | 1999-06-23 | 2002-05-24 | 박종섭 | 펌핑 전압 레귤레이션 회로 |
| JP4743938B2 (ja) * | 2000-06-12 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| WO2003091977A1 (en) | 2002-04-26 | 2003-11-06 | Toshiba Matsushita Display Technology Co., Ltd. | Driver circuit of el display panel |
| CN1662946A (zh) | 2002-04-26 | 2005-08-31 | 东芝松下显示技术有限公司 | El显示设备的驱动方法 |
| JP4093819B2 (ja) | 2002-08-09 | 2008-06-04 | 株式会社ルネサステクノロジ | 半導体集積回路 |
-
1992
- 1992-11-18 JP JP30859092A patent/JP3324160B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06161580A (ja) | 1994-06-07 |
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