KR100338103B1 - 펌핑 전압 레귤레이션 회로 - Google Patents

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Abstract

본 발명은 펌핑 전압 레귤레이션 회로에 관한 것으로, 인에이블 신호의 반전 신호에 따라 전원 전압을 인가하기 위한 PMOS 트랜지스터와, 상기 PMOS 트랜지스터를 통해 인가된 전원 전압에 따라 온도 상승에 반비례하는 제 1 출력 전류를 생성하기 위한 제 1 전류 조절 수단과, 검증 동작을 수행할 경우 로우 상태로 인가되는 제어 신호에 따라 상기 제 1 전류 조절 수단을 구동시키기 위한 제 1 스위칭 수단과, 상기 PMOS 트랜지스터를 통해 인가된 전원 전압에 따라 온도 상승에 비례하는 제 2 출력 전류를 생성하기 위한 제 2 전류 조절 수단과, 프로그램 또는 포스트프로그램 동작을 수행할 경우 하이 상태로 인가되는 상기 제어 신호에 따라 상기 제 2 전류 조절 수단을 구동시키기 위한 제 2 스위칭 수단과, 상기 제 1 및 제 2 출력 전류 중 어느 하나에 의해 프로그램 또는 포스트프로그램 및 검증 동작에 필요한 기준 전압을 생성하기 위한 저항으로 이루어진다.

Description

펌핑 전압 레귤레이션 회로{Pumping voltage regulation circuit}
본 발명은 펌핑 전압 레귤레이션 회로에 관한 것으로, 특히 고온에서의 프로그램 및 포스트프로그램 효율을 증가시키고, 고온에서 프로그램 및 포스트프로그램의 검증 문턱 전압을 엄격히 하므로써 저온에서의 전원 전압 독출 마진을 향상시킬 수 있는 펌핑 전압 레귤레이션 회로에 관한 것이다.
플래쉬 메모리 장치의 고전압 발생 회로에는 임의의 일정한 고전압으로 레귤레이션하기 위한 레귤레이션 회로가 필요하다. 이때의 기준 전압을 조정하므로써 고전압 레벨을 조절할 수 있다.
NOR 어레이 셀 구조를 가지는 플래쉬 메모리 장치에서는 하나의 비트라인에 셀을 공유하기 때문에 비트라인의 누설 메카니즘(leakage mechanism)이 중요하다. 즉 비트라인 누설의 증가는 프로그램시 드레인 펌핑 전압을 감소시켜 프로그램 효율을 급격히 감소시킨다. 한편, 비트라인의 PN 접합 다이오드 구조에서 온도가 증가할수록 누설 전류가 증가한다. 이는 유효 채널 길이의 감소로 인해 흐르는 부문턱(subthreshold) 전류가 고려되는 스케일 다운 셀(scale down cell)에서는 더욱 큰 문제이다. 따라서, 온도가 증가할수록 누설 전류의 증가로 인한 프로그램 효율의 저하를 보상하기 위하여 프로그램 펌핑 전압을 상승시킬 필요가 있다.
또한 고온에서의 프로그램 문턱 전압이 저온에서의 문턱 전압보다 엄격할 필요가 있다. 이는 온도가 감소할수록 셀 전류가 증가하기 때문에 고온에서 충분히 높은 문턱 전압 분포를 가지게 하므로써 저온에서 전원 전압 독출 마진을 충분히 확보할 수 있다. 더미 셀의 전류량과 메인 어레이 셀의 전류량을 비교하여 일정한 레벨의 문턱 전압 마진을 확보하는 플래쉬 메모리 장치에서 더미 셀의 게이트 바이어스를 조절하므로써 문턱 전압 레벨을 조절할 수 있다. 결국 프로그램과 포스트프로그램의 검증을 실시할 때 온도가 증가할수록 더미 셀에 인가되는 게이트 바이어스를 낮추게 되면 이와 비교되는 메인 셀이 검증에 통과되기 위해서 더욱 엄격한 레벨로 문턱 전압이 조절되어야 한다.
도 1(a) 및 도 1(b)는 종래의 펌핑 전압 레귤레이션 회로도로서, 프로그램을 위해 게이트 및 드레인에 인가되는 펌핑 전압, 소거를 위해 게이트 및 소오스에 인가되는 펌핑 전압, 포스트프로그램을 위해 드레인에 인가되는 펌핑 전압과 각 동작의 검증을 위한 펌핑 전압을 일정한 수준으로 레귤레이션하기 위한 회로이며, 다음과 같이 구성된다.
NOR 게이트(1)는 제 1 신호(CEBHV)와 제 2 신호(A9HV)를 입력하여 논리 조합한다. 제 1 NAND 게이트(2)는 NOR 게이트(1)의 출력 신호 및 제 3 신호(WSMONb)를 입력하여 논리 조합한다. 제 2 NAND 게이트(3)는 제 1 NAND 게이트(1)의 출력 신호 및 이 신호가 제 2 인버터(I2), 제 1 캐패시터(C1), 제 3 인버터(I3) 및 제 4 인버터(I4)를 통해 반전 지연된 신호를 입력하여 논리 조합한다. 제 1 PMOS 트랜지스터 (P1)는 전원 단자와 제 1 노드(Q1) 사이에 접속되어 제 1 인버터(I1)를 통해 반전된 제 1 NAND 게이트(2)의 출력 신호에 따라 구동된다. 제 2 PMOS 트랜지스터(P2)는 제 1 및 제 2 노드(Q1 및 Q2) 사이에 접속되어 제 2 NAND 게이트(3)의 출력 신호에 따라 구동된다. 제 1 및 제 2 노드(Q1 및 Q2) 사이에 제 2 PMOS 트랜지스터 (P2)와 대칭적으로 접속된 제 3 및 제 4 PMOS 트랜지스터(P3 및 P4)는 다이오드 역할을 한다. 제 1 노드(Q1)와 제 2 노드(Q2) 사이에 접속된 제 5 PMOS 트랜지스터 (P5), 제 1 노드(Q1)와 제 2 NMOS 트랜지스터(N2) 사이에 접속된 제 6 PMOS 트랜지스터(P6), 그리고 제 1 노드(Q1)와 접지 단자(Vss) 사이에 접속된 제 7 PMOS 트랜지스터(P7)는 각각의 게이트 단자가 제 6 PMOS 트랜지스터(P6)의 드레인 단자와 접속된다. 제 5 PMOS 트랜지스터(P5)와 접지 단자(Vss) 사이에 접속된 제 1 NMOS 트랜지스터(N1), 제 6 PMOS 트랜지스터(P6)와 접지 단자(Vss) 사이에 접속된 제 2 NMOS 트랜지스터(N2)의 각각의 게이트 단자는 제 2 노드(Q2)에 접속된다. 한편, 제 2 NMOS 트랜지스터(N2)와 접지 단자(Vss) 사이, 그리고 제 7 PMOS 트랜지스터(P7)와 접지 단자(Vss) 사이에는 각각 제 1 및 제 2 저항(R1 및 R2)이 접속된다. 제 1 및 제 2 차동 증폭기(4 및 5) 각각은 제 1 NAND 게이트(2)의 출력 신호를 인에이블 신호(EN)로 입력하고, 제 3 및 제 4 저항(R3 및 R4)에 의해 분배된 전압을 차동 입력 신호(DIFFIN)로 입력하며 제 7 PMOS 트랜지스터(P7)와 제 2 저항(R2) 사이의 전압을 차동 입력 바 신호(DIFFINb)로 입력하여 출력한다(DIFFOUT). 제 8 PMOS 트랜지스터(P8)는 제 1 및 제 4 노드(Q1 및 Q4) 사이에 접속되어 제 2 NAND 게이트(3)의 출력 신호에 따라 구동된다. 제 9 PMOS 트랜지스터(P9)는 제 3 및 제 4 노드 (Q3 및 Q4) 사이에 접속되어 제 4 노드(Q4)의 전위에 따라 구동된다. 전원 단자와 제 6 노드(Q6) 사이에 접속된 제 13 PMOS 트랜지스터(P13)는 제 5 인버터(I5)를 통해 반전된 제 4 신호(TDREGr)에 의해 구동된다.
제 14 PMOS 트랜지스터(P14) 및 제 5 NMOS 트랜지스터(N5)로 이루어진 인버터는 전원 단자와 제 5 노드(Q5) 사이에 접속되어 제 5 신호(TRBIT<0:7>)의 첫번째 비트(TRBIT<0>)에 의해 구동된다. 제 3 노드(Q3)와 제 6 노드(Q6) 사이에 접속된 제 15 PMOS 트랜지스터(P15)는 상기 제 14 PMOS 트랜지스터(P14) 및 제 5 NMOS 트랜지스터(N5)로 이루어진 인버터의 출력 신호에 의해 구동된다. 여기까지 설명된 것이 제 1 출력 전압 조절 수단(30)으로 제 15 PMOS 트랜지스터(P15)의 저항값에 따라 출력 전압을 기준으로 1/8 정도 상승시킨다.
제 16 PMOS 트랜지스터(P16) 및 제 6 NMOS 트랜지스터(N6)로 이루어진 인버터는 전원 단자와 제 5 노드(Q5) 사이에 접속되어 제 5 신호(TRBIT<0:7>)의 두번째 비트(TRBIT<1>)에 의해 구동된다. 제 3 노드(Q3)와 제 6 노드(Q6) 사이에 접속된 제 17 PMOS 트랜지스터(P17)는 상기 인버터의 출력에 의해 구동된다. 제 18 PMOS 트랜지스터(P18) 및 제 7 NMOS 트랜지스터(N7)로 이루어진 인버터는 전원 단자와 제 5 노드(Q5) 사이에 접속되어 제 5 신호(TRBIT<0:7>)의 세번째 비트(TRBIT<2>)에 의해 구동된다. 제 3 노드(Q3)와 제 6 노드(Q6) 사이에 접속된 제 19 PMOS 트랜지스터(P19)는 상기 인버터의 출력에 의해 구동된다. 제 20 PMOS 트랜지스터(P20) 및 제 8 NMOS 트랜지스터(N8)로 이루어진 인버터는 전원 단자와 제 5 노드(Q5) 사이에접속되어 제 5 신호(TRBIT<0:7>)의 네번째 비트(TRBIT<3>)에 의해 구동된다. 제 3 노드(Q3)와 제 6 노드(Q6) 사이에 접속된 제 21 PMOS 트랜지스터(P21)는 상기 인버터의 출력에 의해 구동된다. 여기까지 설명된 것이 제 2 출력 전압 조절 수단(20)으로 출력 전압을 기준으로 1/4정도 상승시킨다. 제 17, 제 19 및 제 21 PMOS 트랜지스터(P17, P19 및 P21)는 도면에 편의상 하나만 도시하였으나, 실제로는 동일한 특성을 갖는 트랜지스터가 2개 병렬로 연결되어 있다.
제 22 PMOS 트랜지스터(P22) 및 제 9 NMOS 트랜지스터(N9)로 이루어진 인버터는 전원 단자와 제 5 노드(Q5) 사이에 접속되어 제 6 인버터(I6)에 의해 반전된 제 5 신호(TRBIT<0:7>)의 다섯번째 비트(TRBIT<4>)에 의해 구동된다. 제 3 노드 (Q3)와 제 6 노드(Q6) 사이에 접속된 제 23 PMOS 트랜지스터(P23)는 상기 인버터의 출력에 의해 구동된다. 제 24 PMOS 트랜지스터(P24) 및 제 10 NMOS 트랜지스터 (N10)로 이루어진 인버터는 전원 단자와 제 5 노드(Q5) 사이에 접속되어 제 7 인버터(I7)에 의해 반전된 제 5 신호(TRBIT<0:7>)의 여섯번째 비트(TRBIT<5>)에 의해 구동된다. 제 3 노드(Q3)와 제 6 노드(Q6) 사이에 접속된 제 25 PMOS 트랜지스터 (P25)는 상기 인버터의 출력에 의해 구동된다. 여기까지가 제 3 출력 전압 조절 수단(50)을 설명한 것으로, 출력 전압을 기준으로 1정도 감소시킨다. 제 23 및 제 25 PMOS 트랜지스터(P23 및 P25)는 편의상 하나만 도시하였으나, 실제적으로는 동일한 특성을 갖는 4개의 트랜지스터가 병렬로 접속되어 있다.
제 26 PMOS 트랜지스터(P26) 및 제 11 NMOS 트랜지스터(N11)로 이루어진 인버터는 전원 단자와 제 5 노드(Q5) 사이에 접속되어 제 5 신호(TRBIT<0:7>)의 일곱번째 비트(TRBIT<6>)에 의해 구동된다. 제 3 노드(Q3)와 제 6 노드(Q6) 사이에 접속된 제 27 PMOS 트랜지스터(P27)는 상기 인버터의 출력에 따라 구동된다. 제 28 PMOS 트랜지스터(P28) 및 제 12 NMOS 트랜지스터(N12)로 이루어진 인버터는 전원 단자와 제 5 노드(Q5) 사이에 접속되어 제 5 신호(TRBIT<0:7>)의 여덟번째 비트 (TRBIT<7>)에 의해 구동된다. 제 3 노드(Q3)와 제 6 노드(Q6) 사이에 접속된 제 29 PMOS 트랜지스터(P29)는 상기 인버터의 출력에 따라 구동된다. 여기까지 설명된 부분이 제 4 출력 전압 조절 수단(60)으로, 출력 전압을 기준으로 1정도 상승시킨다. 제 27 및 제 29 PMOS 트랜지스터(P27 및 P29)는 편의상 하나만 도시하였으나, 실제적으로는 동일한 특성을 갖는 트랜지스터 4개가 병렬로 연결되어 있다.
상기에서 제 6 노드(Q6)의 전위는 레귤레이션된 기준 전압(VREF)으로 출력된다. 상기에서 제 1 및 제 2 전류 미러(10 및 20)은 전력과 온도의 변화에 따른 전압의 변화를 줄이기 위해 사용하는 것이다. 또한 차동 증폭기는 전력의 변화에 따라 전압이 민감하게 변화하지 않도록 제 1 및 제 2 차동 증폭기(4 및 5)의 두개로 동일한 입력 및 출력으로 구현한다.
그런데, 이 회로의 시뮬레이션 결과를 나타내는 도 2의 그래프에서 볼 수 있듯이 온도가 상승함에 따라 레귤레이션 전압이 온도에 따라 감소함을 알 수 있다. 즉, 도 3의 프로그램시 게이트에 인가되는 펌핑 전압의 시뮬레이션 결과에서 볼 수 있듯이 펌핑 전압이 온도에 따라 감소함을 볼 수 있고, 따라서, 상기한 바와 달리 온도가 증가할수록 비트라인 누설 증가에 의한 프로그램 효율의 감소를 극복할 수없다.
따라서, 본 발명은 온도의 상승에 따라 전류가 감소하는 회로와 온도의 상승에 따라 전류가 증가하는 회로를 스위칭 신호에 따라 조합하여 프로그램 및 포스트프로그램에서 기준 전압을 상승시켜 프로그램 및 포스트프로그램 효율을 증가시키고, 이들의 검증시 검증 전압을 감소시켜 엄격한 검증을 할 수 있는 펌핑 전압 레귤레이션 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 인에이블 신호의 반전 신호에 따라 전원 전압을 인가하기 위한 PMOS 트랜지스터와, 상기 PMOS 트랜지스터를 통해 인가된 전원 전압에 따라 온도 상승에 반비례하는 제 1 출력 전류를 생성하기 위한 제 1 전류 조절 수단과, 검증 동작을 수행할 경우 로우 상태로 인가되는 제어 신호에 따라 상기 제 1 전류 조절 수단을 구동시키기 위한 제 1 스위칭 수단과, 상기 PMOS 트랜지스터를 통해 인가된 전원 전압에 따라 온도 상승에 비례하는 제 2 출력 전류를 생성하기 위한 제 2 전류 조절 수단과, 프로그램 또는 포스트프로그램 동작을 수행할 경우 하이 상태로 인가되는 상기 제어 신호에 따라 상기 제 2 전류 조절 수단을 구동시키기 위한 제 2 스위칭 수단과, 상기 제 1 및 제 2 출력 전류 중 어느 하나에 의해 프로그램 또는 포스트프로그램 및 검증 동작에 필요한 기준 전압을 생성하기 위한 저항을 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 및 도 1(b)는 종래의 펌핑 전압 레귤레이션 회로도.
도 2는 종래의 펌핑 전압 레귤레이션 회로를 이용한 온도에 따른 시뮬레이션 결과 그래프.
도 3은 종래의 펌핑 전압 레귤레이션 회로를 이용한 프로그램시 게이트에 인가되는 펌핑 전압의 출력 그래프.
도 4는 본 발명에 따른 펌핑 전압 레귤레이션 회로도.
도 5는 온도 증가에 따라 전류가 증가하는 도 4의 제 1 수단의 시뮬레이션 결과 그래프.
도 6은 온도 증가에 따라 전류가 감소하는 도 4의 제 2 수단의 시뮬레이션 결과 그래프.
도 7은 본 발명에 따른 펌핑 전압 레귤레이션 회로의 프로그램 및 검증시의 전압 분포 그래프.
<도면의 주요 부분에 대한 부호의 설명>
100 : 제 1 스위칭 수단 200 : 제 2 스위칭 수단
300 : 제 1 전류 생성 수단 400 : 제 2 전류 생성 수단
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 4는 본 발명에 따른 펌핑 전압 레귤레이션 회로도로서, 제 1 및 제 2 스위칭 수단(100 및 200), 제 1 및 제 2 전류 생성 수단(300 및 400)으로 구성된다.
전원 단자와 제 1 노드(Q11) 사이에 접속된 제 1 PMOS 트랜지스터(P31)는 제 2 인버터(I12)에 의해 반전 입력되는 인에이블 신호(EN)에 따라 구동된다. 즉, 하이 상태로 입력되는 인에이블 신호(EN)에 따라 제 1 PMOS 트랜지스터(P31)가 턴온되어 전원 전압(Vcc)을 제 1 노드(Q11)로 공급한다.
제 1 스위칭 수단(100)은 다음과 같이 구성된다. 제 1 전송 게이트(M1)는 PMOS 트랜지스터측이 프로그램 신호(PROGRAM)에 의해 동작되고, NMOS 트랜지스터측은 제 1 인버터(I11)에 의해 반전된 프로그램 신호(PROGRAM)에 의해 동작된다. 즉, 프로그램 신호(PROGRAM)가 로우 상태로 입력되는 검증 동작의 경우 제 1 전송 게이트(M1)는 턴온된다. 제 7 PMOS 트랜지스터(P37)는 제 1 노드 (Q11)와 제 1 전송 게이트(M1) 사이에 접속되어 제 5 노드(Q15)의 전위에 따라 동작된다.
제 1 전류 생성 수단(300)의 구성을 설명하면 다음과 같다. 제 1 노드(Q11)와 제 2 노드(Q12) 사이에 접속된 제 2 PMOS 트랜지스터(P32)는 제 2 노드(Q12)의 전위에 따라 동작되어 제 1 노드(Q11)의 전위를 제 2 노드(Q12)로 공급한다. 제 2 노드(Q12)와 접지 단자(Vss) 사이에는 제 1, 제 2 및 제 3 NMOS 트랜지스터(N31, N32 및 N33)가 접속되는데, 제 1 NMOS 트랜지스터(N31)는 제 2 노드(Q12)의 전위에 따라 동작되고, 제 2 NMOS 트랜지스터(N32)는 제 4 노드(Q14)의 전위에 따라 동작되며, 제 3 NMOS 트랜지스터(N33)는 제 5 노드(Q15)의 전위에 따라 동작된다. 제 1 노드(Q11)와 제 3 노드(Q13) 사이에 접속된 제 3 PMOS 트랜지스터(P33)는 제 3 노드(Q13)의 전위에 따라 동작된다. 제 3 PMOS 트랜지스터(P33)와 접지 단자(Vss) 사이에 접속된 제 4 NMOS트랜지스터(N34)는 제 4 노드(Q14)의 전위에 따라 동작된다. 제 1 노드(Q11)와 제 5 노드(Q15) 사이에 접속된 제 4 PMOS 트랜지스터(P34)는 제 3 노드(Q13)의 전위에 따라 동작되고, 제 5 노드(Q15)와 접지 단자(Vss) 사이에 접속된 제 5 NMOS 트랜지스터(N25)는 제 2 노드(Q12)의 전위에 따라 동작된다. 제 1 노드(Q11)와 제 5 노드(Q15) 사이에 접속된 제 5 PMOS 트랜지스터(P35)는 제 5 노드(Q15)의 전위에 따라 동작되고, 제 1 노드(Q11)와 제 7 노드(Q17) 사이에 접속된 제 6 PMOS 트랜지스터(P36) 또한 제 5 노드(Q15)의 전위에 따라 동작된다.
제 2 전류 생성 수단(400)의 구성을 설명하면 다음과 같다. 제 1 노드(Q11)와 제 8 노드(Q18) 사이에 접속된 제 8 PMOS 트랜지스터(P38)는 제 8 노드(Q18)의 전위에 따라 구동된다. 제 1 노드(Q11)와 접지 단자(Vss) 사이에는 제 9 PMOS 트랜지스터(P39) 및 제 6 NMOS 트랜지스터(N36)가 접속되어 각각 제 8 노드(Q18)의 전위에 따라 동작된다. 제 1 노드(Q11)와 접지 단자(Vss) 사이의 또다른 지류에는 제 10 PMOS 트랜지스터(P40), 제 7 NMOS 트랜지스터(N37) 및 제 1 저항(R21)이 접속되는데, 제 10 PMOS 트랜지스터(P40)는 제 9 노드(Q19)의 전위에 따라 동작되고, 제 7 NMOS 트랜지스터(N37)는 제 8 노드(Q18)의 전위에 따라 동작된다. 제 1 노드 (Q11)와 제 7 노드(Q17) 사이에는 제 11 PMOS 트랜지스터(P41)가 접속되어 제 9 노드(Q19)의 전위에 따라 동작되며, 제 7 노드(Q17)와 접지 단자(Vss) 사이에는 제 2저항(R22)가 접속된다.
제 2 스위칭 수단(200)을 구성하는 제 12 PMOS 트랜지스터(P42) 및 제 2 전송 게이트(M2)는 제 1 노드(Q11)와 제 7 노드(Q17) 사이에 접속된다. 제 12 PMOS 트랜지스터(P42)는 제 9 노드(Q19)의 전위에 따라 동작되고, 제 2 전송 게이트(M2)의 PMOS 트랜지스터측은 제 1 인버터(I11)에 의해 반전된 프로그램 신호(PROGRAM)에 의해 동작되며, NMOS 트랜지스터측은 프로그램 신호(PROGRAM)에 따라 동작된다. 즉, 제 2 전송 게이트(M2)는 프로그램 신호(PROGRAM)가 하이 상태로 입력되는 프로그램 동작시에 동작된다.
따라서, 제 1 스위칭 수단(100)은 검증 동작을 수행할 때 동작되어 제 1 전류 생성 수단(300)을 구동시키며, 제 2 스위칭 수단(200)은 프로그램 동작시에 동작되어 제 2 전류 생성 수단(400)을 구동시킨다. 한편, 제 7 노드(Q17)의 전위는 기준 전압(VREF)으로 출력된다.
상기한 바와 같은 본 발명에 따른 펌핑 전압 레귤레이션 회로는 하이 상태의 인에이블 신호(EN)에 따라 전원 전압(Vcc)이 인가되고, 프로그램 신호(PROGRAM)가 로우 상태로 인가될 경우 제 1 스위칭 수단(100)이 동작되어 제 1 전류 생성 수단(300)을 구동시켜 기준 전압(VREF)을 출력하게 된다. 한편, 프로그램 신호 (PROGRAM)가 하이 상태로 인가될 경우 제 2 스위칭 수단(200)이 동작되어 제 2 전류 생성 수단(400)을 구동시켜 기준 전압(VREF)을 출력하게 된다. 제 1 전류 생성 수단(300)은 온도 증가에 반비례하여 전류를 생성하고, 제 2 전류 생성 수단(400)은 온도 증가에 비례하여 전류를 생성한다.
그럼, 제 1 전류 생성 수단(300)을 통해 생성되는 전류를 수학식으로 표현하면 다음과 같다.
Vn12Vt, Vn23Vt이고, 제 4 NMOS 트랜지스터(N34)의 포화 전류 (saturation current)인 I1은 [수학식 1]과 같이 구해지고, I2는 I1의 미러 전류이다. 또한, I3는 제 5 NMOS 트랜지스터(N35)의 포화 전류로서, [수학식 2]와 같이 구해진다.
여기서, μn은 제 4 NMOS 트랜지스터(N34)의 전자 이동도이고, Cox는 게이트 산화막 캐패시턴스이며, WN34는 제 4 NMOS 트랜지스터의 폭, LN34은 제 4 NMOS 트랜지스터의 폭, VGSN34은 제 4 NMOS 트랜지스터의 게이트-소오스간의 바이어스이다.
VGSN34=2Vt, VGSN35=3Vt, I5=I4=I3-I2이다.
여기서, μn은 제 5 NMOS 트랜지스터(N35)의 전자 이동도이고, Cox는 게이트 산화막 캐패시턴스이며, WN35는 제 5 NMOS 트랜지스터의 폭, LN35은 제 5 NMOS 트랜지스터의 폭, VGSN35은 제 5 NMOS 트랜지스터의 게이트-소오스간의 바이어스이다.
결국, I5는 수학식 3과 같이 된다.
즉, 전류 I5는 Vt와 μ의 함수가 되며, 이는 온도 증가에 따라 감소하는 함수로 표현된다. 따라서 도 5에서와 같이 온도 증가에 따라 전류가 감소하는 결과를 나타낸다.
제 2 전류 생성 수단(400)에 의해 생성되는 전류를 수학식으로 표현하면 다음과 같다.
I3=I1=I2이고, 제 6 NMOS 트랜지스터(N36)의 포화 전류인 I1은 [수학식 4]로 표현되며, 제 7 NMOS 트랜지스터(N37)의 포화 전류인 I2는 [수학식 5]로 표현된다.
여기서, μn은 제 6 NMOS 트랜지스터(N36)의 전자 이동도이고, Cox는 게이트 산화막 캐패시턴스이며, WN36는 제 6 NMOS 트랜지스터의 폭, LN36은 제 6 NMOS 트랜지스터의 폭, VGSN36은 제 6 NMOS 트랜지스터의 게이트-소오스간의 바이어스이다.
여기서, μn은 제 7 NMOS 트랜지스터(N37)의 전자 이동도이고, Cox는 게이트 산화막 캐패시턴스이며, WN37는 제 7 NMOS 트랜지스터의 폭, LN37은 제 7 NMOS 트랜지스터의 폭, VGSN37은 제 7 NMOS 트랜지스터의 게이트-소오스간의 바이어스이다.
이때, VGSN36=VGSN37+I2R21, I2R21=VGSN36=VGSN37이다.
결국, I는 [수학식 6]과 같이 표현되는 μ의 함수로서, 도 6의 결과와 같이 온도 증가에 따라 전류가 증가하는 결과를 나타낸다.
따라서, 각각의 전류가 합해지는 VREF 노드에는 온도 변화에 따라 각각 반대의 온도 계수를 가지는 전류가 더해지므로 어느 한쪽 방향의 특성을 강하게 하면 그 특성을 따를 수 있다.
환언하면, 제 1 스위칭 수단(100)과 제 2 스위칭 수단(200)은 어느 한쪽 방향의 특성을 강하게 만들어주는 스위치 역할을 한다. 즉, 도 7의 결과와 같이 프로그램이나 포스트프로그램시 제 2 스위칭 수단(200)이 ON되어 온도 증가에 비례하는 전류가 우세하도록 하므로써 결과적으로 온도 증가에 대해 기준 전압 VREF가 증가되도록 한다. 한편, 각각의 검증 동작시 제 1 스위칭 수단(100)이 동작되도록 하여 온도 증가에 대해 기준 전압 VREF가 감소되도록 한다.
상술한 바와 같이 본 발명에 의하면 고온에서 비트라인 누설 전류의 증가로 인한 프로그램 및 포스트프로그램 효율의 저하를 온도 증가에 비례하여 전류를 생성하는 회로를 사용하므로써 펌핑 레귤레이션 기준 전압을 증가시켜 해결할 수 있다. 또한, 저온에서 프로그램 및 포스트프로그램 셀의 전류 증가로 기인하는 전원 전압 독출 마진의 저하를 온도에 반비례하는 전류를 생성하는 회로를 사용하여 펌핑 레귤레이션 기준 전압을 감소시키므로써 고온에서 더미 셀의 게이트 바이어스를낮춰 엄격한 문턱 전압 레벨로 검증하여 온도 감소에 따른 전원 전압 독출 마진의 저하를 해결할 수 있다.

Claims (6)

  1. 인에이블 신호에 따라 전원 전압을 인가하기 위한 제 1 스위칭 수단과,
    상기 제 1 스위칭 수단을 통해 인가된 전원 전압에 따라 온도 상승에 따라 감소하는 제 1 출력 전류를 생성하기 위한 제 1 전류 조절 수단과,
    제어 신호에 따라 상기 제 1 전류 조절 수단을 구동시키기 위한 제 2 스위칭 수단과,
    상기 제 1 스위칭 수단을 통해 인가된 전원 전압에 따라 온도 상승에 따라 증가하는 제 2 출력 전류를 생성하기 위한 제 2 전류 조절 수단과,
    상기 제어 신호에 따라 상기 제 2 스위칭 수단과 반대로 동작되어 상기 제 2 전류 조절 수단을 구동시키기 위한 제 3 스위칭 수단과,
    상기 제 1 및 제 2 출력 전류 중 어느 하나에 의해 각기 다른 기준 전압을 생성하기 위한 저항을 포함하여 이루어진 것을 특징으로 하는 펌핑 전압 레귤레이션 회로.
  2. 제 1 항에 있어서, 상기 제 1 스위칭 수단은 반전된 상기 인에이블 신호에 따라 구동되는 PMOS 트랜지스터인 것을 특징으로 하는 펌핑 전압 레귤레이션 회로.
  3. 제 1 항에 있어서, 상기 제 2 스위칭 수단은 상기 제 1 전류 생성 수단의 어느 하나의 접점에 의해 구동되어 상기 전원 전압을 공급하기 위한 PMOS 트랜지스터와,
    상기 제어 신호가 PMOS 트랜지스터측에 입력되고, 상기 제어 신호의 반전 신호가 NMOS 트랜지스터측으로 입력되는 전송 게이트로 이루어진 것을 특징으로 하는 펌핑 전압 레귤레이션 회로.
  4. 제 1 항에 있어서, 상기 제 3 스위칭 수단은 상기 제 2 전류 생성 수단의 어느 하나의 접점에 의해 구동되어 상기 전원 전압을 공급하기 위한 PMOS 트랜지스터와,
    상기 제어 신호가 NMOS 트랜지스터측에 입력되고, 상기 제어 신호의 반전 신호가 PMOS 트랜지스터측으로 입력되는 전송 게이트로 이루어진 것을 특징으로 하는 펌핑 전압 레귤레이션 회로.
  5. 제 1, 제 3 및 제 4 항중 어느 한 항에 있어서, 상기 제어 신호는 프로그램 또는 포스트 프로그램 동작시에는 하이 상태를 유지하고, 검증 동작시에는 로우 상태를 유지하는 신호인 것을 특징으로 하는 펌핑 전압 레귤레이션 회로.
  6. 인에이블 신호의 반전 신호에 따라 전원 전압을 인가하기 위한 PMOS 트랜지스터와,
    상기 PMOS 트랜지스터를 통해 인가된 전원 전압에 따라 온도 상승에 따라 감소하는 제 1 출력 전류를 생성하기 위한 제 1 전류 조절 수단과,
    검증 동작을 수행할 경우 로우 상태로 인가되는 제어 신호에 따라 상기 제 1 전류 조절 수단을 구동시키기 위한 제 1 스위칭 수단과,
    상기 PMOS 트랜지스터를 통해 인가된 전원 전압에 따라 온도 상승에 따라 증가하는 제 2 출력 전류를 생성하기 위한 제 2 전류 조절 수단과,
    프로그램 또는 포스트프로그램 동작을 수행할 경우 하이 상태로 인가되는 상기 제어 신호에 따라 상기 제 2 전류 조절 수단을 구동시키기 위한 제 2 스위칭 수단과,
    상기 제 1 및 제 2 출력 전류 중 어느 하나에 의해 프로그램 또는 포스트프로그램 및 검증 동작에 필요한 기준 전압을 생성하기 위한 저항을 포함하여 이루어진 것을 특징으로 하는 펌핑 전압 레귤레이션 회로.
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* Cited by examiner, † Cited by third party
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06161580A (ja) * 1992-11-18 1994-06-07 Matsushita Electron Corp 基準電圧発生回路
JPH07230333A (ja) * 1994-02-21 1995-08-29 Yokogawa Electric Corp 基準電圧発生回路
JPH07248837A (ja) * 1994-03-11 1995-09-26 Fuji Film Micro Device Kk 基準電圧発生回路
JPH07306728A (ja) * 1994-05-16 1995-11-21 Toshiba Corp 基準電圧発生回路
JPH086654A (ja) * 1994-06-21 1996-01-12 Matsushita Electric Ind Co Ltd 定電圧回路およびそれを用いた液晶駆動装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06161580A (ja) * 1992-11-18 1994-06-07 Matsushita Electron Corp 基準電圧発生回路
JPH07230333A (ja) * 1994-02-21 1995-08-29 Yokogawa Electric Corp 基準電圧発生回路
JPH07248837A (ja) * 1994-03-11 1995-09-26 Fuji Film Micro Device Kk 基準電圧発生回路
JPH07306728A (ja) * 1994-05-16 1995-11-21 Toshiba Corp 基準電圧発生回路
JPH086654A (ja) * 1994-06-21 1996-01-12 Matsushita Electric Ind Co Ltd 定電圧回路およびそれを用いた液晶駆動装置

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