JPH11231951A - 内部電圧発生回路 - Google Patents
内部電圧発生回路Info
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- JPH11231951A JPH11231951A JP10329203A JP32920398A JPH11231951A JP H11231951 A JPH11231951 A JP H11231951A JP 10329203 A JP10329203 A JP 10329203A JP 32920398 A JP32920398 A JP 32920398A JP H11231951 A JPH11231951 A JP H11231951A
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- 238000000034 method Methods 0.000 claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 claims abstract description 15
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000009966 trimming Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- 239000000758 substrate Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
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Abstract
(57)【要約】
【課題】 内部電源回路の製造時の工程変化による電圧
変動を補償して、内部電源電圧のレベルを一定に維持す
る。 【解決手段】 内部電圧レベル増幅部を流れる電流のバ
イパス路をｎＭＯＳトランジスタで形成させ、そのｎＭ
ＯＳトランジスタのゲートを内部電圧レベル増幅部を通
る電流で生じる電圧が加えられるように接続した。した
がって、内部電圧レベル増幅部を通る電流が増加すると
バイパス電流が増加し、内部電圧レベル増幅部を通る電
流を減少させる。
変動を補償して、内部電源電圧のレベルを一定に維持す
る。 【解決手段】 内部電圧レベル増幅部を流れる電流のバ
イパス路をｎＭＯＳトランジスタで形成させ、そのｎＭ
ＯＳトランジスタのゲートを内部電圧レベル増幅部を通
る電流で生じる電圧が加えられるように接続した。した
がって、内部電圧レベル増幅部を通る電流が増加すると
バイパス電流が増加し、内部電圧レベル増幅部を通る電
流を減少させる。
Description
【０００１】
【発明の属する技術分野】本発明は、内部電圧発生回路
に関し、特に製造工程が変化しても安定的に出力する内
部電圧発生回路に関する。
に関し、特に製造工程が変化しても安定的に出力する内
部電圧発生回路に関する。
【０００２】
【従来の技術】一般に、回路内の特定のノードの電圧を
内部電源として使用する場合がある。その場合、ＡＣイ
ンピーダンスを低くし、且つＤＣレベルを安定化させる
必要がある。しかし、上記の２つの要求条件の双方を満
たすことは困難なので、そのうち一つのみを強調するよ
うになる。ローインピーダンスの面に焦点を合わせたも
のを内部電源と言い、温度や外部電圧の変動に対して安
定的に電圧を供給する回路を基準電圧発生器という。そ
の際、優秀な内部電源を確保するためにはこれらを関連
させて設計しなければならない。外部電源電圧及び外部
温度の変化に係わらずに常に一定の電圧を供給する基準
電圧発生器を設計するためには、物理的定数に基づいた
電圧を使用しなければならない。ＰＮジャクションのビ
ルトイン電圧、ＭＯＳ構造のしきい値電圧等がその物理
的定数に基づいた電圧の代表的な例である。それらの電
圧の値は素子のサイズよりは製造工程条件に依存する特
性があるので、設計による変動が少なく、基準電圧とし
て使用するに有利である。周辺回路の設計にあたって温
度による変動（温度係数）を最小化することが重要であ
るため、この方法により多様な回路形態が提案されてき
た。
内部電源として使用する場合がある。その場合、ＡＣイ
ンピーダンスを低くし、且つＤＣレベルを安定化させる
必要がある。しかし、上記の２つの要求条件の双方を満
たすことは困難なので、そのうち一つのみを強調するよ
うになる。ローインピーダンスの面に焦点を合わせたも
のを内部電源と言い、温度や外部電圧の変動に対して安
定的に電圧を供給する回路を基準電圧発生器という。そ
の際、優秀な内部電源を確保するためにはこれらを関連
させて設計しなければならない。外部電源電圧及び外部
温度の変化に係わらずに常に一定の電圧を供給する基準
電圧発生器を設計するためには、物理的定数に基づいた
電圧を使用しなければならない。ＰＮジャクションのビ
ルトイン電圧、ＭＯＳ構造のしきい値電圧等がその物理
的定数に基づいた電圧の代表的な例である。それらの電
圧の値は素子のサイズよりは製造工程条件に依存する特
性があるので、設計による変動が少なく、基準電圧とし
て使用するに有利である。周辺回路の設計にあたって温
度による変動（温度係数）を最小化することが重要であ
るため、この方法により多様な回路形態が提案されてき
た。
【０００３】外部電圧、温度、製造工程等の変化に影響
を受けないように一定の基準電圧を発生させるが、より
正確に基準電圧を制御するには、さらに、内部電源電圧
が変動した場合にその変動を検出し、その結果に対応し
て基準電圧を高速でフィードバックさせてその変動を抑
制する回路を用意しなければならない。このため、内部
電源電圧回路は正確な基準定電圧回路と高速フィードバ
ックループ及び大容量電流供給能力が必要である。
を受けないように一定の基準電圧を発生させるが、より
正確に基準電圧を制御するには、さらに、内部電源電圧
が変動した場合にその変動を検出し、その結果に対応し
て基準電圧を高速でフィードバックさせてその変動を抑
制する回路を用意しなければならない。このため、内部
電源電圧回路は正確な基準定電圧回路と高速フィードバ
ックループ及び大容量電流供給能力が必要である。
【０００４】以下、添付図面に基づき従来の内部電圧発
生回路を説明する。図１は従来の内部電圧発生回路を示
す回路図である。図に示すように、外部電圧を受けて基
準電圧を発生させる基準電圧（Ｖref ）発生部１０と、
基準電圧発生部１０から発生された基準電圧を内部電圧
レベルまで増幅させる内部電圧レベル増幅部２０と、内
部電圧レベル増幅部２０で内部電源電圧レベルまで増幅
された値により内部電源電圧を駆動するドライバ部３０
とを備える。
生回路を説明する。図１は従来の内部電圧発生回路を示
す回路図である。図に示すように、外部電圧を受けて基
準電圧を発生させる基準電圧（Ｖref ）発生部１０と、
基準電圧発生部１０から発生された基準電圧を内部電圧
レベルまで増幅させる内部電圧レベル増幅部２０と、内
部電圧レベル増幅部２０で内部電源電圧レベルまで増幅
された値により内部電源電圧を駆動するドライバ部３０
とを備える。
【０００５】基準電圧発生部１０は内部電源電圧の変動
に係わらずに一定の基準電圧を発生する回路であり、そ
の構成は次の通りである。ゲートを共有する第１、第２
ｎＭＯＳトランジスタ１１、１２と、第２ｎＭＯＳトラ
ンジスタ１２のソース端子に直列連結されるとともにＶ
ｓｓ電源に接続される抵抗（Ｒ）１３と、第１、第２ｎ
ＭＯＳトランジスタ１１、１２の共有のゲートノードに
ドレイン端子が接続され、ソース端子がＶｃｃに接続さ
れる第１ｐＭＯＳトランジスタ１４と、第１ｐＭＯＳト
ランジスタ１４とゲートを共有するとともに、ソース端
子がＶｃｃ電源に連結され、ドレイン端子が第２ｎＭＯ
Ｓトランジスタ１２のドレインに接続される第２ｐＭＯ
Ｓトランジスタ１５とから構成される。この第１、第２
ｐＭＯＳトランジスタ１４、１５の共有のゲートノード
は第２ｐＭＯＳトランジスタ１５のドレイン端子に接続
されて基準電圧が出力されるノードとなる。
に係わらずに一定の基準電圧を発生する回路であり、そ
の構成は次の通りである。ゲートを共有する第１、第２
ｎＭＯＳトランジスタ１１、１２と、第２ｎＭＯＳトラ
ンジスタ１２のソース端子に直列連結されるとともにＶ
ｓｓ電源に接続される抵抗（Ｒ）１３と、第１、第２ｎ
ＭＯＳトランジスタ１１、１２の共有のゲートノードに
ドレイン端子が接続され、ソース端子がＶｃｃに接続さ
れる第１ｐＭＯＳトランジスタ１４と、第１ｐＭＯＳト
ランジスタ１４とゲートを共有するとともに、ソース端
子がＶｃｃ電源に連結され、ドレイン端子が第２ｎＭＯ
Ｓトランジスタ１２のドレインに接続される第２ｐＭＯ
Ｓトランジスタ１５とから構成される。この第１、第２
ｐＭＯＳトランジスタ１４、１５の共有のゲートノード
は第２ｐＭＯＳトランジスタ１５のドレイン端子に接続
されて基準電圧が出力されるノードとなる。
【０００６】上記のようにして構成される基準電圧発生
部１０においては、第１、第２ｐＭＯＳトランジスタ１
４、１５が同一特性を有するトランジスタであるとする
と、ゲートを共有しているので飽和領域では双方のトラ
ンジスタ１４、１５を介して流れる電流が同じくなる。
部１０においては、第１、第２ｐＭＯＳトランジスタ１
４、１５が同一特性を有するトランジスタであるとする
と、ゲートを共有しているので飽和領域では双方のトラ
ンジスタ１４、１５を介して流れる電流が同じくなる。
【０００７】内部電圧レベル増幅部２０は、Ｖｃｃ電源
とＶｓｓ電源との間に直列連結される４つのｐＭＯＳト
ランジスタから構成される。すなわち、基準電圧発生部
１０の出力ノードにゲートが接続され、ソース端子がＶ
ｃｃ電源に連結される第３ｐＭＯＳトランジスタ１６
と、このトランジスタ１６のドレイン端子にソース端子
が接続され、ドレイン端子がゲートに接続される第４ｐ
ＭＯＳトランジスタ１７と、このトランジスタ１７のド
レイン端子にソース端子が接続され、ドレイン端子がゲ
ートに接続される第５ｐＭＯＳトランジスタ１８と、こ
のトランジスタ１８のドレイン端子にソース端子が接続
され、ドレイン端子がゲートに接続されるとともにＶｓ
ｓ電源にも連結される第６ｐＭＯＳトランジスタ１９と
からなる。この回路は、第３ｐＭＯＳトランジスタ１６
のドレイン端子と第４ｐＭＯＳトランジスタ１７のソー
ス端子との共有接続点が出力ノードとなる。
とＶｓｓ電源との間に直列連結される４つのｐＭＯＳト
ランジスタから構成される。すなわち、基準電圧発生部
１０の出力ノードにゲートが接続され、ソース端子がＶ
ｃｃ電源に連結される第３ｐＭＯＳトランジスタ１６
と、このトランジスタ１６のドレイン端子にソース端子
が接続され、ドレイン端子がゲートに接続される第４ｐ
ＭＯＳトランジスタ１７と、このトランジスタ１７のド
レイン端子にソース端子が接続され、ドレイン端子がゲ
ートに接続される第５ｐＭＯＳトランジスタ１８と、こ
のトランジスタ１８のドレイン端子にソース端子が接続
され、ドレイン端子がゲートに接続されるとともにＶｓ
ｓ電源にも連結される第６ｐＭＯＳトランジスタ１９と
からなる。この回路は、第３ｐＭＯＳトランジスタ１６
のドレイン端子と第４ｐＭＯＳトランジスタ１７のソー
ス端子との共有接続点が出力ノードとなる。
【０００８】ドライバ部３０は、内部電圧レベル増幅部
２０の出力ノードからの内部電源電圧レベル値（ＶLR）
と内部電源電圧値（Ｖｄｄ）との電圧差を検出する比較
器２１と、比較器２１の比較結果により駆動される第７
ｐＭＯＳトランジスタ２２と、第７ｐＭＯＳトランジス
タ２２のドレイン端子にドレイン端子が接続され、ソー
ス端子はＶｓｓ電源に連結される第３ｎＭＯＳトランジ
スタ２３とから構成される。第３ｎＭＯＳトランジスタ
２３のゲートはＶｃｃ電源に連結され、常時オン状態に
維持されている。第７ｐＭＯＳトランジスタ２２のドレ
インと第３ｎＭＯＳトランジスタ２３のドレインとが共
通接続され、フィードバックされながら内部電圧（Ｖｄ
ｄ）を出力する。
２０の出力ノードからの内部電源電圧レベル値（ＶLR）
と内部電源電圧値（Ｖｄｄ）との電圧差を検出する比較
器２１と、比較器２１の比較結果により駆動される第７
ｐＭＯＳトランジスタ２２と、第７ｐＭＯＳトランジス
タ２２のドレイン端子にドレイン端子が接続され、ソー
ス端子はＶｓｓ電源に連結される第３ｎＭＯＳトランジ
スタ２３とから構成される。第３ｎＭＯＳトランジスタ
２３のゲートはＶｃｃ電源に連結され、常時オン状態に
維持されている。第７ｐＭＯＳトランジスタ２２のドレ
インと第３ｎＭＯＳトランジスタ２３のドレインとが共
通接続され、フィードバックされながら内部電圧（Ｖｄ
ｄ）を出力する。
【０００９】以下、上記構成の従来の内部電圧発生回路
の動作について説明する。基準電圧発生部１０におい
て、第１ｐＭＯＳ１４に流れる電流をＩとすると、第１
ｎＭＯＳトランジスタ１１のゲート端子に加えられる電
圧ＶGS1＝ＶGS2＋Ｉ・Ｒであり（ＶGS2 は第２ｎＭＯＳ
トランジスタ１２のゲート・ソース間電圧）、トランジ
スタ１４、１５は同じトランジスタであるので、ｋ＝μ
ｃｏx（Ｗ／Ｌ） （ここで、μ＝キャリアの移動度、ｃ
ｏx ＝酸化膜キャパシタンス、Ｗ＝トランジスタのチャ
ネル幅、Ｌ＝チャネル長）とするとき、飽和領域で共通
ゲートとされているトランジスタへ流れる電流Ｉは以下
のように計算することができる。 Ｉ・Ｒ＝ＶGS1−ＶGS2＝ＶT1＋√（１／ｋ1）−（ＶT2＋√（Ｉ／ｋ2）） ＝√Ｉ（１／√ｋ1−１／√ｋ2）となる。 ここで、ＶT1、ＶT2はそれぞれ第１ｎＭＯＳ１１、第２
ｎＭＯＳ１２のしきい値電圧、ｋ1、ｋ2はそれぞれ第１
ｎＭＯＳ１１、第２ｎＭＯＳ１２のｋ値となる。これを
整理すると、 √Ｉ＝（１／√ｋ1−１／√ｋ2）／Ｒ となり、Ｖｃｃとは無関係な電流が流れる。そして、Ｖ
REF＝Ｖｃｃ−ＶGS4＝Ｖｃｃ−｜ＶTP4｜−√（Ｉ／
ｋ4）＝Ｖｃｃ−｜ＶTP4｜−１／（Ｒ√（ｋ4）（√
（ｋ1）−√（ｋ2））となる。ここでＶGS4 はｐＭＯＳ
トランジスタ１５のゲート・ソース間電圧、ＶTP4 はｐ
ＭＯＳトランジスタ１５のしきい値電圧、ｋ4 はｐＭＯ
Ｓトランジスタ１５のｋ値である。α＝１／（Ｒ√（ｋ
4）（√（ｋ1）−√（ｋ2））とすると内部電圧Ｖ
LRは、ＶLR＝３（｜ＶTP｜＋α）と表すことができる。
ここでＶTPとは第４〜第６ｐＭＯＳトランジスタ１７〜
１９のしきい値電圧である。内部電圧が上記のように表
され、トランジスタのしきい値電圧は基板の不純物濃
度、ソース・ドレイン拡散層の深さ、ゲート酸化膜の厚
さなどの製造工程上の変数により影響をうける。したが
って、製造工程上の変数の変化によりしきい値電圧が変
わった場合に、内部電圧は結果的にしきい値電圧の変化
量の３倍も変動することになる。すなわち、内部電圧の
値は工程変化に敏感である。そして、その変動する内部
電圧レベルが、直ちにドライバ部３０のレベルとなる。
の動作について説明する。基準電圧発生部１０におい
て、第１ｐＭＯＳ１４に流れる電流をＩとすると、第１
ｎＭＯＳトランジスタ１１のゲート端子に加えられる電
圧ＶGS1＝ＶGS2＋Ｉ・Ｒであり（ＶGS2 は第２ｎＭＯＳ
トランジスタ１２のゲート・ソース間電圧）、トランジ
スタ１４、１５は同じトランジスタであるので、ｋ＝μ
ｃｏx（Ｗ／Ｌ） （ここで、μ＝キャリアの移動度、ｃ
ｏx ＝酸化膜キャパシタンス、Ｗ＝トランジスタのチャ
ネル幅、Ｌ＝チャネル長）とするとき、飽和領域で共通
ゲートとされているトランジスタへ流れる電流Ｉは以下
のように計算することができる。 Ｉ・Ｒ＝ＶGS1−ＶGS2＝ＶT1＋√（１／ｋ1）−（ＶT2＋√（Ｉ／ｋ2）） ＝√Ｉ（１／√ｋ1−１／√ｋ2）となる。 ここで、ＶT1、ＶT2はそれぞれ第１ｎＭＯＳ１１、第２
ｎＭＯＳ１２のしきい値電圧、ｋ1、ｋ2はそれぞれ第１
ｎＭＯＳ１１、第２ｎＭＯＳ１２のｋ値となる。これを
整理すると、 √Ｉ＝（１／√ｋ1−１／√ｋ2）／Ｒ となり、Ｖｃｃとは無関係な電流が流れる。そして、Ｖ
REF＝Ｖｃｃ−ＶGS4＝Ｖｃｃ−｜ＶTP4｜−√（Ｉ／
ｋ4）＝Ｖｃｃ−｜ＶTP4｜−１／（Ｒ√（ｋ4）（√
（ｋ1）−√（ｋ2））となる。ここでＶGS4 はｐＭＯＳ
トランジスタ１５のゲート・ソース間電圧、ＶTP4 はｐ
ＭＯＳトランジスタ１５のしきい値電圧、ｋ4 はｐＭＯ
Ｓトランジスタ１５のｋ値である。α＝１／（Ｒ√（ｋ
4）（√（ｋ1）−√（ｋ2））とすると内部電圧Ｖ
LRは、ＶLR＝３（｜ＶTP｜＋α）と表すことができる。
ここでＶTPとは第４〜第６ｐＭＯＳトランジスタ１７〜
１９のしきい値電圧である。内部電圧が上記のように表
され、トランジスタのしきい値電圧は基板の不純物濃
度、ソース・ドレイン拡散層の深さ、ゲート酸化膜の厚
さなどの製造工程上の変数により影響をうける。したが
って、製造工程上の変数の変化によりしきい値電圧が変
わった場合に、内部電圧は結果的にしきい値電圧の変化
量の３倍も変動することになる。すなわち、内部電圧の
値は工程変化に敏感である。そして、その変動する内部
電圧レベルが、直ちにドライバ部３０のレベルとなる。
【００１０】
【発明が解決しようとする課題】上記の従来の内部電圧
発生回路では次のような問題点があった。内部電圧は、
工程変化に敏感で工程によるしきい値電圧の変化量の３
倍も変化し、バーンイン(burn-in)時に工程変化に従っ
て内部電圧のレベルが変わるため、正確なバーンインを
進行することができない。このため、チップに対する信
頼度が落ちる。工程によって変動する内部電圧のレベル
を合わせためのトリミング回路を追加しなければならな
いため、付加的な努力が必要である。
発生回路では次のような問題点があった。内部電圧は、
工程変化に敏感で工程によるしきい値電圧の変化量の３
倍も変化し、バーンイン(burn-in)時に工程変化に従っ
て内部電圧のレベルが変わるため、正確なバーンインを
進行することができない。このため、チップに対する信
頼度が落ちる。工程によって変動する内部電圧のレベル
を合わせためのトリミング回路を追加しなければならな
いため、付加的な努力が必要である。
【００１１】本発明は上記問題点を解決するためになさ
れたものであり、その目的とするところは、工程に変化
があっても内部電源電圧のレベルを一定に維持すること
ができ、結果的にチップに対する信頼度を向上させるこ
とができる内部電圧発生回路を提供することにある。
れたものであり、その目的とするところは、工程に変化
があっても内部電源電圧のレベルを一定に維持すること
ができ、結果的にチップに対する信頼度を向上させるこ
とができる内部電圧発生回路を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
の本発明の内部電源電圧発生回路は、外部電源を用いて
内部電源を生成する内部電圧発生回路であって、外部電
源を受けて基準電圧を発生させる基準電圧発生部と、基
準電圧発生部からの基準電圧を内部電圧レベルに増幅さ
せる内部電圧レベル増幅部と、内部電圧レベル増幅部で
の基準電圧増幅時の回路製造工程の変化による電圧変動
を補償する工程変化補償部と、増幅された内部電圧レベ
ルにより内部電圧を駆動するドライバ部とを備えること
を特徴とする。
の本発明の内部電源電圧発生回路は、外部電源を用いて
内部電源を生成する内部電圧発生回路であって、外部電
源を受けて基準電圧を発生させる基準電圧発生部と、基
準電圧発生部からの基準電圧を内部電圧レベルに増幅さ
せる内部電圧レベル増幅部と、内部電圧レベル増幅部で
の基準電圧増幅時の回路製造工程の変化による電圧変動
を補償する工程変化補償部と、増幅された内部電圧レベ
ルにより内部電圧を駆動するドライバ部とを備えること
を特徴とする。
【００１３】
【発明の実施の形態】以下、添付図面に基づき本発明実
施形態の内部電圧発生回路を説明する。図２は本実施形
態の内部電圧発生回路を示す回路図である。図２に示す
ように、この内部電圧発生回路は、外部電圧を入力され
て基準電圧（Ｖref ）を発生させる基準電圧発生部４０
と、基準電圧発生部４０からの基準電圧を内部電圧レベ
ルまで増幅させる内部電圧レベル増幅部５０と、内部電
圧レベル増幅部５０からの内部電圧レベルが製造工程に
よって変化した場合にその変化を補償して出力する工程
変化補償部６０と、工程変化補償部６０で補償され、増
幅された内部電圧レベルを入力して内部電圧を駆動する
ドライバ部７０とから構成される。
施形態の内部電圧発生回路を説明する。図２は本実施形
態の内部電圧発生回路を示す回路図である。図２に示す
ように、この内部電圧発生回路は、外部電圧を入力され
て基準電圧（Ｖref ）を発生させる基準電圧発生部４０
と、基準電圧発生部４０からの基準電圧を内部電圧レベ
ルまで増幅させる内部電圧レベル増幅部５０と、内部電
圧レベル増幅部５０からの内部電圧レベルが製造工程に
よって変化した場合にその変化を補償して出力する工程
変化補償部６０と、工程変化補償部６０で補償され、増
幅された内部電圧レベルを入力して内部電圧を駆動する
ドライバ部７０とから構成される。
【００１４】ここで、基準電圧発生部４０は内部電圧の
変動に係わらずに基準電圧を発生するが、基本的には従
来の回路と格別の相違はない。すなわち、ゲートを共有
する第１、第２ｎＭＯＳトランジスタ３１、３２と、第
２ｎＭＯＳトランジスタ３２のソース端子に直列連結さ
れてＶｓｓ電源に接続される第１抵抗（Ｒ）３３と、共
有のゲートノードにドレイン端子が接続される第１ｐＭ
ＯＳトランジスタ３４と、第１ｐＭＯＳトランジスタ３
４とゲートを共有するとともにソース端子がＶｃｃ電源
に連結される第２ｐＭＯＳトランジスタ３５とから構成
される。ｐＭＯＳトランジスタの共有ゲートノードは第
２ｐＭＯＳトランジスタ３５のドレイン端子に接続され
て基準電圧が出力されるノードとなる。
変動に係わらずに基準電圧を発生するが、基本的には従
来の回路と格別の相違はない。すなわち、ゲートを共有
する第１、第２ｎＭＯＳトランジスタ３１、３２と、第
２ｎＭＯＳトランジスタ３２のソース端子に直列連結さ
れてＶｓｓ電源に接続される第１抵抗（Ｒ）３３と、共
有のゲートノードにドレイン端子が接続される第１ｐＭ
ＯＳトランジスタ３４と、第１ｐＭＯＳトランジスタ３
４とゲートを共有するとともにソース端子がＶｃｃ電源
に連結される第２ｐＭＯＳトランジスタ３５とから構成
される。ｐＭＯＳトランジスタの共有ゲートノードは第
２ｐＭＯＳトランジスタ３５のドレイン端子に接続され
て基準電圧が出力されるノードとなる。
【００１５】上記のように構成された基準電圧発生部４
０では、第１、第２ｐＭＯＳトランジスタ３４、３５が
同様なトランジスタであるとすると、ゲートを共有して
いるので、飽和領域ではそれらのトランジスタ３４、３
５を介して流れる電流が同じである。
０では、第１、第２ｐＭＯＳトランジスタ３４、３５が
同様なトランジスタであるとすると、ゲートを共有して
いるので、飽和領域ではそれらのトランジスタ３４、３
５を介して流れる電流が同じである。
【００１６】内部電圧レベル増幅部５０は、同様に、従
来と同じくＶｃｃ電源とＶｓｓ電源との間に直列連結さ
れる４つのｐＭＯＳトランジスタから構成される。すな
わち、基準電圧発生部４０の出力ノードにゲートが接続
され、ソース端子はＶｃｃ電源に連結される第３ｐＭＯ
Ｓトランジスタ３６と、第３ｐＭＯＳトランジスタ３６
のドレイン端子にソース端子が接続され、ドレイン端子
はゲートに接続される第４ｐＭＯＳトランジスタ３７
と、第４ｐＭＯＳトランジスタ３７のドレイン端子にソ
ース端子が接続され、ドレイン端子はゲートに接続され
る第５ｐＭＯＳトランジスタ３８と、第５ｐＭＯＳトラ
ンジスタ３８のドレイン端子にソース端子が接続され、
ドレイン端子がゲートとＶｓｓ電源に連結される第６ｐ
ＭＯＳトランジスタ３９とからなる。第３ｐＭＯＳトラ
ンジスタ３６のドレイン端子と第４ｐＭＯＳトランジス
タ３７のソース端子との共有点が、内部電圧レベル増幅
部５０の出力ノードとなる。
来と同じくＶｃｃ電源とＶｓｓ電源との間に直列連結さ
れる４つのｐＭＯＳトランジスタから構成される。すな
わち、基準電圧発生部４０の出力ノードにゲートが接続
され、ソース端子はＶｃｃ電源に連結される第３ｐＭＯ
Ｓトランジスタ３６と、第３ｐＭＯＳトランジスタ３６
のドレイン端子にソース端子が接続され、ドレイン端子
はゲートに接続される第４ｐＭＯＳトランジスタ３７
と、第４ｐＭＯＳトランジスタ３７のドレイン端子にソ
ース端子が接続され、ドレイン端子はゲートに接続され
る第５ｐＭＯＳトランジスタ３８と、第５ｐＭＯＳトラ
ンジスタ３８のドレイン端子にソース端子が接続され、
ドレイン端子がゲートとＶｓｓ電源に連結される第６ｐ
ＭＯＳトランジスタ３９とからなる。第３ｐＭＯＳトラ
ンジスタ３６のドレイン端子と第４ｐＭＯＳトランジス
タ３７のソース端子との共有点が、内部電圧レベル増幅
部５０の出力ノードとなる。
【００１７】工程変化補償部６０は、内部電圧レベル増
幅部５０の出力端にドレイン端子が接続され、ソース端
子が第２抵抗（Ｒ）４１に直列連結されてＶｓｓ電源に
連結される第３ｎＭＯＳトランジスタ４２から構成され
る。この第３ｎＭＯＳトランジスタ４２のゲートが第５
ｐＭＯＳトランジスタ３８と第６ｐＭＯＳトランジスタ
３９の接続点に接続されている。第３ｐＭＯＳトランジ
スタのドレイン電流をＩ1 、第４ｐＭＯＳトランジスタ
３７のドレイン電流をＩ2、第３ｎＭＯＳ４２にバイパ
スされる電流をＩ3とすると、Ｉ1＝Ｉ2＋Ｉ3であり、Ｖ
LR＝３（｜Ｖtb｜＋√（Ｉ1−Ｉ3）／ｋ）である。ここ
で、Ｖtbは内部電圧レベル増幅器５０のｐＭＯＳトラン
ジスタ３８と３９との間の電圧である。したがって、も
し、｜Ｖtb｜が高く作成されると、第３ｎＭＯＳトラン
ジスタ４２を経てＩ3 値が大きくなり、｜Ｖtb｜が低く
作成されると、第３ｎＭＯＳトランジスタ４２を介して
Ｉ3 値が小さくなる。従って、製造工程による各ｐＭＯ
Ｓトランジスタのしきい値電圧の変化にともなう｜Ｖtb
｜の変化を、フィードバック回路である第３ｎＭＯＳト
ランジスタ４２と第２抵抗４１とによって補償すること
ができる。ここで、第３ｎＭＯＳトランジスタ４２は、
低いしきい値電圧を有するトランジスタを使用して安定
的にしきい値電圧を調節することができるので、工程の
変化による｜Ｖtb｜の変化を確実に補償する。
幅部５０の出力端にドレイン端子が接続され、ソース端
子が第２抵抗（Ｒ）４１に直列連結されてＶｓｓ電源に
連結される第３ｎＭＯＳトランジスタ４２から構成され
る。この第３ｎＭＯＳトランジスタ４２のゲートが第５
ｐＭＯＳトランジスタ３８と第６ｐＭＯＳトランジスタ
３９の接続点に接続されている。第３ｐＭＯＳトランジ
スタのドレイン電流をＩ1 、第４ｐＭＯＳトランジスタ
３７のドレイン電流をＩ2、第３ｎＭＯＳ４２にバイパ
スされる電流をＩ3とすると、Ｉ1＝Ｉ2＋Ｉ3であり、Ｖ
LR＝３（｜Ｖtb｜＋√（Ｉ1−Ｉ3）／ｋ）である。ここ
で、Ｖtbは内部電圧レベル増幅器５０のｐＭＯＳトラン
ジスタ３８と３９との間の電圧である。したがって、も
し、｜Ｖtb｜が高く作成されると、第３ｎＭＯＳトラン
ジスタ４２を経てＩ3 値が大きくなり、｜Ｖtb｜が低く
作成されると、第３ｎＭＯＳトランジスタ４２を介して
Ｉ3 値が小さくなる。従って、製造工程による各ｐＭＯ
Ｓトランジスタのしきい値電圧の変化にともなう｜Ｖtb
｜の変化を、フィードバック回路である第３ｎＭＯＳト
ランジスタ４２と第２抵抗４１とによって補償すること
ができる。ここで、第３ｎＭＯＳトランジスタ４２は、
低いしきい値電圧を有するトランジスタを使用して安定
的にしきい値電圧を調節することができるので、工程の
変化による｜Ｖtb｜の変化を確実に補償する。
【００１８】ドライバ部７０は、内部電圧レベル増幅部
５０の出力ノードからの内部電圧レベル値（ＶLR）と出
力電圧（Ｖｄｄ）との電圧差を検出する比較器４３と、
比較器４３にゲートが接続され、ソース端子はＶｃｃ電
源に連結されて駆動される第７ｐＭＯＳトランジスタ４
４と、第７ｐＭＯＳトランジスタ４４のドレイン端子に
ドレイン端子が接続され、ソース端子はＶｓｓ電源に連
結される第４ｎＭＯＳトランジスタ４５とから構成され
る。
５０の出力ノードからの内部電圧レベル値（ＶLR）と出
力電圧（Ｖｄｄ）との電圧差を検出する比較器４３と、
比較器４３にゲートが接続され、ソース端子はＶｃｃ電
源に連結されて駆動される第７ｐＭＯＳトランジスタ４
４と、第７ｐＭＯＳトランジスタ４４のドレイン端子に
ドレイン端子が接続され、ソース端子はＶｓｓ電源に連
結される第４ｎＭＯＳトランジスタ４５とから構成され
る。
【００１９】上記のようにして構成されるドライバ部７
０は、Ｖｄｄ端子から負荷へ過電流を流すと、Ｖｄｄ電
圧が瞬間的に下降する。そのとき、Ｖｄｄ電圧がＶLRよ
り低くなると、比較器４３の動作により第７ｐＭＯＳト
ランジスタ４４の電圧が更に下降して第７ｐＭＯＳトラ
ンジスタ４４がオンされ、負荷に電流が供給されてＶｄ
ｄ電圧が上昇する。もしも、Ｖｄｄ電圧がＶLRより大き
くなると、今度には第７ｐＭＯＳトランジスタ４４のゲ
ート電圧が上昇して第７ｐＭＯＳトランジスタ４４がオ
フされ、Ｖｄｄの上昇が止まる。
０は、Ｖｄｄ端子から負荷へ過電流を流すと、Ｖｄｄ電
圧が瞬間的に下降する。そのとき、Ｖｄｄ電圧がＶLRよ
り低くなると、比較器４３の動作により第７ｐＭＯＳト
ランジスタ４４の電圧が更に下降して第７ｐＭＯＳトラ
ンジスタ４４がオンされ、負荷に電流が供給されてＶｄ
ｄ電圧が上昇する。もしも、Ｖｄｄ電圧がＶLRより大き
くなると、今度には第７ｐＭＯＳトランジスタ４４のゲ
ート電圧が上昇して第７ｐＭＯＳトランジスタ４４がオ
フされ、Ｖｄｄの上昇が止まる。
【００２０】Ｖｄｄの下降幅が大きくなるほど第７ｐＭ
ＯＳトランジスタ４４のゲート電圧も一層下降するの
で、Ｖｄｄはより速く上昇する。又、第７ｐＭＯＳトラ
ンジスタ４４のサイズが大きくて高速で電流を流すよう
にすると、Ｖｄｄの変動幅もそれだけ減少する。すなわ
ち、このドライバ回路７０は、第７ｐＭＯＳトランジス
タ４４のドレインと第３ｎＭＯＳトランジスタ４５のド
レインとが共通接続されて、比較器４３へ第３ｎＭＯＳ
トランジスタ４５のドレイン電圧をフィードバックして
内部電圧（Ｖｄｄ）を出力する。
ＯＳトランジスタ４４のゲート電圧も一層下降するの
で、Ｖｄｄはより速く上昇する。又、第７ｐＭＯＳトラ
ンジスタ４４のサイズが大きくて高速で電流を流すよう
にすると、Ｖｄｄの変動幅もそれだけ減少する。すなわ
ち、このドライバ回路７０は、第７ｐＭＯＳトランジス
タ４４のドレインと第３ｎＭＯＳトランジスタ４５のド
レインとが共通接続されて、比較器４３へ第３ｎＭＯＳ
トランジスタ４５のドレイン電圧をフィードバックして
内部電圧（Ｖｄｄ）を出力する。
【００２１】
【発明の効果】上述したように、本発明の内部電圧発生
回路では次のような効果がある。基準電圧を内部電圧レ
ベルに増幅させるに際して、回路製造工程で発生する素
子の変化に基づく電圧の変動を工程変化補償部で補償し
て、安定した内部電圧レベルを維持することができるた
め、バーンイン時に内部電圧の変化によるチップの信頼
性を向上させることができる。また、工程変化補償部を
備えているため、内部電圧のレベルを一定に維持するた
めのトリミング回路が別途必要なく、容易且つ確実に内
部電圧を合わせることができる。さらに、工程変化補償
部はしきい値電圧の低いトランジスタを使用することで
効果的に内部電圧を補償することができる。
回路では次のような効果がある。基準電圧を内部電圧レ
ベルに増幅させるに際して、回路製造工程で発生する素
子の変化に基づく電圧の変動を工程変化補償部で補償し
て、安定した内部電圧レベルを維持することができるた
め、バーンイン時に内部電圧の変化によるチップの信頼
性を向上させることができる。また、工程変化補償部を
備えているため、内部電圧のレベルを一定に維持するた
めのトリミング回路が別途必要なく、容易且つ確実に内
部電圧を合わせることができる。さらに、工程変化補償
部はしきい値電圧の低いトランジスタを使用することで
効果的に内部電圧を補償することができる。
【図１】従来の内部電圧発生回路を示す回路図。
【図２】本発明実施形態による内部電圧発生回路を示す
回路図。
回路図。
４０ 基準電圧発生部 ５０ 内部電圧レベル増幅部 ６０ 工程変化補償部 ７０ ドライバ部 ３１、３２、４５ ｎＭＯＳトランジスタ ３３、４１ 抵抗 ３４、３５、３６、３７、３８、３９、４０ ｐＭＯ
Ｓトランジスタ ４３ 比較器
Ｓトランジスタ ４３ 比較器
Claims (3)
- 【請求項１】 外部電源を用いて内部電源を生成する内
部電圧発生回路において、 外部電源を受けて基準電圧を発生させる基準電圧発生部
と、 基準電圧発生部からの基準電圧を内部電圧レベルに増幅
させる内部電圧レベル増幅部と、 内部電圧レベル増幅部での基準電圧増幅時の回路製造工
程の変化による電圧変動を補償する工程変化補償部と、 増幅された内部電圧レベルにより内部電圧を駆動するド
ライバ部と、を備えることを特徴とする内部電圧発生回
路。 - 【請求項２】 内部電圧レベル増幅部が、外部電源と低
圧電源との間に直列に接続された複数のトランジスタか
らなり、外部電源側の二つのトランジスタの接続点を出
力端とし、工程変化補償部は、内部電圧レベル増幅部の
出力端にドレイン端子が接続され、ソース端子が第２抵
抗を介して低電圧源に連結され、ゲートが内部電圧レベ
ル増幅部を構成する直列に連結されたトランジスタの低
電圧源側の二つのトランジスタの接続点に接続されるｎ
ＭＯＳトランジスタとから構成されるフィードバック回
路であることを特徴とする請求項１記載の内部電圧発生
回路。 - 【請求項３】 前記ｎＭＯＳトランジスタはしきい値電
圧を有するトランジスタから構成されることを特徴とす
る請求項２記載の内部電圧発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR68193/1997 | 1997-12-12 | ||
| KR1019970068193A KR100272508B1 (ko) | 1997-12-12 | 1997-12-12 | 내부전압(vdd) 발생회로 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010026323A Division JP5074542B2 (ja) | 1997-12-12 | 2010-02-09 | 内部電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11231951A true JPH11231951A (ja) | 1999-08-27 |
Family
ID=19527155
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10329203A Withdrawn JPH11231951A (ja) | 1997-12-12 | 1998-11-19 | 内部電圧発生回路 |
| JP2010026323A Expired - Fee Related JP5074542B2 (ja) | 1997-12-12 | 2010-02-09 | 内部電圧発生回路 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010026323A Expired - Fee Related JP5074542B2 (ja) | 1997-12-12 | 2010-02-09 | 内部電圧発生回路 |
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|---|---|
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| JP (2) | JPH11231951A (ja) |
| KR (1) | KR100272508B1 (ja) |
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| US6930948B2 (en) * | 2002-07-16 | 2005-08-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device having an internal voltage generation circuit for selectively generating an internal voltage according to an external voltage level |
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| US6259324B1 (en) * | 2000-06-23 | 2001-07-10 | International Business Machines Corporation | Active bias network circuit for radio frequency amplifier |
| JP2002042468A (ja) * | 2000-07-21 | 2002-02-08 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| US6333623B1 (en) | 2000-10-30 | 2001-12-25 | Texas Instruments Incorporated | Complementary follower output stage circuitry and method for low dropout voltage regulator |
| JP3868756B2 (ja) * | 2001-04-10 | 2007-01-17 | シャープ株式会社 | 半導体装置の内部電源電圧発生回路 |
| US6492874B1 (en) | 2001-07-30 | 2002-12-10 | Motorola, Inc. | Active bias circuit |
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| US9147443B2 (en) * | 2011-05-20 | 2015-09-29 | The Regents Of The University Of Michigan | Low power reference current generator with tunable temperature sensitivity |
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| JPS61155913U (ja) * | 1985-03-19 | 1986-09-27 | ||
| JPH0638217B2 (ja) * | 1985-11-30 | 1994-05-18 | 株式会社東芝 | 熱保護回路 |
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| JP2579517B2 (ja) * | 1988-02-26 | 1997-02-05 | 富士通株式会社 | 基準電圧発生回路 |
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1997
- 1997-12-12 KR KR1019970068193A patent/KR100272508B1/ko not_active IP Right Cessation
-
1998
- 1998-11-19 JP JP10329203A patent/JPH11231951A/ja not_active Withdrawn
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-
2010
- 2010-02-09 JP JP2010026323A patent/JP5074542B2/ja not_active Expired - Fee Related
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| KR100272508B1 (ko) | 2000-11-15 |
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