JPS63301546A - 半導体集積回路 - Google Patents

半導体集積回路

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Publication number
JPS63301546A
JPS63301546A JP62137492A JP13749287A JPS63301546A JP S63301546 A JPS63301546 A JP S63301546A JP 62137492 A JP62137492 A JP 62137492A JP 13749287 A JP13749287 A JP 13749287A JP S63301546 A JPS63301546 A JP S63301546A
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JP
Japan
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buffer
line
gnd
input
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Pending
Application number
JP62137492A
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English (en)
Inventor
Tetsuya Ota
哲也 大田
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NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP62137492A priority Critical patent/JPS63301546A/ja
Publication of JPS63301546A publication Critical patent/JPS63301546A/ja
Pending legal-status Critical Current

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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
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    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、例えばＣＭＯ３型Ｏ３トアレイＬＳＩ装置の
ような半導体集積回路に関し、特に複数個の出力バッフ
ァが同時に変化するために生じる誤動作を効果的に防止
することができるようにした半導体集積回路に関する。
［従来の技術］ 従来のＣＭＯ３型Ｏ３トアレイＬＳＩ装置は、第３図に
示すように、内部セル１とこの周囲に配置された入力バ
ッファ及び出力バッファ等の■１０インタフェースバッ
ファ２とが全て一対の電源ライン３及び接地（ＧＮＤ）
ライン４に接続され、ポンディングパッド５，６を介し
て電源電圧が供給されるようになっていた。
［発明が解決しようとする問題点］ しかしながら、上述した従来のＣＭＯ３型Ｏ３トアレイ
ＬＳＩ装置においては、複数の出力バッファの同時動作
時に誤動作が発生し易いという問題点があった。
今、第４図に示すようにＬＳ１１２，１３゜１４が縦続
接続されている回路を考えると、ＬＳ１１３の出力バッ
ファが゛′Ｈ′°レベルから゛Ｌ″レベルにスイッチン
グした場合、ＬＳ１１３の負荷容量ＣＬの放電電流Ｉが
ＬＳ１１３の電源ラインを通ってＧＮＤに流れる。この
放電電流■と電源ラインのインピーダンスＺにより、電
源ラインに電圧降下が発生し、第５図中Ａで示すように
、ＬＳｌｌＢの内部のＧＮＤレベルＶ。が上昇する。
このとき同図Ｂで示すように、ＬＳ１１３の入力バッフ
ァの入力スレッシュホールドレベルｖ　ｔｂｎも変動す
る。そして、この変動がＬＳ１１２の出力Ｖ。Ａを超え
た場合には、ＬＳ１１２がらＬＳ１１３への誤信号伝達
が起り、誤動作につながるという問題点があった。
また、ＬＳ１１３の出力バッファが“Ｌ°ルベルから“
Ｈ”レベルに変化した場合は、負荷容量Ｃｔへ充電電流
が流れ、電源ラインにノイズが発生し、電源電圧ＶＤＤ
が一時的に低下する現象が起きる。このとき、第６図中
Ｃで示すように、ＬＳ１１３からＬＳ１１４への誤信号
伝達が起り、誤動作の原因となっていた。
本発明はかかる問題点に鑑みてなされたものであって、
出力バッファの同時動作時においても誤動作が生じない
信頼性が高い半導体集積回路を提供することを目的とす
る。
［問題点を解決するための手段］ 本発明に係る半導体集積装置は、入力バッファと出力バ
ッファとを異なる電源ライン及び／又は接地ラインに接
続したものである。
［作用］ 本発明によれば、入力バッファと出力バッファとが異な
る電源経路に接続されているので、出力バッファの同時
動作によって出力バッファの電源経路に一時的な大電流
が流れても、入力バッファの電源経路には大電流は流れ
ず、この結果、入力バッファの電源電圧は変動しない。
このため、入力バッファのスレッシュホールド電圧も変
動しないので、上記出力バッファの同時動作に起因した
入力バッファへの誤信号入力が防止できる。従って、こ
の発明によれば、誤動作の発生を防止し、信頼性を向上
させることができる。
［実施例］ 次に、本発明の実施例について説明する。
第１図は本発明の第１の実施例に係る半導体集積回路の
チップ平面図である。この実施例は第３図に示した従来
の半導体集積回路に、新たに入力バッファ専用のＧＮＤ
ライン８と、これに接続されるＧＮＤのポンディングパ
ッド９とを設けたものである。即ち、この回路において
は、Ｉ１０インタフェースバッファ２のうちの入力バッ
ファは電源ライン３とＧＮＤライン８に接続され、出力
バッファ及び内部セル１は電源ライン３とＧＮＤライン
４に接続されている。
この実施例によれば、出力バッファが“Ｈパレベルから
“Ｌ　”レベルに同時スイッチングした時に、ＧＮＤラ
イン４に接続された回路のＧＮＤレベルが上昇しても、
ＧＮＤライン８に接続された入力バッファのＧＮＤレベ
ルは変化しないので、入力バッファの入力スレッシュホ
ールドレベルの変動もない。従って、第４図に示した回
路において、ＬＳ１１３は、ＬＳ１１２がらの信号を正
常に読み取り、システムの誤動作はなくなる。
第２図は本発明の第２の実施例に係る半導体集積回路の
チップ平面図である。この実施例は、第３図に示した従
来の半導体集積回路に、新たに入力バッファ専用の電源
ライン１ｏと、これに接続される電源のポンディングパ
ッド１１とを設けたものである。
即ち、この回路においては、工／○インタフェースバッ
ファ２のうちの入力バッファは電源ライン１０とＧＮＤ
ライン４に接続され、出力バッファ及び内部セル１は電
源ライン３とＧＮＤライン４とに接続されている。
この実施例によれば、出力バッファが“°Ｌ′ルベルか
ら“Ｈ”レベルに同時にスイッチングした時に電源ライ
ン３に接続された回路の電源電圧■ＤＤが一時的に低下
しても、電源ライン１ｏに接続された入力バッファの電
源レベルは変化しないので、出力バッファの出力レベル
のノイズ発生もない。従って、第４図の回路において、
ＬＳ１１４はＬＳ１１３からの信号を正常に読み取り、
システムの誤動作はなくなる。
なお、本発明は上記実施例に限定されるものではない。
例えば、内部セルを入力バッファの電源ライン又はＧＮ
Ｄラインに接続しても同様の効果が得られる。また、入
力バッファと出力バッファとで電源ライン又はＧＮＤラ
インの一方を異ならせるのではなく、双方を異ならせて
もよい。
［発明の効果］ 以上説明したように、本発明によれば、入力バッファと
出力バッファとを異なる電源経路に接続するようにした
ので、出力バッファが同時にスイッチング動作をしても
入力バッファは安定に機能し、誤信号伝達による誤動作
が生じないという効果がある。
【図面の簡単な説明】
第１図は本発明の第１の実施例に係る半導体集積回路の
チップ平面図、第２図は本発明の第２の実施例に係る半
導体集積回路のチップ平面図、第３図は従来の半導体集
積回路のチップ平面図、第４図はＣＭＯ３型半導体集積
回路を使った回路構成例を示す回路図、第５図及び第６
図は従来の問題点を説明するための図である。 １；内部セル、２．Ｉ１０インタフェースバ・ソファ、
３，１０；電源ライン、４．８：ＧＮＤライン、５．１
１；電源用のポンディングパッド・、６．９．ＧＮＤ用
のポンディングパッド、１２〜１４：ＬＳＩ 出願人　日本電気アイジ−マイコンシステム株式会社

Claims (1)

    【特許請求の範囲】
  1. 入力バッファと出力バッファとを備えた半導体集積回路
    において、前記入力バッファと前記出力バッファとを異
    なる電源ライン及び／又は接地ラインに接続したことを
    特徴とする半導体集積回路。
JP62137492A 1987-05-31 1987-05-31 半導体集積回路 Pending JPS63301546A (ja)

Priority Applications (1)

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JP62137492A JPS63301546A (ja) 1987-05-31 1987-05-31 半導体集積回路

Applications Claiming Priority (1)

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JP62137492A JPS63301546A (ja) 1987-05-31 1987-05-31 半導体集積回路

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JPS63301546A true JPS63301546A (ja) 1988-12-08

Family

ID=15199917

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JP62137492A Pending JPS63301546A (ja) 1987-05-31 1987-05-31 半導体集積回路

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JP (1) JPS63301546A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02126652A (ja) * 1988-11-07 1990-05-15 Mitsubishi Electric Corp 半導体集積回路装置
JPH03154371A (ja) * 1989-11-13 1991-07-02 Sharp Corp 集積回路素子
JP2011216592A (ja) * 2010-03-31 2011-10-27 Oki Semiconductor Co Ltd 半導体集積回路装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02126652A (ja) * 1988-11-07 1990-05-15 Mitsubishi Electric Corp 半導体集積回路装置
JPH03154371A (ja) * 1989-11-13 1991-07-02 Sharp Corp 集積回路素子
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