JPH04273147A - ゲートアレー型半導体集積回路 - Google Patents
ゲートアレー型半導体集積回路Info
- Publication number
- JPH04273147A JPH04273147A JP3077413A JP7741391A JPH04273147A JP H04273147 A JPH04273147 A JP H04273147A JP 3077413 A JP3077413 A JP 3077413A JP 7741391 A JP7741391 A JP 7741391A JP H04273147 A JPH04273147 A JP H04273147A
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- JP
- Japan
- Prior art keywords
- line
- integrated circuit
- type semiconductor
- gate array
- semiconductor integrated
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000000872 buffer Substances 0.000 claims abstract description 44
- 238000010586 diagram Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ゲートアレー型半導体
集積回路に利用され、特に、その電源線の配置に関する
。なお、本明細書において、電源線とは、高電位線と低
電位線の対をいい、ここでは、高電位線としてＶＤＤ線
を、低電位線としてＧＮＤ（接地電位）線を取り上げる
ことにする。
集積回路に利用され、特に、その電源線の配置に関する
。なお、本明細書において、電源線とは、高電位線と低
電位線の対をいい、ここでは、高電位線としてＶＤＤ線
を、低電位線としてＧＮＤ（接地電位）線を取り上げる
ことにする。
【０００２】
【従来の技術】従来、この種のゲートアレー型半導体集
積回路は、例えば、図４および図５に示すように、チッ
プ６周辺に、パッド５、ＶＤＤ線３、ＧＮＤ線４、入力
バッファ１および出力バッファ２が配置され、入力バッ
ファ１および出力バッファ２とも同じＶＤＤ線３および
ＧＮＤ線４を使う構成になっている。
積回路は、例えば、図４および図５に示すように、チッ
プ６周辺に、パッド５、ＶＤＤ線３、ＧＮＤ線４、入力
バッファ１および出力バッファ２が配置され、入力バッ
ファ１および出力バッファ２とも同じＶＤＤ線３および
ＧＮＤ線４を使う構成になっている。
【０００３】
【発明が解決しようとする課題】以上説明した従来のゲ
ートアレー型半導体集積回路では、出力バッファ２が「
Ｈ」レベルから「Ｌ」レベルにスイッチングした場合を
考えると、負荷の放電電流が集積回路の電源線を通って
ＧＮＤに流れる。この放電電流と電源線のインピーダン
スにより、電源線に電圧降下を生じ、集積回路内部のＧ
ＮＤレベルが上昇し、誤動作を起こす欠点があった。
ートアレー型半導体集積回路では、出力バッファ２が「
Ｈ」レベルから「Ｌ」レベルにスイッチングした場合を
考えると、負荷の放電電流が集積回路の電源線を通って
ＧＮＤに流れる。この放電電流と電源線のインピーダン
スにより、電源線に電圧降下を生じ、集積回路内部のＧ
ＮＤレベルが上昇し、誤動作を起こす欠点があった。
【０００４】本発明の目的は、前記の欠点を除去するこ
とにより、出力バッファの同時動作による誤動作を防止
したゲートアレー型半導体集積回路を提供することにあ
る。
とにより、出力バッファの同時動作による誤動作を防止
したゲートアレー型半導体集積回路を提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明は、チップの周辺
に配置された入力バッファおよび出力バッファを備えた
ゲートアレー型半導体集積回路において、前記入力バッ
ファおよびまたは前記出力バッファを複数のグループに
分けて動作可能に配置された複数の電源線を備えたこと
を特徴とする。
に配置された入力バッファおよび出力バッファを備えた
ゲートアレー型半導体集積回路において、前記入力バッ
ファおよびまたは前記出力バッファを複数のグループに
分けて動作可能に配置された複数の電源線を備えたこと
を特徴とする。
【０００６】
【作用】複数の電源線により、例えば、入力バッファと
出力バッファとに分ける、あるいは入力バッファと出力
バッファと組み合わせて分けるなど入力バッファおよび
または出力バッファを複数の組に分けてそれぞれ別の電
源線と接続する。なお、この場合、電源線はＶＤＤ線お
よひＧＮＤ線の両線を別にする必要はなく、例えば、Ｖ
ＤＤ線は共通にしＧＮＤ線だけを別にするなどいずれか
一方だけを別にすれば、電源線を別にしたことになる。
出力バッファとに分ける、あるいは入力バッファと出力
バッファと組み合わせて分けるなど入力バッファおよび
または出力バッファを複数の組に分けてそれぞれ別の電
源線と接続する。なお、この場合、電源線はＶＤＤ線お
よひＧＮＤ線の両線を別にする必要はなく、例えば、Ｖ
ＤＤ線は共通にしＧＮＤ線だけを別にするなどいずれか
一方だけを別にすれば、電源線を別にしたことになる。
【０００７】従って、出力バッファを通る電源電流は分
割されて小さくなり、ＧＮＤレベルの上昇も小さくなり
、回路の誤動作を防止することが可能となる。
割されて小さくなり、ＧＮＤレベルの上昇も小さくなり
、回路の誤動作を防止することが可能となる。
【０００８】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の第一実施例の要部を示す回
路図、および図２はそのチップの要部を示す模式的平面
図である。
路図、および図２はそのチップの要部を示す模式的平面
図である。
【００１０】本第一実施例は、チップ６の周辺に配置さ
れたパッド５と、入力バッファ１および出力バッファ２
とを備えたゲートアレー型半導体集積回路において、
れたパッド５と、入力バッファ１および出力バッファ２
とを備えたゲートアレー型半導体集積回路において、
【
００１１】本発明の特徴とするところの、入力バッファ
１と出力バッファ２を分けて動作するように配置された
ＶＤＤ線３とＧＮＤ線（１）４ａ およびＧＮＤ線（２
）４ｂ を備えている。そして、具体的には図１に示す
ように、入力バッファ１と出力バッファ２とは、ＶＤＤ
線３が共通に接続され、入力バッファ１にはＧＮＤ線（
１）４ａ が接続され、出力バッファ２にはＧＮＤ線（
２）４ｂ が接続され、電源線が別々に設けられた構成
になっている。
００１１】本発明の特徴とするところの、入力バッファ
１と出力バッファ２を分けて動作するように配置された
ＶＤＤ線３とＧＮＤ線（１）４ａ およびＧＮＤ線（２
）４ｂ を備えている。そして、具体的には図１に示す
ように、入力バッファ１と出力バッファ２とは、ＶＤＤ
線３が共通に接続され、入力バッファ１にはＧＮＤ線（
１）４ａ が接続され、出力バッファ２にはＧＮＤ線（
２）４ｂ が接続され、電源線が別々に設けられた構成
になっている。
【００１２】出力バッファ２が「Ｈ」レベルから「Ｌ」
レベルにスイッチングした場合、負荷の放電電流が集積
回路の電源線を通ってＧＮＤに流れ、この放電電流と電
源線のインピーダンスにより電圧降下を生じ、ＧＮＤラ
インのレベルが上昇するが、本第一実施例においては、
入力バッファ１と出力バッファ２との電源線は別々にな
っているため、入力バッファ１への影響をなくすことが
でき、誤動作を防ぐことができる。
レベルにスイッチングした場合、負荷の放電電流が集積
回路の電源線を通ってＧＮＤに流れ、この放電電流と電
源線のインピーダンスにより電圧降下を生じ、ＧＮＤラ
インのレベルが上昇するが、本第一実施例においては、
入力バッファ１と出力バッファ２との電源線は別々にな
っているため、入力バッファ１への影響をなくすことが
でき、誤動作を防ぐことができる。
【００１３】図３は本発明の第二実施例の要部を示す回
路図で、そのチップの要部を示す模式的平面図は図２の
第一実施例と同様である。本第二実施例は、本発明の特
徴とするところの、２本あるＧＮＤ線（１）４ａ およ
び（２）４ｂ を入力バッファ１および出力バッファ２
を半分ずつ分けて接続したものである。
路図で、そのチップの要部を示す模式的平面図は図２の
第一実施例と同様である。本第二実施例は、本発明の特
徴とするところの、２本あるＧＮＤ線（１）４ａ およ
び（２）４ｂ を入力バッファ１および出力バッファ２
を半分ずつ分けて接続したものである。
【００１４】このようにすれば、１本のＧＮＤ線に対し
ては、従来の構造より出力バッファ２の数が半分になっ
たことになり、従来よりも同時動作に強い構造になる。
ては、従来の構造より出力バッファ２の数が半分になっ
たことになり、従来よりも同時動作に強い構造になる。
【００１５】
【発明の効果】以上説明したように、本発明は、複数の
電源線をもつことにより、出力バッファの同時動作によ
る誤動作を防ぐ効果がある。
電源線をもつことにより、出力バッファの同時動作によ
る誤動作を防ぐ効果がある。
【図１】 本発明の第一実施例の要部を示す回路図。
【図２】 そのチップの要部を示す模式的平面図。
【図３】 本発明の第二実施例の要部を示す回路図。
【図４】 従来例の要部を示す回路図。
【図５】 そのチップの要部を示す模式的平面図。
１ 入力バッファ
２ 出力バッファ
３ ＶＤＤ線
４ ＧＮＤ線
４ａ ＧＮＤ線（１）
４ｂ ＧＮＤ線（２）
５ パッド
６ チップ
Claims (1)
- 【請求項１】 チップの周辺に配置された入力バッフ
ァおよび出力バッファを備えたゲートアレー型半導体集
積回路において、前記入力バッファおよびまたは前記出
力バッファを複数のグループに分けて動作可能に配置さ
れた複数の電源線を備えたことを特徴とするゲートアレ
ー型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3077413A JPH04273147A (ja) | 1991-02-27 | 1991-02-27 | ゲートアレー型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3077413A JPH04273147A (ja) | 1991-02-27 | 1991-02-27 | ゲートアレー型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04273147A true JPH04273147A (ja) | 1992-09-29 |
Family
ID=13633250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3077413A Pending JPH04273147A (ja) | 1991-02-27 | 1991-02-27 | ゲートアレー型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04273147A (ja) |
-
1991
- 1991-02-27 JP JP3077413A patent/JPH04273147A/ja active Pending
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