JPH06224371A - 論理集積回路 - Google Patents
論理集積回路Info
- Publication number
- JPH06224371A JPH06224371A JP5027436A JP2743693A JPH06224371A JP H06224371 A JPH06224371 A JP H06224371A JP 5027436 A JP5027436 A JP 5027436A JP 2743693 A JP2743693 A JP 2743693A JP H06224371 A JPH06224371 A JP H06224371A
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- JP
- Japan
- Prior art keywords
- integrated circuit
- power supply
- circuit
- logic integrated
- input
- Prior art date
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Abstract
(57)【要約】 （修正有）
【目的】本発明に係る論理集積回路は、その一部のバッ
ファ回路に対する電源を別系統とすることにより、電源
ラインに発生するノイズに起因する誤動作を効果的に防
止する。 【構成】外部端子ＩＮ、ＯＵＴと内部回路との間にそれ
ぞれバッファ回路Ｂ1 〜Ｂn を備えた論理集積回路にお
いて、入力バッファ回路Ｂ1 、Ｂ3 の電源ＶDD２と、そ
の他のバッファ回路の電源ＶDD１とが別系統となるよう
に構成されている。
ファ回路に対する電源を別系統とすることにより、電源
ラインに発生するノイズに起因する誤動作を効果的に防
止する。 【構成】外部端子ＩＮ、ＯＵＴと内部回路との間にそれ
ぞれバッファ回路Ｂ1 〜Ｂn を備えた論理集積回路にお
いて、入力バッファ回路Ｂ1 、Ｂ3 の電源ＶDD２と、そ
の他のバッファ回路の電源ＶDD１とが別系統となるよう
に構成されている。
Description
【０００１】
【産業上の利用分野】本発明は、論理集積回路に関す
る。より詳細には、本発明は、半導体集積回路であっ
て、特に、外部端子と内部回路との間に入出力バッファ
回路を備えた論理集積回路の新規な構成に関する。
る。より詳細には、本発明は、半導体集積回路であっ
て、特に、外部端子と内部回路との間に入出力バッファ
回路を備えた論理集積回路の新規な構成に関する。
【０００２】
【従来の技術】図４は、論理集積回路の入出力部の模式
的な構成を示す図である。
的な構成を示す図である。
【０００３】同図に示すように、論理集積回路の入出力
部には、入力端子ＩＮまたは出力端子ＯＵＴの直後また
は直前にバッファ回路Ｂ1 〜Ｂn が設けられている。こ
れらのバッファ回路Ｂ1 〜Ｂn の各々は、その集積回路
の電圧源ＶDDおよびＶSSに接続された１対の電源ライン
に共通に接続されている。
部には、入力端子ＩＮまたは出力端子ＯＵＴの直後また
は直前にバッファ回路Ｂ1 〜Ｂn が設けられている。こ
れらのバッファ回路Ｂ1 〜Ｂn の各々は、その集積回路
の電圧源ＶDDおよびＶSSに接続された１対の電源ライン
に共通に接続されている。
【０００４】
【発明が解決しようとする課題】上述のように構成され
た入出力部を有する論理集積回路において、特に消費電
力の大きな出力バッファ回路が複数同時に動作した場
合、電源ライン上の電圧が低下し、また、電源ラインを
流れる電流の変化によりノイズが発生する。このノイズ
は電源ラインを介して他のバッファ回路にも伝播し、論
理集積回路自体の誤動作を生じる場合がある。
た入出力部を有する論理集積回路において、特に消費電
力の大きな出力バッファ回路が複数同時に動作した場
合、電源ライン上の電圧が低下し、また、電源ラインを
流れる電流の変化によりノイズが発生する。このノイズ
は電源ラインを介して他のバッファ回路にも伝播し、論
理集積回路自体の誤動作を生じる場合がある。
【０００５】このため、例えばゲートアレー方式の論理
集積回路では、同時にスイッチングする出力バッファ回
路の数を制限したり、また、一部の信号線路に遅延回路
を挿入して同時にスイッチングする出力バッファ回路の
数を低減したりしている。更に、ノイズの影響を受け易
いクロック信号のための入力バッファ回路の付近には出
力バッファ回路は配置しない等のデザインルールを規定
している。
集積回路では、同時にスイッチングする出力バッファ回
路の数を制限したり、また、一部の信号線路に遅延回路
を挿入して同時にスイッチングする出力バッファ回路の
数を低減したりしている。更に、ノイズの影響を受け易
いクロック信号のための入力バッファ回路の付近には出
力バッファ回路は配置しない等のデザインルールを規定
している。
【０００６】しかしながら、上述のような制限またはデ
ザインルールは論理集積回路の設計の自由度を著しく損
なっている。また、本来の機能には関係のない遅延回路
等のために遅延時間の設定等の設計事項が増加すること
は好ましくない。
ザインルールは論理集積回路の設計の自由度を著しく損
なっている。また、本来の機能には関係のない遅延回路
等のために遅延時間の設定等の設計事項が増加すること
は好ましくない。
【０００７】そこで、本発明は、上記従来技術の問題点
を解決し、出力バッファ回路の集中動作に起因する誤動
作を効果的に防止することができる新規な構成の論理集
積回路を提供することをその目的としている。
を解決し、出力バッファ回路の集中動作に起因する誤動
作を効果的に防止することができる新規な構成の論理集
積回路を提供することをその目的としている。
【０００８】
【課題を解決するための手段】本発明に従うと、外部端
子と内部回路との間にそれぞれバッファ回路を備えた論
理集積回路において、入力バッファ回路の少なくとも一
部の電源と、その他の入力バッファ回路および出力バッ
ファ回路の電源とが、該集積回路内で別系統となるよう
に構成されていることを特徴とする論理集積回路が提供
される。
子と内部回路との間にそれぞれバッファ回路を備えた論
理集積回路において、入力バッファ回路の少なくとも一
部の電源と、その他の入力バッファ回路および出力バッ
ファ回路の電源とが、該集積回路内で別系統となるよう
に構成されていることを特徴とする論理集積回路が提供
される。
【０００９】
【作用】本発明に係る論理集積回路は、入出力バッファ
回路に対して、少なくとも２系統の電源ラインにより電
力を供給することにより、出力バッファ回路の集中動作
に起因するノイズの影響を効果的に排除している点にそ
の主用な特徴がある。
回路に対して、少なくとも２系統の電源ラインにより電
力を供給することにより、出力バッファ回路の集中動作
に起因するノイズの影響を効果的に排除している点にそ
の主用な特徴がある。
【００１０】即ち、論理集積回路において出力バッファ
回路の動作により生じたノイズや電源電圧変動は、電源
ラインを介して他の入出力バッファ回路にも及んでい
る。このような電源電圧の変化やノイズの振幅が大きい
場合には論理振幅の閾値を越えてしまう場合もある。
回路の動作により生じたノイズや電源電圧変動は、電源
ラインを介して他の入出力バッファ回路にも及んでい
る。このような電源電圧の変化やノイズの振幅が大きい
場合には論理振幅の閾値を越えてしまう場合もある。
【００１１】そこで、本発明の一つの態様に従うと、出
力バッファ回路に電力を供給する電源ラインと、入力バ
ッファ回路に電流を供給する電源ラインとを別系統とす
る。このような構成とすることにより、出力バッファ回
路の動作に起因するノイズや電圧変動の影響が入力バッ
ファ回路側に及ばないようにすることができる。
力バッファ回路に電力を供給する電源ラインと、入力バ
ッファ回路に電流を供給する電源ラインとを別系統とす
る。このような構成とすることにより、出力バッファ回
路の動作に起因するノイズや電圧変動の影響が入力バッ
ファ回路側に及ばないようにすることができる。
【００１２】更に、本発明の好ましい一実施態様に従う
と、入力端子から入力バッファ回路を経て内部回路に至
る信号経路が、出力バッファ回路に電力を供給するため
の電源ラインと交叉しないようにレイアウトすることが
好ましい。このようなレイアウトは、具体的に後述する
ように、出力バッファ回路への電源ラインを、入力バッ
ファ回路への入力端子パッドよりも外側に配置すること
で実現できる。このような構成とすることにより、出力
バッファ回路の動作により発生したノイズの影響は更に
効果的に遮断される。
と、入力端子から入力バッファ回路を経て内部回路に至
る信号経路が、出力バッファ回路に電力を供給するため
の電源ラインと交叉しないようにレイアウトすることが
好ましい。このようなレイアウトは、具体的に後述する
ように、出力バッファ回路への電源ラインを、入力バッ
ファ回路への入力端子パッドよりも外側に配置すること
で実現できる。このような構成とすることにより、出力
バッファ回路の動作により発生したノイズの影響は更に
効果的に遮断される。
【００１３】また、本発明の他の態様に従うと、組合せ
回路と順序回路とを含む論理集積回路において、順序回
路のクロック入力に接続された入力バッファ回路の電源
を、その他の入出力バッファ回路の電源とは別系統とす
ることにより、論理集積回路の誤動作を効果的に防止す
ることができる。
回路と順序回路とを含む論理集積回路において、順序回
路のクロック入力に接続された入力バッファ回路の電源
を、その他の入出力バッファ回路の電源とは別系統とす
ることにより、論理集積回路の誤動作を効果的に防止す
ることができる。
【００１４】即ち、前述のようなノイズや電圧変動に対
して、ＮＯＲ回路等の組合せ回路では時間の経過と共に
ノイズが減衰するのでノイズが誤動作に結びつくことは
ほとんどなく、一方、Ｄ型あるいはＴ型のフリップフロ
ップ等のような順序回路のクロック入力等では論理振幅
の閾値を越えるようなノイズが侵入すると極めて高い確
率で誤動作を生じる。従って、このような順序回路のク
ロック入力に対する入力バッファ回路に電力を供給する
電源ラインを、他の回路の電源ラインとは別系統とする
ことにより、ノイズや電圧変動に起因する誤動作を効果
的に防止することができる。
して、ＮＯＲ回路等の組合せ回路では時間の経過と共に
ノイズが減衰するのでノイズが誤動作に結びつくことは
ほとんどなく、一方、Ｄ型あるいはＴ型のフリップフロ
ップ等のような順序回路のクロック入力等では論理振幅
の閾値を越えるようなノイズが侵入すると極めて高い確
率で誤動作を生じる。従って、このような順序回路のク
ロック入力に対する入力バッファ回路に電力を供給する
電源ラインを、他の回路の電源ラインとは別系統とする
ことにより、ノイズや電圧変動に起因する誤動作を効果
的に防止することができる。
【００１５】以下、図面を参照して本発明をより具体的
に説明するが、以下の開示は本発明の一実施例に過ぎ
ず、本発明の技術的範囲を何ら限定するものではない。
に説明するが、以下の開示は本発明の一実施例に過ぎ
ず、本発明の技術的範囲を何ら限定するものではない。
【００１６】
【実施例】〔実施例１〕図１は、本発明に係る論理集積
回路の構成例を示す図である。
回路の構成例を示す図である。
【００１７】この論理集積回路はゲートアレー方式の集
積回路であり、同図に示すように入力端子ＩＮまたは出
力端子ＯＵＴと内部回路との間に、バッファ回路として
機能するＩ／ＯセルＢ1 〜Ｂn を備えている。
積回路であり、同図に示すように入力端子ＩＮまたは出
力端子ＯＵＴと内部回路との間に、バッファ回路として
機能するＩ／ＯセルＢ1 〜Ｂn を備えている。
【００１８】また、各Ｉ／ＯセルＢ1 〜Ｂn は、電源ラ
インＶDD１またはＶDD２とＶSSとに接続されている。即
ち、出力バッファ回路として機能しているＩ／ＯセルＢ
2 、Ｂn はＶDD１からの電源ラインに、入力バッファ回
路として機能しているＩ／ＯセルＢ1 、Ｂ3 はＶDD２か
らの電源ラインにそれぞれ接続されている。
インＶDD１またはＶDD２とＶSSとに接続されている。即
ち、出力バッファ回路として機能しているＩ／ＯセルＢ
2 、Ｂn はＶDD１からの電源ラインに、入力バッファ回
路として機能しているＩ／ＯセルＢ1 、Ｂ3 はＶDD２か
らの電源ラインにそれぞれ接続されている。
【００１９】以上のように構成された論理集積回路で
は、入力バッファ回路と出力バッファ回路とが別系統の
電源ラインから電力を供給されている。従って、出力バ
ッファ回路の動作に起因する電源電圧の変動が、入力バ
ッファ回路に影響を及ぼすことはない。また、出力バッ
ファ回路の動作により発生したノイズが電源ラインを介
して入力バッファ回路に伝播されることもない。
は、入力バッファ回路と出力バッファ回路とが別系統の
電源ラインから電力を供給されている。従って、出力バ
ッファ回路の動作に起因する電源電圧の変動が、入力バ
ッファ回路に影響を及ぼすことはない。また、出力バッ
ファ回路の動作により発生したノイズが電源ラインを介
して入力バッファ回路に伝播されることもない。
【００２０】〔実施例２〕図２は、本発明に係る論理集
積回路の他の構成例を示す図である。
積回路の他の構成例を示す図である。
【００２１】この論理集積回路の機能的な構成は図１に
示した論理集積回路と全く同じである。但し、この論理
集積回路では、電源ラインの物理的なレイアウトが異な
っている。
示した論理集積回路と全く同じである。但し、この論理
集積回路では、電源ラインの物理的なレイアウトが異な
っている。
【００２２】即ち、この実施例では、出力バッファ回路
であるＩ／ＯセルＢ2 、Ｂn と電源ＶDD１とを結合する
電源ラインが、入出力端子ＩＮまたはＯＵＴのパッドよ
りも外側にレイアウトされている。
であるＩ／ＯセルＢ2 、Ｂn と電源ＶDD１とを結合する
電源ラインが、入出力端子ＩＮまたはＯＵＴのパッドよ
りも外側にレイアウトされている。
【００２３】このように構成された論理集積回路では、
入力端子ＩＮのパッドからＩ／ＯセルＢ1 、Ｂ3 を経て
内部回路に至る信号経路と、出力バッファ回路であるＩ
／ＯセルＢ2 、Ｂn に接続された電源ラインとが全く交
叉していない。従って、出力バッファ回路の動作により
発生したノイズが電源ラインに伝播された場合でも、そ
のノイズが入力側の信号経路に影響を与えることがな
い。
入力端子ＩＮのパッドからＩ／ＯセルＢ1 、Ｂ3 を経て
内部回路に至る信号経路と、出力バッファ回路であるＩ
／ＯセルＢ2 、Ｂn に接続された電源ラインとが全く交
叉していない。従って、出力バッファ回路の動作により
発生したノイズが電源ラインに伝播された場合でも、そ
のノイズが入力側の信号経路に影響を与えることがな
い。
【００２４】〔実施例３〕図３は、本発明に係る論理集
積回路の構成を示す図である。
積回路の構成を示す図である。
【００２５】同図に示すように、このＤ型フリップフロ
ップを含む論理集積回路は、入力端子ＩＮまたは出力端
子ＯＵＴと内部回路との間に、各入出力端子ＩＮ、ＯＵ
Ｔに対応した複数のバッファ回路Ｂ1 〜Ｂn を備えてい
る。これらのバッファ回路のうち、特にバッファ回路Ｂ
i は、Ｄ型フリップフロップのクロック入力ＣＬＫに対
する入力バッファ回路である。
ップを含む論理集積回路は、入力端子ＩＮまたは出力端
子ＯＵＴと内部回路との間に、各入出力端子ＩＮ、ＯＵ
Ｔに対応した複数のバッファ回路Ｂ1 〜Ｂn を備えてい
る。これらのバッファ回路のうち、特にバッファ回路Ｂ
i は、Ｄ型フリップフロップのクロック入力ＣＬＫに対
する入力バッファ回路である。
【００２６】また、この論理集積回路では、上記バッフ
ァ回路Ｂi に対して直接電力を供給する電源入力端子Ｉ
Ｎ（ＶDD）およびＩＮ（ＶSS）を備えている。
ァ回路Ｂi に対して直接電力を供給する電源入力端子Ｉ
Ｎ（ＶDD）およびＩＮ（ＶSS）を備えている。
【００２７】以上のように構成された論理集積回路で
は、バッファ回路Ｂi に対しては、他のバッファ回路の
電源ラインとは全く別に、外部から電力が供給されて
る。従って、出力バッファ回路の動作により電源ライン
に大きなノイズが発生しても、これがＤ型フリップフロ
ップのクロック入力に印加されて誤動作を生じることが
ない。
は、バッファ回路Ｂi に対しては、他のバッファ回路の
電源ラインとは全く別に、外部から電力が供給されて
る。従って、出力バッファ回路の動作により電源ライン
に大きなノイズが発生しても、これがＤ型フリップフロ
ップのクロック入力に印加されて誤動作を生じることが
ない。
【００２８】
【発明の効果】以上説明したように、本発明に係る論理
集積回路は、その一部のバッファ回路に対する電源を別
系統とすることにより、電源ラインに発生するノイズに
起因する誤動作を効果的に防止している。
集積回路は、その一部のバッファ回路に対する電源を別
系統とすることにより、電源ラインに発生するノイズに
起因する誤動作を効果的に防止している。
【図１】本発明に係る論理集積回路のひとつの実施態様
を示す図である。
を示す図である。
【図２】本発明に係る論理集積回路の他の実施態様を示
す図である。
す図である。
【図３】本発明に係る論理集積回路の更に他の実施態様
を示す図である。
を示す図である。
【図４】従来の論理集積回路の構成を示す図である。
Ｂ1 〜Ｂi 〜Ｂn ・・・バッファ回路
Claims (1)
- 【請求項１】外部端子と内部回路との間にそれぞれバッ
ファ回路を備えた論理集積回路において、入力バッファ
回路の少なくとも一部の電源と、その他の入力バッファ
回路および出力バッファ回路の電源とが、該集積回路内
で別系統となるように構成されていることを特徴とする
論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5027436A JPH06224371A (ja) | 1993-01-22 | 1993-01-22 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5027436A JPH06224371A (ja) | 1993-01-22 | 1993-01-22 | 論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224371A true JPH06224371A (ja) | 1994-08-12 |
Family
ID=12221065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5027436A Withdrawn JPH06224371A (ja) | 1993-01-22 | 1993-01-22 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224371A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007019100A (ja) * | 2005-07-05 | 2007-01-25 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1993
- 1993-01-22 JP JP5027436A patent/JPH06224371A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007019100A (ja) * | 2005-07-05 | 2007-01-25 | Matsushita Electric Ind Co Ltd | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000404 |