JPH0449658A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0449658A JPH0449658A JP15940690A JP15940690A JPH0449658A JP H0449658 A JPH0449658 A JP H0449658A JP 15940690 A JP15940690 A JP 15940690A JP 15940690 A JP15940690 A JP 15940690A JP H0449658 A JPH0449658 A JP H0449658A
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｂｉ−ＣＭＯ３論理回路とＣＭＯＳ論理回路
が組み合わされてなる高集積、高駆動出力を持つところ
のマスタースライス方式の半導体集積回路装置に関する
。
が組み合わされてなる高集積、高駆動出力を持つところ
のマスタースライス方式の半導体集積回路装置に関する
。
従来のマスタースライス方式の半導体集積回路装置は、
第７図にブロック図で示される様な入力論理回路部、出
力論理回路部、内部論理回路部が、ともにＣ−ＭＯＳ論
理回路により構成されているか、または、第８図の様に
Ｂｉ−ＣＭＯＳ論理回路により構成されている。またさ
らには、第９図に示されるような入力論理回路部、出力
論理回路部が、Ｂｉｐｏｌａｒトランジスタ回路で構成
され、内部論理回路部は、ＣＭＯＳ回路で構成されてい
た。
第７図にブロック図で示される様な入力論理回路部、出
力論理回路部、内部論理回路部が、ともにＣ−ＭＯＳ論
理回路により構成されているか、または、第８図の様に
Ｂｉ−ＣＭＯＳ論理回路により構成されている。またさ
らには、第９図に示されるような入力論理回路部、出力
論理回路部が、Ｂｉｐｏｌａｒトランジスタ回路で構成
され、内部論理回路部は、ＣＭＯＳ回路で構成されてい
た。
［発明が解決しようとする課題］
近年においてマスタースライス方式の半導体集積回路装
置（ゲートアレイ半導体集積回路装置）は、高速、高駆
動出力、高集積、低消費電力が望まれてきている。この
観点においては、第７図に示す従来の半導体集積回路装
置は、入力回路部。
置（ゲートアレイ半導体集積回路装置）は、高速、高駆
動出力、高集積、低消費電力が望まれてきている。この
観点においては、第７図に示す従来の半導体集積回路装
置は、入力回路部。
出力回路部、内部論理回路部が、Ｃ−ＭＯ３回路から構
成されている為、高集積に出来、又、高集積になっても
消費電力が小さい為、熱が発生しにくい特徴はあるもの
の、高駆動出力にすると、ＭＯＳトランジスタのサイズ
が大きなものとなり、チップサイズが大きくなる問題が
あった。また出力信号波形は、グランド電圧とプラス電
圧の振幅に振れる為、電磁波輻射ノイズ発生の点からも
問題があった。この様な点を解決しようと、第８図に示
す様なりｉ−ＣＭＯＳ論理回路によるゲートアレイ半導
体集積回路装置が、提案されているが、内部論理回路部
をＢｉ−ＣＭＯＳ回路で構成すると、ＣＭＯＳ回路に新
たにＢ ｉ ｐｏ １ ａｒ回路が付加されるため、ベ
ーシック・セルの面積は、従来のＣＭＯＳ回路と比較し
て１．５〜１．７倍程度面積が増加する問題がある。し
かし、ベーシック・セルが組み合わされて構成されるマ
クロセルにおいて、マクロセル、マクロセル間の負荷容
量と配線容量の和が大きい場合は、０Ｍ０５回路におい
ては駆動能力が比較的に小さいため遅延時間の大きくな
る問題があった。この為、負荷容量と配線容量の和が大
きい場合は、比較的に駆動能力が大きいＢｉ−ＣＭＯＳ
回路構成のマクロセルを使用する。しかし、逆に負荷容
量と配線容量の和が小さい場合は、Ｂｉ−ＣＭＯ３回路
構成のマクロセルは、ＣＭＯＳ回路構成のマクロセルと
比較して遅延時間が大きくなる為、負荷容量と配線容量
の大きさにあわせて０Ｍ０５回路かＢｉ−０Ｍ０５回路
を選択して使用す゛る。
成されている為、高集積に出来、又、高集積になっても
消費電力が小さい為、熱が発生しにくい特徴はあるもの
の、高駆動出力にすると、ＭＯＳトランジスタのサイズ
が大きなものとなり、チップサイズが大きくなる問題が
あった。また出力信号波形は、グランド電圧とプラス電
圧の振幅に振れる為、電磁波輻射ノイズ発生の点からも
問題があった。この様な点を解決しようと、第８図に示
す様なりｉ−ＣＭＯＳ論理回路によるゲートアレイ半導
体集積回路装置が、提案されているが、内部論理回路部
をＢｉ−ＣＭＯＳ回路で構成すると、ＣＭＯＳ回路に新
たにＢ ｉ ｐｏ １ ａｒ回路が付加されるため、ベ
ーシック・セルの面積は、従来のＣＭＯＳ回路と比較し
て１．５〜１．７倍程度面積が増加する問題がある。し
かし、ベーシック・セルが組み合わされて構成されるマ
クロセルにおいて、マクロセル、マクロセル間の負荷容
量と配線容量の和が大きい場合は、０Ｍ０５回路におい
ては駆動能力が比較的に小さいため遅延時間の大きくな
る問題があった。この為、負荷容量と配線容量の和が大
きい場合は、比較的に駆動能力が大きいＢｉ−ＣＭＯＳ
回路構成のマクロセルを使用する。しかし、逆に負荷容
量と配線容量の和が小さい場合は、Ｂｉ−ＣＭＯ３回路
構成のマクロセルは、ＣＭＯＳ回路構成のマクロセルと
比較して遅延時間が大きくなる為、負荷容量と配線容量
の大きさにあわせて０Ｍ０５回路かＢｉ−０Ｍ０５回路
を選択して使用す゛る。
穀にゲートアレイ半導体集積回路装置において内部論理
回路部の専有する割合は、チップ全体の８０％〜９０％
と大きな割合を占めているため、この内部論理回路部の
Ｂｉ−ＣＭＯＳ回路化の構成はチップサイズの大きな増
加をきたす為、特に負荷容量と配線容量の大きな場合に
のみ使用する。
回路部の専有する割合は、チップ全体の８０％〜９０％
と大きな割合を占めているため、この内部論理回路部の
Ｂｉ−ＣＭＯＳ回路化の構成はチップサイズの大きな増
加をきたす為、特に負荷容量と配線容量の大きな場合に
のみ使用する。
又、この様な中で、第９図にしめず様な入力論理回路部
、出力論理回路部、をＢ ｉ ｐｏ ｌ ａｒ トラン
ジスタ回路で構成し、内部論理回路部は０Ｍ０５回路で
構成する方法が提案されているが、この様な構成のゲー
トアレイ半導体集積回路装置は、入力論理回路部はＢ
ｉ ｐｏ １ ａｒ トランジスタの為、高速動作をす
るが、消費電力が増加する問題がある。又、出力論理回
路部においてもＢｉｐ。
、出力論理回路部、をＢ ｉ ｐｏ ｌ ａｒ トラン
ジスタ回路で構成し、内部論理回路部は０Ｍ０５回路で
構成する方法が提案されているが、この様な構成のゲー
トアレイ半導体集積回路装置は、入力論理回路部はＢ
ｉ ｐｏ １ ａｒ トランジスタの為、高速動作をす
るが、消費電力が増加する問題がある。又、出力論理回
路部においてもＢｉｐ。
ｌａｒトランジスタの為、高速動作をするが、消費電力
が増加する問題がある。しかし内部論理回路部はＣＭＯ
Ｓ回路構成の為、高集積、並び低消費電力である。しか
し、負荷容量と配線容量の和が大きい場合は遅くなる問
題がある１以上述べた様に従来の回路構成によるゲート
アレイ半導体集積回路装置は、高速、高駆動出力、高集
積、低消費電力、を得ようとするとチップサイズが大き
くなったり、消費電力の増大する問題があった。そこで
本発明はかかる問題を解決するもので、その目的とする
ところは、チップサイズが大きくならず、高速、高駆動
出力、高集積、低消費電力、の半導体集積回路装置を提
供することである。
が増加する問題がある。しかし内部論理回路部はＣＭＯ
Ｓ回路構成の為、高集積、並び低消費電力である。しか
し、負荷容量と配線容量の和が大きい場合は遅くなる問
題がある１以上述べた様に従来の回路構成によるゲート
アレイ半導体集積回路装置は、高速、高駆動出力、高集
積、低消費電力、を得ようとするとチップサイズが大き
くなったり、消費電力の増大する問題があった。そこで
本発明はかかる問題を解決するもので、その目的とする
ところは、チップサイズが大きくならず、高速、高駆動
出力、高集積、低消費電力、の半導体集積回路装置を提
供することである。
［課題を解決するための手段］
本発明の半導体集積回路装置は、Ｂｉｐｏｌａｒトラン
ジスタとＭＯＳトランジスタが、組合わされたＢ ｉ−
０Ｍ０５回路と、ＭＯ５Ｉ−ランジスタが組み合わされ
てなるＣＭＯＳ回路がら構成されるマスタースライス方
式の半導体集積回路装置において、入力論理回路部、出
力論理回路部は、Ｂｉ−０Ｍ０５回路から構成され、内
部論理回路部は、０Ｍ０５回路とＢｉ−０Ｍ０５回路か
ら構成されることを特徴とする。
ジスタとＭＯＳトランジスタが、組合わされたＢ ｉ−
０Ｍ０５回路と、ＭＯ５Ｉ−ランジスタが組み合わされ
てなるＣＭＯＳ回路がら構成されるマスタースライス方
式の半導体集積回路装置において、入力論理回路部、出
力論理回路部は、Ｂｉ−０Ｍ０５回路から構成され、内
部論理回路部は、０Ｍ０５回路とＢｉ−０Ｍ０５回路か
ら構成されることを特徴とする。
［作 用］
本発明の上述の構成によれば、入力論理回路部、出力論
理回路部は、Ｂ１−ＣＭＯＳ回路より構成されている為
、低消費電力であり、出力回路部を高駆動出力としても
、最終段トランジスタがＢ ｉ ｐｏ １ ａｒ トラ
ンジスタの為、面積が太き（ならない。又、出力波形も
振幅が小さいためｉｔｓ波輻射ノイズが小さい。その上
、内部論理回路部は、Ｂｉ−０Ｍ０５回路とＣＭＯＳ回
路から構成されるため、高速、高集積、低消費電力であ
る。
理回路部は、Ｂ１−ＣＭＯＳ回路より構成されている為
、低消費電力であり、出力回路部を高駆動出力としても
、最終段トランジスタがＢ ｉ ｐｏ １ ａｒ トラ
ンジスタの為、面積が太き（ならない。又、出力波形も
振幅が小さいためｉｔｓ波輻射ノイズが小さい。その上
、内部論理回路部は、Ｂｉ−０Ｍ０５回路とＣＭＯＳ回
路から構成されるため、高速、高集積、低消費電力であ
る。
［実 施 例］
以下に本発明の実施例を図面にもとづいて説明する。第
１図は、本発明による半導体集積回路装置（ゲートアレ
イ半導体集積回路装置）の構成図である。第１図の（２
）はＢ ｉ−ＣＭＯＳ回路から構成される入力論理回路
部であり、（１）は、外部からの入力信号端子、（３）
は、入力論理回路部と内部論理回路部を接続する信号線
である。
１図は、本発明による半導体集積回路装置（ゲートアレ
イ半導体集積回路装置）の構成図である。第１図の（２
）はＢ ｉ−ＣＭＯＳ回路から構成される入力論理回路
部であり、（１）は、外部からの入力信号端子、（３）
は、入力論理回路部と内部論理回路部を接続する信号線
である。
この入力論理回路部は、第２図の様にＢｉｐｏｌａｒト
ランジスタとＭＯＳトランジスタが、組合わされたＢｉ
−ＣＭＯＳ回路構成となっている。
ランジスタとＭＯＳトランジスタが、組合わされたＢｉ
−ＣＭＯＳ回路構成となっている。
このため外部入力端子（２１）の信号が、“Ｌ”の時の
初段のＰＮＰ トランジスタの入力電流は流れるものの
、次段以降のＭＯＳ）ランジスタ、Ｂｉ ｐｏ ｌ ａ
ｒ ｌ−ランジスタにおいては、信号の“Ｌ”又は、“
Ｈ”の定常時における定常電流が流れない為、消費電力
は小さい、（２２）は、入力論理回路部から内部論理回
路部へ接続する信号ラインである。第１図の（４）は、
ＣＭＯＳ回路とＢｉ−ＣＭＯＳ回路から構成される内部
論理回路部を表している。この内部論理回路部は、第３
図の様なＣＭＯＳ回路と第４図の様なりｉ−０Ｍ０８回
路より構成している。第５図は、ＣＭＯＳ論理回路、Ｂ
１−ＣＭＯＳ論理回路における、負荷容量と配線容量の
和と遅延時間（スピード）の関係を表わしている。負荷
容量と配線容量の和が、第５図（ａ）点より小さい場合
は、ＣＭＯＳ回路構成の方がスピードが速く、（ａ）点
より大きい場合は、Ｂ１−ＣＭＯＳ回路の方がスピード
が速くなる。ゆえにマクロセル間の負荷容量と配線容量
の和の大きさによりＣＭＯＳ回路とＢｉ−ＣＭＯＳ回路
を使いわけることにより、高速、高集積、低消費電力が
得られる。（３１）、（４１）は、入力論理回路部から
内部論理回路部へ入ってくる信号ラインであり、（３２
）、（４２）は、内部論理回路部から出力論理回路部へ
出てい（信号ラインである。第３図は、内部論理回路部
で組まれたＣＭＯ３）ランジスタ構成のＴｒｕｅ論理回
路の一例であり、第４図は、内部論理回路部で組まれた
Ｂｉ−ＣＭＯＳ回路構成のインパーク論理回路の一例で
ある。一般的には、各種の論理回路が構成される。第１
図の（６）はＢｉ−ＣＭＯＳ回路から構成される出力論
理回路部を表している。（５）は、内部論理回路部と出
力論理回路部とを接続する信号ライン、（７）は、外部
出力信号端子である。この出力論理回路部は、第６図の
様にＢｉｐｏｌａｒトランジスタとＭＯＳトランジスタ
が、組合わされたＢｉ−ＣＭＯＳ回路構成となっている
。（６１）は、内部論理回路部から出力論理回路部へ入
ってくる信号ラインであり（６２）は、出力論理回路部
から外部へ信号の出る出力端子である。このＢ ｉ−Ｃ
ＭＯＳ回路構成によれば、従来のＢｉｐｏｌａｒトラン
ジスタのみから構成された出力論理回路部と比較すると
高駆動出力の点では変わらないが、ＣＭＯＳと併合して
いる為、低消費電力である。又、ＣＭＯＳ回路構成と比
較すると、高駆動出力を得るためには、ＣＭＯＳ回路構
成の場合には、最終段の出力用ＭＯＳトランジスだが大
きなものとなるが、Ｂｉｐｏｌａｒトランジスタの場合
は、比較的に小さくて済む、更に出力信号の振幅波形も
ＣＭＯＳ回路に比較して小さいため、電磁波輻射ノイズ
が小さい。
初段のＰＮＰ トランジスタの入力電流は流れるものの
、次段以降のＭＯＳ）ランジスタ、Ｂｉ ｐｏ ｌ ａ
ｒ ｌ−ランジスタにおいては、信号の“Ｌ”又は、“
Ｈ”の定常時における定常電流が流れない為、消費電力
は小さい、（２２）は、入力論理回路部から内部論理回
路部へ接続する信号ラインである。第１図の（４）は、
ＣＭＯＳ回路とＢｉ−ＣＭＯＳ回路から構成される内部
論理回路部を表している。この内部論理回路部は、第３
図の様なＣＭＯＳ回路と第４図の様なりｉ−０Ｍ０８回
路より構成している。第５図は、ＣＭＯＳ論理回路、Ｂ
１−ＣＭＯＳ論理回路における、負荷容量と配線容量の
和と遅延時間（スピード）の関係を表わしている。負荷
容量と配線容量の和が、第５図（ａ）点より小さい場合
は、ＣＭＯＳ回路構成の方がスピードが速く、（ａ）点
より大きい場合は、Ｂ１−ＣＭＯＳ回路の方がスピード
が速くなる。ゆえにマクロセル間の負荷容量と配線容量
の和の大きさによりＣＭＯＳ回路とＢｉ−ＣＭＯＳ回路
を使いわけることにより、高速、高集積、低消費電力が
得られる。（３１）、（４１）は、入力論理回路部から
内部論理回路部へ入ってくる信号ラインであり、（３２
）、（４２）は、内部論理回路部から出力論理回路部へ
出てい（信号ラインである。第３図は、内部論理回路部
で組まれたＣＭＯ３）ランジスタ構成のＴｒｕｅ論理回
路の一例であり、第４図は、内部論理回路部で組まれた
Ｂｉ−ＣＭＯＳ回路構成のインパーク論理回路の一例で
ある。一般的には、各種の論理回路が構成される。第１
図の（６）はＢｉ−ＣＭＯＳ回路から構成される出力論
理回路部を表している。（５）は、内部論理回路部と出
力論理回路部とを接続する信号ライン、（７）は、外部
出力信号端子である。この出力論理回路部は、第６図の
様にＢｉｐｏｌａｒトランジスタとＭＯＳトランジスタ
が、組合わされたＢｉ−ＣＭＯＳ回路構成となっている
。（６１）は、内部論理回路部から出力論理回路部へ入
ってくる信号ラインであり（６２）は、出力論理回路部
から外部へ信号の出る出力端子である。このＢ ｉ−Ｃ
ＭＯＳ回路構成によれば、従来のＢｉｐｏｌａｒトラン
ジスタのみから構成された出力論理回路部と比較すると
高駆動出力の点では変わらないが、ＣＭＯＳと併合して
いる為、低消費電力である。又、ＣＭＯＳ回路構成と比
較すると、高駆動出力を得るためには、ＣＭＯＳ回路構
成の場合には、最終段の出力用ＭＯＳトランジスだが大
きなものとなるが、Ｂｉｐｏｌａｒトランジスタの場合
は、比較的に小さくて済む、更に出力信号の振幅波形も
ＣＭＯＳ回路に比較して小さいため、電磁波輻射ノイズ
が小さい。
［発明の効果］
本発明は以上説明したような構成をとることにより、従
来のゲートアレイ半導体集積回路装置では得られなかっ
た、高速、高駆動出力、高集積、低消費電力の半導体集
積回路装置が実現できるものである。
来のゲートアレイ半導体集積回路装置では得られなかっ
た、高速、高駆動出力、高集積、低消費電力の半導体集
積回路装置が実現できるものである。
第１図は本発明における半導体集積回路装置（ゲートア
レイ半導体集積回路装置）の構成図。 第２図は、本発明の半導体集積回路装置（ゲートアレイ
半導体集積回路装置）の構成要素であるところのＢ１−
ＣＭＯＳ回路より構成された入力論理回路部の回路図。 第３図は、本発明の半導体集積回路装置（ゲートアレイ
半導体集積回路装置）の構成要素であるところのＣＭＯ
Ｓ回路より構成された内部論理回路部の回路図。 第４図は、本発明の半導体集積回路装置（ゲートアレイ
半導体集積回路装置）の構成要素であるところのＢ ｉ
−ＣＭＯＳ回路より構成された内部論理回路部の回路図
。 第５図は、本発明によけるＣＭＯＳ回路とＢ１−ＣＭＯ
Ｓ回路における負荷容量と配線容量の和に対する遅延時
間（スピード）の関係図。 第６図は、本発明の半導体集積回路装置（ゲートアレイ
半導体集積回路装置）の構成要素であるところのＢ ｉ
−ＣＭＯＳ回路より構成された出力論理回路部の回路図
。 第７図は、従来のＣＭＯＳ回路のみから構成された半導
体集積回路装置（ゲートアレイ半導体集積回路装置）の
構成図。 第８図は、従来のＢｉ−ＣＭＯＳ回路のみから構成され
た半導体集積回路装置（ゲートアレイ半導体集積回路装
置）の構成図。 第９図は従来のＣＭＯＳ回路とＢｉｐｏｌａｒ回路から
構成された半導体集積回路装置（ゲートアレイ半導体集
積回路装置）の構成図。 （１）・・・入力信号端子 （２）・・・Ｂ１−ＣＭＯＳ回路より構成された入力論
理回路部 （３）・・・入力論理回路部と内部論理回路部を接続す
る信号線 （４）・・・ＣＭＯＳ回路とＢ ｉ−ＣＭＯＳ回路から
構成される内部論理回 路部 （５）・・・内部論理回路部と出力論理回路部を接続す
る信号線 （６）・・・Ｂ １−ＣＭＯＳ回路から構成される出力
論理回路部 （７）・・・出力信号端子 （２１）・・・外部入力信号端子 （２２）・・・入力論理回路部から出力される信号ライ
ン （２３）・・・Ｖｄｄ電源 （２４）・・・ＧＮＤ電源 （３１）・・・入力論理回路部から内部論理回路部へ入
る信号ライン （３２）・・・内部論理回路部から出力論理回路部へ出
力する信号ライン （３３）・・・Ｖｄｄ電源 （３４）・・・ＧＮ０１１源 （４１）・・・入力論理回路部から内部論理回路部へ入
る信号ライン （４２）・・・内部論理回路部から出力論理回路部へ出
力する信号ライン （４３）・・・Ｖｄｄｉｉ源 （４４）・・・ＧＮＤ電源 （ａ）点・・・０Ｍ０８回路とＢｉ−ＣＭＯＳ回路にお
いて遅延時間（スピー ド）の等しくなる負荷容量と配 線容量の和の値 （６１）・・・内部論理回路から出力論理回路へ入る信
号ライン （６２・・・外部出力信号端子 （６３・・・Ｖｄｄｆｉ源 （６４−−−Ｖｓｓｔ源 （７１・・・入力信号端子 （７２・・・ＣＭＯＳ回路より構成された入力論理回路
部 （７３）・・・入力論理回路部と内部論理回路部を接続
する信号線 （７４）・・・ＣＭＯＳ回路から構成される内部論理回
路部 （７５）・・・内部論理回路部と出力論理回路部を接続
する信号線 （７６）・・・ＣＭＯＳ回路から構成される出力論理回
路部 （７７）・・・出力信号端子 （８１）・・・入力信号端子 （８２）・・・Ｂｉ−ＣＭＯＳ回路より構成された入力
論理回路部。 （８３）・・・入力論理回路部と内部論理回路部を接続
する信号線 （８４）・・・Ｂ１−ＣＭＯＳ回路から構成される内部
論理回路部 （８５）・・・内部論理回路部と出力論理回路部を接続
する信号線 （８６）・・・Ｂ ｉ−ＣＭＯＳ回路から構成される出
力論理回路部 （８７）・・・出力信号端子 ・入力信号端子 ・Ｂｉｐｏｌａｒ）ランジスタ回 路より構成された入力論理回路 部 ・入力論理回路部と内部論理回路 部を接続する信号線 ・ＣＭＯＳ回路から構成される内 部論理回路部 ・内部論理回路部と出力論理回路 部を接続する信号線 ・Ｂｉｐｏｌａｒトランジスタ回 路から構成される出力論理回路 部 ・出力信号端子 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）第 図
レイ半導体集積回路装置）の構成図。 第２図は、本発明の半導体集積回路装置（ゲートアレイ
半導体集積回路装置）の構成要素であるところのＢ１−
ＣＭＯＳ回路より構成された入力論理回路部の回路図。 第３図は、本発明の半導体集積回路装置（ゲートアレイ
半導体集積回路装置）の構成要素であるところのＣＭＯ
Ｓ回路より構成された内部論理回路部の回路図。 第４図は、本発明の半導体集積回路装置（ゲートアレイ
半導体集積回路装置）の構成要素であるところのＢ ｉ
−ＣＭＯＳ回路より構成された内部論理回路部の回路図
。 第５図は、本発明によけるＣＭＯＳ回路とＢ１−ＣＭＯ
Ｓ回路における負荷容量と配線容量の和に対する遅延時
間（スピード）の関係図。 第６図は、本発明の半導体集積回路装置（ゲートアレイ
半導体集積回路装置）の構成要素であるところのＢ ｉ
−ＣＭＯＳ回路より構成された出力論理回路部の回路図
。 第７図は、従来のＣＭＯＳ回路のみから構成された半導
体集積回路装置（ゲートアレイ半導体集積回路装置）の
構成図。 第８図は、従来のＢｉ−ＣＭＯＳ回路のみから構成され
た半導体集積回路装置（ゲートアレイ半導体集積回路装
置）の構成図。 第９図は従来のＣＭＯＳ回路とＢｉｐｏｌａｒ回路から
構成された半導体集積回路装置（ゲートアレイ半導体集
積回路装置）の構成図。 （１）・・・入力信号端子 （２）・・・Ｂ１−ＣＭＯＳ回路より構成された入力論
理回路部 （３）・・・入力論理回路部と内部論理回路部を接続す
る信号線 （４）・・・ＣＭＯＳ回路とＢ ｉ−ＣＭＯＳ回路から
構成される内部論理回 路部 （５）・・・内部論理回路部と出力論理回路部を接続す
る信号線 （６）・・・Ｂ １−ＣＭＯＳ回路から構成される出力
論理回路部 （７）・・・出力信号端子 （２１）・・・外部入力信号端子 （２２）・・・入力論理回路部から出力される信号ライ
ン （２３）・・・Ｖｄｄ電源 （２４）・・・ＧＮＤ電源 （３１）・・・入力論理回路部から内部論理回路部へ入
る信号ライン （３２）・・・内部論理回路部から出力論理回路部へ出
力する信号ライン （３３）・・・Ｖｄｄ電源 （３４）・・・ＧＮ０１１源 （４１）・・・入力論理回路部から内部論理回路部へ入
る信号ライン （４２）・・・内部論理回路部から出力論理回路部へ出
力する信号ライン （４３）・・・Ｖｄｄｉｉ源 （４４）・・・ＧＮＤ電源 （ａ）点・・・０Ｍ０８回路とＢｉ−ＣＭＯＳ回路にお
いて遅延時間（スピー ド）の等しくなる負荷容量と配 線容量の和の値 （６１）・・・内部論理回路から出力論理回路へ入る信
号ライン （６２・・・外部出力信号端子 （６３・・・Ｖｄｄｆｉ源 （６４−−−Ｖｓｓｔ源 （７１・・・入力信号端子 （７２・・・ＣＭＯＳ回路より構成された入力論理回路
部 （７３）・・・入力論理回路部と内部論理回路部を接続
する信号線 （７４）・・・ＣＭＯＳ回路から構成される内部論理回
路部 （７５）・・・内部論理回路部と出力論理回路部を接続
する信号線 （７６）・・・ＣＭＯＳ回路から構成される出力論理回
路部 （７７）・・・出力信号端子 （８１）・・・入力信号端子 （８２）・・・Ｂｉ−ＣＭＯＳ回路より構成された入力
論理回路部。 （８３）・・・入力論理回路部と内部論理回路部を接続
する信号線 （８４）・・・Ｂ１−ＣＭＯＳ回路から構成される内部
論理回路部 （８５）・・・内部論理回路部と出力論理回路部を接続
する信号線 （８６）・・・Ｂ ｉ−ＣＭＯＳ回路から構成される出
力論理回路部 （８７）・・・出力信号端子 ・入力信号端子 ・Ｂｉｐｏｌａｒ）ランジスタ回 路より構成された入力論理回路 部 ・入力論理回路部と内部論理回路 部を接続する信号線 ・ＣＭＯＳ回路から構成される内 部論理回路部 ・内部論理回路部と出力論理回路 部を接続する信号線 ・Ｂｉｐｏｌａｒトランジスタ回 路から構成される出力論理回路 部 ・出力信号端子 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）第 図
Claims (1)
- ＢｉｐｏｌａｒトランジスタとＭＯＳトランジスタが
、組合わされたＢｉ−ＣＭＯＳ回路と、ＭＯＳトランジ
スタが組み合わされてなるＣＭＯＳ回路から構成される
マスタースライス方式の半導体集積回路装置において、
入力論理回路部、出力論理回路部は、Ｂｉ−ＣＭＯＳ回
路から構成され、内部論理回路部は、ＣＭＯＳ回路とＢ
ｉ−ＣＭＯＳ回路から構成されることを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15940690A JPH0449658A (ja) | 1990-06-18 | 1990-06-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15940690A JPH0449658A (ja) | 1990-06-18 | 1990-06-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0449658A true JPH0449658A (ja) | 1992-02-19 |
Family
ID=15693071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15940690A Pending JPH0449658A (ja) | 1990-06-18 | 1990-06-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0449658A (ja) |
-
1990
- 1990-06-18 JP JP15940690A patent/JPH0449658A/ja active Pending
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