JPS60141018A - バイポ−ラ−ｃｍｏｓ混成集積回路 - Google Patents
バイポ−ラ−ｃｍｏｓ混成集積回路Info
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- JPS60141018A JPS60141018A JP58247009A JP24700983A JPS60141018A JP S60141018 A JPS60141018 A JP S60141018A JP 58247009 A JP58247009 A JP 58247009A JP 24700983 A JP24700983 A JP 24700983A JP S60141018 A JPS60141018 A JP S60141018A
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はバイポーラトランジスタとＣＭｏ５（相補型）
トランジスタとを組合せたパイホーラーＣＭ−０８混成
集積回路に関する。
トランジスタとを組合せたパイホーラーＣＭ−０８混成
集積回路に関する。
（従来技術）
通常、ＣＭＵＳのみで構成された論理回路は、消費電力
、雑音余裕度等の点でバイポーラトランジスタのみで構
成されたものより優れているが、ＣＭ（ＪＳ トランジ
スタの電流駆動能力はそのテバイス（１４造上、同等の
大きさのバイポーラトランジスタに比べて劣る。集積回
路が大規模化するにつれ、その内部素子間の平均配線長
は長くなシ％ １出力端子当１）ｃ）ファンアウト数も
増し、負荷容蓋り増力日によって、その動作速度は着し
く劣化する。ＣＭ−ＵＳだけの回路ではこの動作速度の
劣化を補う為。
、雑音余裕度等の点でバイポーラトランジスタのみで構
成されたものより優れているが、ＣＭ（ＪＳ トランジ
スタの電流駆動能力はそのテバイス（１４造上、同等の
大きさのバイポーラトランジスタに比べて劣る。集積回
路が大規模化するにつれ、その内部素子間の平均配線長
は長くなシ％ １出力端子当１）ｃ）ファンアウト数も
増し、負荷容蓋り増力日によって、その動作速度は着し
く劣化する。ＣＭ−ＵＳだけの回路ではこの動作速度の
劣化を補う為。
出力トランジスタを多数並列しり！ｌ１１トランジスタ
素子巨体を大きくする心安があるが、回路の占有面積の
増力１」を招く欠点がある、 上Ｎｆの欠点全改善する為、電流１駆動能力の大きなバ
イポーラトランジスタ’ｉｉｃＭ（ＪＳ回路に付加し、
回路の占１而績の増加を抑えながら、負荷容量増加によ
る動作速度の劣化葡補う回路が知られている。
素子巨体を大きくする心安があるが、回路の占有面積の
増力１」を招く欠点がある、 上Ｎｆの欠点全改善する為、電流１駆動能力の大きなバ
イポーラトランジスタ’ｉｉｃＭ（ＪＳ回路に付加し、
回路の占１而績の増加を抑えながら、負荷容量増加によ
る動作速度の劣化葡補う回路が知られている。
第１図は１疋米のバイポーラ−ＣＭＯ８混成集積回路の
第１の例の回路図である。
第１の例の回路図である。
この回路は市電流ｊム動能力を備えたｅＭＵｓ論理レベ
ルのインバータであって、ＰＭ（ＪＳトランジスタＴＩ
とＮＰＮ トランジスタＴ３及びＮＭ（ＪＳ ）う／ジ
スタＴ２とＰＮＰトランジスタＴ４の各々が直結されて
おり、全体で相補型回路ｆ） ＋７＃成している。この
ように構成することにより用力部がバイポーラトランジ
スタにもかかわらず、その出力電圧の論理レベルはＣＩ
Ｖｉ（ＪＳのそれとほとんど同じであ５、ＣＭＵＳ素子
の人力レベル余裕度が大きい為にそのままＣＭ（Ｊ Ｓ
論理システム内に組込むことができる。そして、出力端
子０に大容量が付いた場合でも出力電位が低電位から高
亀ｆＪへ移る場合（以−Ｆｌ、−Ｈとｄ己すンはＮＰＮ
）ランジスタ″１１３による電流供給、高電位から低電
位へ移る場合（以下Ｈ→Ｌとｉ己す）は１’Ｎ）’トラ
ンジスタ′■゛４による電流吸入により負荷電流の駆動
能力全増し、回路間の信号伝達速度の改善効果がル］侍
できる。しかし、実際に上記回路を集積回路内で高速動
作させ′／ｃ場合、禎々の靜生効果の為つぎ号伝達速度
の大きな改善は望めない。スイッチング素子としてのＭ
ＵＳトランジスタはそれがオフになったときには素子の
谷端子は絶縁状態になシ、端子に蓄積された電荷が放電
ぜす１次段トランジスタのスイッチング動作に支障に＠
７とすという欠点がある。
ルのインバータであって、ＰＭ（ＪＳトランジスタＴＩ
とＮＰＮ トランジスタＴ３及びＮＭ（ＪＳ ）う／ジ
スタＴ２とＰＮＰトランジスタＴ４の各々が直結されて
おり、全体で相補型回路ｆ） ＋７＃成している。この
ように構成することにより用力部がバイポーラトランジ
スタにもかかわらず、その出力電圧の論理レベルはＣＩ
Ｖｉ（ＪＳのそれとほとんど同じであ５、ＣＭＵＳ素子
の人力レベル余裕度が大きい為にそのままＣＭ（Ｊ Ｓ
論理システム内に組込むことができる。そして、出力端
子０に大容量が付いた場合でも出力電位が低電位から高
亀ｆＪへ移る場合（以−Ｆｌ、−Ｈとｄ己すンはＮＰＮ
）ランジスタ″１１３による電流供給、高電位から低電
位へ移る場合（以下Ｈ→Ｌとｉ己す）は１’Ｎ）’トラ
ンジスタ′■゛４による電流吸入により負荷電流の駆動
能力全増し、回路間の信号伝達速度の改善効果がル］侍
できる。しかし、実際に上記回路を集積回路内で高速動
作させ′／ｃ場合、禎々の靜生効果の為つぎ号伝達速度
の大きな改善は望めない。スイッチング素子としてのＭ
ＵＳトランジスタはそれがオフになったときには素子の
谷端子は絶縁状態になシ、端子に蓄積された電荷が放電
ぜす１次段トランジスタのスイッチング動作に支障に＠
７とすという欠点がある。
第２図は従来のバイポーラ−ＣＭ（Ｊ Ｓ 混成集積回
路の第２の例の回ｊ、・６図である。
路の第２の例の回ｊ、・６図である。
こり回１１′ｈは、第１図に示す回路のトランジスタＴ
ｓ ｅ ’ｉ’、ノヘースベーＸ、 −Ｙ）間ＶＣタイ
オー トＩＪｔ 。
ｓ ｅ ’ｉ’、ノヘースベーＸ、 −Ｙ）間ＶＣタイ
オー トＩＪｔ 。
ＩＪ２ ｋ直列にＪ妥絖してトランジスタ１“Ｓｏ”４
のスイッチング特性ケ改簀したものである。この回路を
実際に集積回路上で高速動作させる場合、このダイオー
ド２１固から成る電流路はスイッチング速度の改善に大
きな効果ケ示す。
のスイッチング特性ケ改簀したものである。この回路を
実際に集積回路上で高速動作させる場合、このダイオー
ド２１固から成る電流路はスイッチング速度の改善に大
きな効果ケ示す。
第３図（ａ）、 （ｂＪは第２図に下す回路の動作中の
ある瞬間ｔこおける竹・廁回路図であって、第３図（ａ
）は入力端子■が１−１→Ｌ、トランジスタＴ１がオフ
。
ある瞬間ｔこおける竹・廁回路図であって、第３図（ａ
）は入力端子■が１−１→Ｌ、トランジスタＴ１がオフ
。
トランジスタ′■゛２がオンになった瞬間の笥−価回路
。
。
第３図（ｂ）は入力端チェがＬ−Ｈ，）ランジスタＴ！
がオン、トランジスタ′ｌ′２がオフになっｌヒ瞬間の
等価回路金ボす。また、第３図（ａ）において、Ｃｐは
トランジスタＴｌのベース端子の寄生容量を、Ｑｐはト
ランジスタＴ１がオンのときに符生容量ＣｐＫ＃槙され
た′ａ ＜’ｄｊ＋、ＲＯＮ２はＮＭＯＳ ）ランジス
タＴ２がオンのときのソース・ドレイン間抵］冗τそれ
ぞれ示す、第３１Δ（ｂｌ においても同様に。
がオン、トランジスタ′ｌ′２がオフになっｌヒ瞬間の
等価回路金ボす。また、第３図（ａ）において、Ｃｐは
トランジスタＴｌのベース端子の寄生容量を、Ｑｐはト
ランジスタＴ１がオンのときに符生容量ＣｐＫ＃槙され
た′ａ ＜’ｄｊ＋、ＲＯＮ２はＮＭＯＳ ）ランジス
タＴ２がオンのときのソース・ドレイン間抵］冗τそれ
ぞれ示す、第３１Δ（ｂｌ においても同様に。
ＣＮハトランジスタＴ４のベース端子の寄生′ｇ−童。
Ｑ４は寄生容量ＣＮＶＣ蓄積された電荷ｔ、几。Ｎ１は
ＰＭＵＳ ）ランジスタＴ１がオンし１ヒときのソース
・ドレイン間抵抗ケそれぞれ示す。
ＰＭＵＳ ）ランジスタＴ１がオンし１ヒときのソース
・ドレイン間抵抗ケそれぞれ示す。
第３図（ａ）の回路においても、もしタイオードＤｌ
ｅＤ２が無いとすると、出力端子Ｏの電位が低下するに
つれ、電荷Ｑｐｖこよるベース電流１ｂが流れ、トラン
ジスタ′■゛３は瞬時にはオフとならない。夕゛イオー
ドＬ）１＃Ｄ２が存在すると、電荷ＱｐはクイオードＤ
Ｉｓ Ｄ２から成る電Ｎ、路を進って放電されるのでト
ランジスタＴ３は速やかにオフとなる。
ｅＤ２が無いとすると、出力端子Ｏの電位が低下するに
つれ、電荷Ｑｐｖこよるベース電流１ｂが流れ、トラン
ジスタ′■゛３は瞬時にはオフとならない。夕゛イオー
ドＬ）１＃Ｄ２が存在すると、電荷ＱｐはクイオードＤ
Ｉｓ Ｄ２から成る電Ｎ、路を進って放電されるのでト
ランジスタＴ３は速やかにオフとなる。
第３図（ｂ）Ｖこおいても同様、ダイオードＤ１．Ｌ１
２が無い場合にはトランジスタＴ４は瞬時にオフになら
ないが、ダイオードＬ１１． Ｄ２が存在すると電荷Ｑ
ＮがダイオードＤ１ ｅ Ｄ２ を通って放電されるの
でトランジスタ１゛４は速やかにオフとなる。
２が無い場合にはトランジスタＴ４は瞬時にオフになら
ないが、ダイオードＬ１１． Ｄ２が存在すると電荷Ｑ
ＮがダイオードＤ１ ｅ Ｄ２ を通って放電されるの
でトランジスタ１゛４は速やかにオフとなる。
このように、ダイオード１）ｌ、Ｄ２を接伐することに
よシスイツチング特性が大幅に改善される。しかしなが
ら、集積回路、特に大規模なものにおいてはチップ面積
の関係上、回路を構成するのに必要な素子数またはその
占有面積が増えるのは好ましくない。
よシスイツチング特性が大幅に改善される。しかしなが
ら、集積回路、特に大規模なものにおいてはチップ面積
の関係上、回路を構成するのに必要な素子数またはその
占有面積が増えるのは好ましくない。
第４図は従来のバイポーラ−ｃＭｕｓ 混成集積回路の
第３の例の回路図である。
第３の例の回路図である。
この回路は、出力部のバイポーラトランジスタをＮＰＮ
型のみで構成して第１図に示すインバータと同様の動作
をさせるインバータである。
型のみで構成して第１図に示すインバータと同様の動作
をさせるインバータである。
一般に、同一カップ上に緒特性の揃ったＰＮＰ及びＮＰ
Ｎの両方のトランジスタを形成するのは困蛯な為、不回
路の方が第１図の回路に比べて実現性が商いといえるが
、第１図の回路と同様、特に入力端子ＩがＬ→Ｈ，トラ
ンジスタ１゛５がオフ。
Ｎの両方のトランジスタを形成するのは困蛯な為、不回
路の方が第１図の回路に比べて実現性が商いといえるが
、第１図の回路と同様、特に入力端子ＩがＬ→Ｈ，トラ
ンジスタ１゛５がオフ。
トランジスタＴ６がオンになった場合、トランジスタＴ
７のベース端子に蓄積される余剰電荷により、そのスイ
ッチング特性が悪くなるという欠点がめる。
７のベース端子に蓄積される余剰電荷により、そのスイ
ッチング特性が悪くなるという欠点がめる。
（発明の目的）
不発明の目的は、上ｕＣ欠点を除去し、回路動作を阻害
する余剰電荷全放電させるためＵ）電流路を形成する素
子数を減らし、チップ面積を陥小し、集積密度の同上と
動作特性の改善とを図ったバイポーラ−ＣＭ０８ 混成
集積回路を提供することにある。
する余剰電荷全放電させるためＵ）電流路を形成する素
子数を減らし、チップ面積を陥小し、集積密度の同上と
動作特性の改善とを図ったバイポーラ−ＣＭ０８ 混成
集積回路を提供することにある。
（発明の構成）
本発明のバイポーラ−ＣＭＯ８集積回路は、Ｐチャンネ
ルＭ（ＪＳトランジスタとＮチャンネルＭ（ＪＳトラン
ジスタとを用いて構成されるＣＭＯ８論理回路と、前記
ＰチャンネルＭ（ＪＳ）ランジメタのソース及びＮチャ
ンネルＭ（ＪＳ）ランジメタのドレインにベースが接続
する少くとも二つのバイポーラトランジスタから成る出
力回路と、前記ＰチャンネルＭＯ８）ランジメタのソー
スと前記バイポーラトランジスタのうちの一つのトラン
ジスタのベースが接続する第１の節点と前記Ｎチャンネ
ルＭ（ＪＳトランジスタのドレインと前記バイポーラト
ランジスタのうちの他のトランジスタのベースが接続す
る第２の節点との間に接続する電流路形成素子とを含ん
で構成される。
ルＭ（ＪＳトランジスタとＮチャンネルＭ（ＪＳトラン
ジスタとを用いて構成されるＣＭＯ８論理回路と、前記
ＰチャンネルＭ（ＪＳ）ランジメタのソース及びＮチャ
ンネルＭ（ＪＳ）ランジメタのドレインにベースが接続
する少くとも二つのバイポーラトランジスタから成る出
力回路と、前記ＰチャンネルＭＯ８）ランジメタのソー
スと前記バイポーラトランジスタのうちの一つのトラン
ジスタのベースが接続する第１の節点と前記Ｎチャンネ
ルＭ（ＪＳトランジスタのドレインと前記バイポーラト
ランジスタのうちの他のトランジスタのベースが接続す
る第２の節点との間に接続する電流路形成素子とを含ん
で構成される。
前記出力回路１ＮＰＮ型とＰＮＰ型のトランジスタを少
くとも各１個含んで構成するとき前記電流路形成素子に
は１個のダイオードもしくは１本のＳ本線ヶ用いること
ができる。
くとも各１個含んで構成するとき前記電流路形成素子に
は１個のダイオードもしくは１本のＳ本線ヶ用いること
ができる。
また、前記出力回路をＮＰＮ型トランジスタのみで構成
するとき前記電流路形成素子には１個のダイオードを用
いる。
するとき前記電流路形成素子には１個のダイオードを用
いる。
（実施例）
次に、本発明の実施例について図面を用いて説明する。
第５図は不発明の８１！■の実施例の回路図である。
この実施例は、ｌ’ＭＯ８トランジスタｌ１ｌｌ とＮ
Ｍ（Ｊ Ｓトランジスター２とて用いて構成されるＣＭ
Ｏ８論理回路と、ＰＭ（ＪＳ）ランジメタｌ１１１のソ
ース及びＮＭ（ＪＳ ）ランジメタＴ２のドレインにベ
ースが接続する二つのバイポーラトランジメタＩｌｌ
３． Ｉｌｌ ４カら成る出力回路と、 ＰＭ（ＪＳト
ランジスタｌ１１１のソースとバイポーラトランジスタ
のうちの一つのＮＩ’ＮトランジスタＴ３のベースが接
続する第１の節点Ｎ１ とＮＭ（ＪＳ ）ランジメタＴ
２のドレインとバイポーラトランジスタのうちの他の一
つのＰＮＰ（ トランジスタＴ４のベースが接続する第２の節点Ｎ２と
の間に接続する電流路形成素子としてのダイオードＤ３
とを含んで構成される。
Ｍ（Ｊ Ｓトランジスター２とて用いて構成されるＣＭ
Ｏ８論理回路と、ＰＭ（ＪＳ）ランジメタｌ１１１のソ
ース及びＮＭ（ＪＳ ）ランジメタＴ２のドレインにベ
ースが接続する二つのバイポーラトランジメタＩｌｌ
３． Ｉｌｌ ４カら成る出力回路と、 ＰＭ（ＪＳト
ランジスタｌ１１１のソースとバイポーラトランジスタ
のうちの一つのＮＩ’ＮトランジスタＴ３のベースが接
続する第１の節点Ｎ１ とＮＭ（ＪＳ ）ランジメタＴ
２のドレインとバイポーラトランジスタのうちの他の一
つのＰＮＰ（ トランジスタＴ４のベースが接続する第２の節点Ｎ２と
の間に接続する電流路形成素子としてのダイオードＤ３
とを含んで構成される。
この実施例は、第２図に示した従来例に対応するもので
あるが、ターイオードは１制しか使用していない。つま
シ回路の構成素子数がダイオード１個分減るので専廟面
積をそれだけ小さくすることができる。更に、ベース端
子に生ずる浮遊容重も小さくなるという効果も得られる
。しかも、バイポーラトランジスターｌ１３． Ｔ４の
スイッチング作には４６１ら障害はない。
あるが、ターイオードは１制しか使用していない。つま
シ回路の構成素子数がダイオード１個分減るので専廟面
積をそれだけ小さくすることができる。更に、ベース端
子に生ずる浮遊容重も小さくなるという効果も得られる
。しかも、バイポーラトランジスターｌ１３． Ｔ４の
スイッチング作には４６１ら障害はない。
第６図は本発明の第２の実施例の回路図である。
この実施例は、ＰＭ（ＪＳ）ランジメタＴ！とへＭＵＳ
トランジスタＴ２とを用いて構成されるＣＭ、０８論理
回路と、 ）’Ｍ（ＪＳ ）ランジメタＴＩのソース及
びＮＭＯ８）ランジメタＴ２のドレインにベースが接続
する二つのバイポーラトランジスタＴ ３． Ｔ４から
成る出力回路と、 ＰＭＯ８トランジスタＴ１のソース
とバイポーラトランジスタのうちの一つのＩＮ Ｐ Ｎ
）ランジメタＴ３のベースが接続スる第１の節点Ｎ１
とＮＭ（ＪＳ ）ランジメタ１１゛２のドレインとバ
イポーラトランジスタのうちの他の一つのＰＮＰトラン
ジスジメｌ゛４のベースが接続する第２の節点Ｎ２との
間に接続する電流路形成素子としての導体線Ｅとを含ん
で構成される。
トランジスタＴ２とを用いて構成されるＣＭ、０８論理
回路と、 ）’Ｍ（ＪＳ ）ランジメタＴＩのソース及
びＮＭＯ８）ランジメタＴ２のドレインにベースが接続
する二つのバイポーラトランジスタＴ ３． Ｔ４から
成る出力回路と、 ＰＭＯ８トランジスタＴ１のソース
とバイポーラトランジスタのうちの一つのＩＮ Ｐ Ｎ
）ランジメタＴ３のベースが接続スる第１の節点Ｎ１
とＮＭ（ＪＳ ）ランジメタ１１゛２のドレインとバ
イポーラトランジスタのうちの他の一つのＰＮＰトラン
ジスジメｌ゛４のベースが接続する第２の節点Ｎ２との
間に接続する電流路形成素子としての導体線Ｅとを含ん
で構成される。
この実施例は、第１の実施例のダイオードＤ３の代りに
導体配ＩＥ’ｅ用いたものであるのでチップの専有面４
ｒ＜ ’に史に縮小できるという効果が得られ、しかも
スイッチング動作には何ら障害はない。
導体配ＩＥ’ｅ用いたものであるのでチップの専有面４
ｒ＜ ’に史に縮小できるという効果が得られ、しかも
スイッチング動作には何ら障害はない。
第７図は不発明の第３の実施例の回路図である。
この実施例は、ＰＭＯ８）ランジメタＴ５とＮＭＵＳト
ランジスタジメ とを用いて構成されるＣＭＵＳ論理回
路ト、 ＰＭ（ＪＳ ）ランジメタｌ１ｌＩｉのソース
及びＮＭＵＳ ）ランジメタＴ６のドレインにベースが
接続する二つのバイポーラトランジスタ”’ ７ ＊
Ｔａから成る出力回路と、 ＰＭ（ＪＳ ）ランジメタ
Ｔ、のソースとバイポーラトランジスタのうちの一つの
ＮＰＮ）ランジメタ゛１゛１のベースが接続する第１ｃ
／）節点Ｎ１ とＮＭＵＳ ）ランジメタＴ６のドレイ
ンとバイポーラトランジスタのうちの他の一つのＮＰＮ
トランジスタ１ｌＩｓのベースが接続する第２の節点Ｎ
２との間に接続する′電流路形成素子としてのダイオー
ドＤ３とを言んで構成される・この実施例は、第４図に
示す促米例と対応するものであり、出力回路には共にＮ
）’Ｎ ）ランジメタＴ７ｓ Ｔａ ｋ使用してお、ｐ
、ＮＰＮトランジスジメ ７ ＊ ’１８０ペ一ス間金
ダイオードＤ４でＭｆｔＷし１ヒものである。このよう
にしても寄生谷型に蓄積される余剰電荷を放電する効果
は同じであり、共にＮＰＮ型であるから製造しやすいと
いう効果も得られる。
ランジスタジメ とを用いて構成されるＣＭＵＳ論理回
路ト、 ＰＭ（ＪＳ ）ランジメタｌ１ｌＩｉのソース
及びＮＭＵＳ ）ランジメタＴ６のドレインにベースが
接続する二つのバイポーラトランジスタ”’ ７ ＊
Ｔａから成る出力回路と、 ＰＭ（ＪＳ ）ランジメタ
Ｔ、のソースとバイポーラトランジスタのうちの一つの
ＮＰＮ）ランジメタ゛１゛１のベースが接続する第１ｃ
／）節点Ｎ１ とＮＭＵＳ ）ランジメタＴ６のドレイ
ンとバイポーラトランジスタのうちの他の一つのＮＰＮ
トランジスタ１ｌＩｓのベースが接続する第２の節点Ｎ
２との間に接続する′電流路形成素子としてのダイオー
ドＤ３とを言んで構成される・この実施例は、第４図に
示す促米例と対応するものであり、出力回路には共にＮ
）’Ｎ ）ランジメタＴ７ｓ Ｔａ ｋ使用してお、ｐ
、ＮＰＮトランジスジメ ７ ＊ ’１８０ペ一ス間金
ダイオードＤ４でＭｆｔＷし１ヒものである。このよう
にしても寄生谷型に蓄積される余剰電荷を放電する効果
は同じであり、共にＮＰＮ型であるから製造しやすいと
いう効果も得られる。
第８図は第７図に示す第３の実施例の動作中のある瞬間
における等価回路図である。
における等価回路図である。
この回路は、入力ｌがＬ−、Ｈと遷移し、 ＰＭ（ＪＳ
トランジスタＴ５がオフ、 ＮＭＬＩＳ ）ランジメタ
Ｔ６がオンの場合の等価回路であり、トランジスタＴ７
０ベース端子に生ずる寄生容量Ｃに蓄積された余剰電荷
ＱはダイオードＤによシ速やかに放電され、バイポーラ
トランジスタｌｌｌ、 、 ｒｌ＋８の良好なスイッチ
ング特性を得ることができる。
トランジスタＴ５がオフ、 ＮＭＬＩＳ ）ランジメタ
Ｔ６がオンの場合の等価回路であり、トランジスタＴ７
０ベース端子に生ずる寄生容量Ｃに蓄積された余剰電荷
ＱはダイオードＤによシ速やかに放電され、バイポーラ
トランジスタｌｌｌ、 、 ｒｌ＋８の良好なスイッチ
ング特性を得ることができる。
（発明の効果）
以上詳細に説明したように、本つ６明によれば、回路動
作を阻害する余剰電荷を放電させるための電流路形成素
子数を減らし、チップ面積を縮小し、集積密度の同上と
動作特性の改善とを図ったバイポーラ−ｅＭｕｓ混ｌ與
柔槓回路が侍られる。
作を阻害する余剰電荷を放電させるための電流路形成素
子数を減らし、チップ面積を縮小し、集積密度の同上と
動作特性の改善とを図ったバイポーラ−ｅＭｕｓ混ｌ與
柔槓回路が侍られる。
第１図及び第２図は従来のバイポーラ−ＣＭ（Ｊ ｓ混
成集積回路の第１及び第２の例の回路図、第３図（ａｌ
、 （ｂ）は第２図に示す回路の動作中のある瞬間にお
ける等価回路図、第４図は従来のバイポーラ−ＣＭＵＳ
混成集積回路の第３の例の回路図、第５図乃至第７図は
それぞれ本発明の＄１乃至第３の実施例の回路図、第８
図は第７図に示す第３の実施例の動作中のある瞬間にお
ける等価回路図である。 Ｃ，ｅＮ、ｃｐ・・・・・・薔生容量ｍＤ１〜Ｄ４・・
・・・・タイオード、Ｅ・・・・導体、冒、■・・ 入
力端子％Ｎ１・・・・・・第１の節点ｈＮ２・・・・・
・第２の節点、Ｏ・・・・・・出力端子−Ｑｐ、 ＱＮ
°°−°蓄積電荷、几ＯＮＩ、 ”ＯＮＥ、 ”ＱＮ
５・・・・・・等価抵抗ｈＴＩ・・・・・・ＰＭ（ＪＳ
）ランジメタ Ｉｌｌ。 ・・・・ＮＲ４ＵＳ ）ランジメタ Ｉ（Ｘ３・・・・
・・Ｎ）’Ｎ トランジスタ ｌ１１４・・・・・ＰＮ
）’ｌ−ランジジメ ｌ１１５・・・・・・ＰＭ（ＪＳ
）ランジメタ、Ｔ６・・・・・ＮＭ（ＪＳ ）ランジ
メタ Ｔｔｔｌｌ１８・・・・・・Ｎｌ’Ｎ）ランジメ
タ、Ｘ・・・・・・ＮＰＮ）ランジメタのベースｆｆ１
Ｍ子、 Ｙ・・・・・ＰＮＰトランジスタのベース端子
。 躬ｌ圀 （７１） 筋２圀 躬３国 躬４閉 筋５圀 荊７圀 箔６閃 躬８閃
成集積回路の第１及び第２の例の回路図、第３図（ａｌ
、 （ｂ）は第２図に示す回路の動作中のある瞬間にお
ける等価回路図、第４図は従来のバイポーラ−ＣＭＵＳ
混成集積回路の第３の例の回路図、第５図乃至第７図は
それぞれ本発明の＄１乃至第３の実施例の回路図、第８
図は第７図に示す第３の実施例の動作中のある瞬間にお
ける等価回路図である。 Ｃ，ｅＮ、ｃｐ・・・・・・薔生容量ｍＤ１〜Ｄ４・・
・・・・タイオード、Ｅ・・・・導体、冒、■・・ 入
力端子％Ｎ１・・・・・・第１の節点ｈＮ２・・・・・
・第２の節点、Ｏ・・・・・・出力端子−Ｑｐ、 ＱＮ
°°−°蓄積電荷、几ＯＮＩ、 ”ＯＮＥ、 ”ＱＮ
５・・・・・・等価抵抗ｈＴＩ・・・・・・ＰＭ（ＪＳ
）ランジメタ Ｉｌｌ。 ・・・・ＮＲ４ＵＳ ）ランジメタ Ｉ（Ｘ３・・・・
・・Ｎ）’Ｎ トランジスタ ｌ１１４・・・・・ＰＮ
）’ｌ−ランジジメ ｌ１１５・・・・・・ＰＭ（ＪＳ
）ランジメタ、Ｔ６・・・・・ＮＭ（ＪＳ ）ランジ
メタ Ｔｔｔｌｌ１８・・・・・・Ｎｌ’Ｎ）ランジメ
タ、Ｘ・・・・・・ＮＰＮ）ランジメタのベースｆｆ１
Ｍ子、 Ｙ・・・・・ＰＮＰトランジスタのベース端子
。 躬ｌ圀 （７１） 筋２圀 躬３国 躬４閉 筋５圀 荊７圀 箔６閃 躬８閃
Claims (3)
- （１） ＰチャンネルＭＵＳ）ランジスタとＮチャンネ
ルＭ（Ｊ８トランジスタとを用いて構成されるＣＭ（Ｊ
Ｓ論理回路と、前記ＰチャンネルＭ（ＪＳ）ランジス
タリソース及びＮチャンネルＭＵＳ）ランジスタのドレ
インにベースが接続する少くとも二つのバイポーラトラ
ンジスタから成る出力回路と、前Ｂ［２ｉ−’チャンネ
ルＭｕｓトランジスタのソースと前記バイポーラトラン
ジスタのうちの一つのトランジスタのベースが接続する
第１の節点と、前記ＮチャンネルＭＵＳ）・ランジスタ
のドレインと前記バイポーラトランジスタのうちの他の
トランジスタのベースが接？Ｊ ｆる第２の節点との間
ＶＣ接続する電流路形成素子とを含むこと紫慣倣とする
バイポーラ−ＣＭＵＳ混成集積回路。 - （２）出力回路がＮＰＮ型と１−’ Ｎ Ｐ型のトラン
ジスタを少くとも谷１個含んで構成され前記電流路形成
素子が１個のダイオードもしくは１本の導体線である特
許請求の範囲第（１）項記載のバイポーラ−ＣＭＵＳ混
成集積回路。 - （３）出力回路がＮＰＮ型トランジスタのみで構成され
前記電流路形成素子が１個のダイオードである特許請求
の範囲ｉ ｔｉ）項記載のバイポーラ−ＣＭ（Ｊ Ｓ混
成集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247009A JPS60141018A (ja) | 1983-12-28 | 1983-12-28 | バイポ−ラ−ｃｍｏｓ混成集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247009A JPS60141018A (ja) | 1983-12-28 | 1983-12-28 | バイポ−ラ−ｃｍｏｓ混成集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60141018A true JPS60141018A (ja) | 1985-07-26 |
Family
ID=17157026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58247009A Pending JPS60141018A (ja) | 1983-12-28 | 1983-12-28 | バイポ−ラ−ｃｍｏｓ混成集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60141018A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4701642A (en) * | 1986-04-28 | 1987-10-20 | International Business Machines Corporation | BICMOS binary logic circuits |
| US4746817A (en) * | 1987-03-16 | 1988-05-24 | International Business Machines Corporation | BIFET logic circuit |
| US4890018A (en) * | 1987-11-16 | 1989-12-26 | Fujitsu Limited | Bipolar-complementary metal oxide semiconductor circuit |
| US5030853A (en) * | 1990-03-21 | 1991-07-09 | Thunderbird Technologies, Inc. | High speed logic and memory family using ring segment buffer |
| JPH03283816A (ja) * | 1990-03-29 | 1991-12-13 | Internatl Business Mach Corp <Ibm> | ＢｉＣＭＯＳ論理回路 |
| US5105105A (en) * | 1990-03-21 | 1992-04-14 | Thunderbird Technologies, Inc. | High speed logic and memory family using ring segment buffer |
| US5362998A (en) * | 1990-09-19 | 1994-11-08 | Hitachi Ltd. | Composite circuit of bipolar transistors and MOS transistors and semiconductor integrated circuit device using the same |
-
1983
- 1983-12-28 JP JP58247009A patent/JPS60141018A/ja active Pending
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| US5362998A (en) * | 1990-09-19 | 1994-11-08 | Hitachi Ltd. | Composite circuit of bipolar transistors and MOS transistors and semiconductor integrated circuit device using the same |
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