JP3035501B2

JP3035501B2 - クロック分配回路

Info

Publication number: JP3035501B2
Application number: JP8306623A
Authority: JP
Inventors: 昌彦豊永; 久人吉田; 道明村岡
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1995-11-30
Filing date: 1996-11-18
Publication date: 2000-04-24
Anticipated expiration: 2016-11-18
Also published as: JPH09213808A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同期式の順序回路
において複数の記憶要素へクロック信号を分配するため
のクロック分配回路に関するものである。

【０００２】

【従来の技術】同期式の順序回路は、クロック信号に同
期して動作するフリップフロップ、遅延素子などの記憶
要素を有する論理回路である。このような同期式の順序
回路を搭載したＬＳＩ（大規模集積回路）では、チップ
上に分散する全ての記憶要素にクロック信号を最小の時
間差で分配しなければならない。クロック信号の時間差
はクロックスキューと呼ばれており、ゼロ・クロックス
キューのクロック分配回路が求められている。

【０００３】周知のグリッド方式のクロック分配回路
は、主にゲートアレイで用いられ、チップ全面にメッシ
ュ状にクロック配線を敷設し、チップ周辺又はメッシュ
中央に配したクロックバッファでメッシュ状の配線を駆
動するものであるが、クロック配線に付く静電容量が大
きくなる難点があった。また、周知のツリー方式のクロ
ック分配回路は、クロックバッファを始点すなわち根と
し、各フリップフロップを枝の端点とするツリー構造の
クロック配線を構成し、各分岐点において両側の部分木
のクロック信号の遅延がバランスするように補助バッフ
ァを挿入するものであるが、設計や調整が難しいという
問題があった。

【０００４】特開平４−２２９６３４号公報には、上記
各方式の問題を解決したクロック分配回路として、チッ
プ上に互いに隣接した２本のクロック配線を各々ループ
を描くように並行敷設し、一方のクロック配線の一方の
端部を１個のクロックバッファで、他方のクロック配線
の反対側の端部を他のクロックバッファでそれぞれ駆動
するようにした回路が開示されている。任意の位置で２
本のクロック配線にクロック分岐回路を接続し、該クロ
ック分岐回路で両配線上のクロック信号を混合してバッ
ファするようになっている。遅延差を有する２つのクロ
ック信号を混合して得られたクロック信号をフリップフ
ロップへ供給するようにしたことにより、クロックスキ
ューを低減できるとされている。開示されたクロック分
岐回路は、両配線上のクロック信号の中間電圧を得るた
めの２本の抵抗と、各々該中間電圧が印加されたゲート
を有するＰＭＯＳトランジスタ及びＮＭＯＳトランジス
タとで構成されており、両トランジスタからなるＣＭＯ
Ｓインバータから、混合されたクロック信号が取り出さ
れるようになっている。

【０００５】

【発明が解決しようとする課題】上記特開平４−２２９
６３４号公報に開示されたクロック分配回路は、２本の
クロック配線で二重のループを構成するものであったの
で、配線の占める面積が大きくなる問題があった。ま
た、そのクロック分岐回路は、２本の配線上のクロック
信号が各々抵抗を介してＰＭＯＳトランジスタ及びＮＭ
ＯＳトランジスタの共通ゲートに印加される構成であっ
たので、雑音の影響を受けやすいという問題があった。

【０００６】本発明の目的は、低減された配線面積を有
するクロック分配回路を提供することにある。

【０００７】本発明の他の目的は、雑音に強いクロック
分配回路を提供することにある。

【０００８】

【課題を解決するための手段】本発明のクロック分配回
路は、１つの端点から折り返し点まで達する往配線と、
該折り返し点から往配線に沿って逆行して自由端まで達
する復配線とを有するクロック配線の小面積構造を採用
し、往配線の端点をクロックバッファで駆動するように
したものである。しかも、往配線上の第１のクロック信
号の時間積分値と復配線上の第２のクロック信号の時間
積分値との和が一方のクロック信号の１パルス分の時間
積分値と等しくなった時点で第３のクロック信号を遷移
させる機能を有するクロック分岐回路を採用した。

【０００９】本発明のクロック分配回路によれば、クロ
ックバッファが往配線の端点へ原クロック信号を供給す
る。往配線上の第１のクロック信号は原クロック信号に
対して遅延を有し、復配線上の第２のクロック信号は第
１のクロック信号より大きい遅延を有する。クロック分
岐回路は、遅延差を有する第１及び第２のクロック信号
の各々の時間積分値に応答して第３のクロック信号を遷
移させる。したがって、クロック配線上のいずれの位置
から第１及び第２のクロック信号を取り出そうとも、原
クロック信号に対する第３のクロック信号の遅延は一定
である。つまり、クロックスキューが低減される。しか
も、信号の時間積分値の利用により、耐雑音性能が向上
する。

【００１０】

【発明の実施の形態】以下、本発明に係るクロック分配
回路の具体例について、図面を参照しながら説明する。

【００１１】図１は、本発明のクロック分配回路の構成
例を示すブロック図である。図１において、１は、同期
式の順序回路を構成する多数のフリップフロップを有す
るレイアウト領域を示している。説明を簡略化するため
に、レイアウト領域１の中に３個のフリップフロップ１
１，１２，１３が図示されている。２は、外部クロック
信号ＣＬＫをそのまま原クロック信号としてレイアウト
領域１の中へ導入するためのクロックバッファである。
クロック配線は、クロックバッファ１の出力端子Ａから
フリップフロップ１１，１２，１３の近傍を経由して折
り返し点Ｂまで達する往配線３と、折り返し点Ｂから往
配線３に沿って逆行して自由端Ｃまで達する復配線４と
を有する。２１は１個のフリップフロップ１１の近傍に
配置されたクロック分岐回路であり、２２は他の２個の
フリップフロップ１２，１３の近傍に配置されたクロッ
ク分岐回路である。一方のクロック分岐回路２１は、往
配線３上の点Ｐ１と復配線４上の点Ｐ２との双方からそ
れぞれクロック信号を受け取り、両クロック信号の各々
の時間積分値の和が一方のクロック信号の１パルス分の
時間積分値と等しくなった時点で遷移するクロック信号
を、フリップフロップ１１へ供給するものである。他方
のクロック分岐回路２２は、往配線３上の点Ｐ１′と復
配線４上の点Ｐ２′との双方からそれぞれクロック信号
を受け取り、両クロック信号の各々の時間積分値の和が
一方のクロック信号の１パルス分の時間積分値と等しく
なった時点で遷移するクロック信号を、フリップフロッ
プ１２，１３へ供給するものである。

【００１２】図１において、点Ｐ１及びＰ２はクロック
バッファ１の出力端子Ａに近く、点Ｐ１′及びＰ２′は
折り返し点Ｂに近いものとする。点Ｐ１におけるクロッ
ク信号は、クロックバッファ１の出力端子Ａにおける原
クロック信号に対して遅延を有する。点Ｐ１、Ｐ１′、
Ｐ２′、Ｐ２の順に、原クロック信号に対するクロック
信号の遅延が大きくなる。

【００１３】図２は、図１中のクロック分岐回路２１の
内部構成例を示す回路図である。図２において、ＩＮ１
は往配線３の上の点Ｐ１におけるクロック信号（第１の
クロック信号）を入力するための第１の入力端子、ＩＮ
２は復配線４の上の点Ｐ２におけるクロック信号（第２
のクロック信号）を入力するための第２の入力端子、Ｏ
ＵＴはフリップフロップ１１へクロック信号（第３のク
ロック信号）を供給するための出力端子である。第１の
クロック信号は、バッファ３１及び逆流防止用のダイオ
ード３２を介して内部ノード（その電圧をＶＩＮとす
る。）へ供給される。第２のクロック信号は、バッファ
３３及び逆流防止用のダイオード３４を介して同内部ノ
ードへ供給される。同内部ノードと出力端子ＯＵＴとの
間には、他のバッファ３５が介在している。また、同内
部ノードと接地との間には、コンデンサ３６及びＮＭＯ
Ｓトランジスタ３７が並列に介在している。ＮＭＯＳト
ランジスタ３７のゲートは、抵抗３８を介して出力端子
ＯＵＴに接続されている。図１中の他のクロック分岐回
路２２の内部構成も同様である。

【００１４】図３は、図２のクロック分岐回路２１の動
作を示すタイミングチャート図である。第１の入力端子
ＩＮ１に供給される第１のクロック信号は、パルス幅Ｔ
を有し、かつ原クロック信号に対して遅延ＤＬＰ１を有
するものとする。該第１のクロック信号の１パルス分の
時間積分値は、Ｓ１＋Ｓ２である。また、第２の入力端
子ＩＮ２に供給される第２のクロック信号は、原クロッ
ク信号に対して遅延ＤＬＰ２を有するものとする。ここ
に、ＤＬＰ１＜ＤＬＰ２である。第１のクロック信号が
“Ｌ”レベルから“Ｈ”レベルへと立ち上がると、バッ
ファ３１及びダイオード３２を介してコンデンサ３６の
充電が始まり、内部ノードの電圧ＶＩＮが０Ｖから上昇
し始める。その後、第２のクロック信号が“Ｌ”レベル
から“Ｈ”レベルへと立ち上がると、バッファ３３及び
ダイオード３４を介したコンデンサ３６の充電が加わ
り、内部ノードの電圧ＶＩＮが急速に上昇し始める。そ
して、第２のクロック信号の時間積分値がＳ２になった
時点で、内部ノードの電圧ＶＩＮがバッファ３５のしき
い値電圧Ｖｔを越える。つまり、時刻ＴＳにおいて、第
１のクロック信号の時間積分値Ｓ１と第２のクロック信
号の時間積分値Ｓ２との和が一方のクロック信号の１パ
ルス分の時間積分値Ｓ１＋Ｓ２に達し、出力端子ＯＵＴ
から出力される第３のクロック信号が“Ｌ”レベルから
“Ｈ”レベルへと遷移する。このようにして第３のクロ
ック信号が立ち上がると、抵抗３８を介してＮＭＯＳト
ランジスタ３７のゲートに“Ｈ”レベルの電圧が印加さ
れるので、該ＮＭＯＳトランジスタ３７がターンオンす
る。この結果、コンデンサ３６の放電が開始する。ただ
し、第１及び第２のクロック信号のうちのいずれか一方
が“Ｈ”レベルを保持している間はコンデンサ３６の充
電が継続されるので、内部ノードの電圧ＶＩＮが直ちに
バッファ３５のしきい値電圧Ｖｔを下回ることはない。
図３では、時刻ＴＥにおいて、内部ノードの電圧ＶＩＮ
がバッファ３５のしきい値電圧Ｖｔを下回り、出力端子
ＯＵＴから出力される第３のクロック信号が“Ｈ”レベ
ルから“Ｌ”レベルへと遷移している。第３のクロック
信号のパルス幅は、ＮＭＯＳトランジスタ３７の特性を
変えることにより調整できる。

【００１５】さて、図３から判るように、一方のクロッ
ク分岐回路２１において、原クロック信号に対する第３
のクロック信号の遅延ＤＬは、ＤＬ＝ＤＬＰ２＋｛Ｔ−（ＤＬＰ２−ＤＬＰ１）｝／２ …（１）で表わされる。同様に、他方のクロック分岐回路２２に
おいて、原クロック信号に対する出力クロック信号の遅
延ＤＬ′は、ＤＬ′＝ＤＬＰ２′＋｛Ｔ−（ＤＬＰ２′−ＤＬＰ１′）｝／２ …（２）で表わされる。ここに、ＤＬＰ１′は原クロック信号に
対する往配線３の上の点Ｐ１′におけるクロック信号の
遅延であり、ＤＬＰ２′は原クロック信号に対する復配
線４の上の点Ｐ２′におけるクロック信号の遅延であ
る。

【００１６】図１において、クロックバッファ２の出力
端子Ａから折り返し点Ｂまでの往配線３の長さを１０ｍ
ｍ、折り返し点Ｂから復配線の自由端Ｃまでの復配線４
の長さを１０ｍｍ、折り返し点Ｂから点Ｐ１及びＰ２ま
での往配線３及び復配線４の各々の長さを８ｍｍ、折り
返し点Ｂから点Ｐ１′及びＰ２′までの往配線３及び復
配線４の各々の長さを２ｍｍとする。また、往配線３及
び復配線４は、各々線幅０．８μｍのアルミニウム配線
であるものとし、その単位長さ当たりの抵抗を１２０Ω
／ｍｍ、その単位長さ当たりの静電容量を０．１ｐＦ／
ｍｍ（すなわち１０^-4ｎＦ／ｍｍ）とする。このとき、
近似的に、ＤＬＰ１＝（１２０×２）×（１０^-4×２０）＝０．４８ｎｓＤＬＰ１′＝（１２０×８）×（１０^-4×２０）＝１．９２ｎｓＤＬＰ２′＝（１２０×１２）×（１０^-4×２０）＝２．８８ｎｓＤＬＰ２＝（１２０×１８）×（１０^-4×２０）＝４．３２ｎｓである。Ｔ＝６．０ｎｓとすると、上記の式（１）及び
（２）より、ＤＬ＝４．３２＋｛６．０−（４．３２−０．４８）｝／２＝５．４ｎｓＤＬ′＝２．８８＋｛６．０−（２．８８−１．９２）｝／２＝５．４ｎｓとなる。

【００１７】以上の数値例の説明から明らかなように、
折り返し点Ｂから任意の距離Ｌ（０＜Ｌ＜１０ｍｍ）の
位置で往配線３から取り出した第１のクロック信号と復
配線４から取り出した第２のクロック信号とを図２の構
成を有するクロック分岐回路に入力すれば、原クロック
信号に対して一定の遅延５．４ｎｓを有する第３のクロ
ック信号が得られる。つまり、図１のクロック分配回路
によれば、近似的にゼロ・クロックスキューを実現でき
る。また、クロック配線の折り返し構造を採用したの
で、前記従来の二重ループの場合に比べて配線面積が低
減される。しかも、往配線３の上のクロック信号の時間
積分値と復配線４の上のクロック信号の時間積分値とを
利用してクロックスキューを低減するように各クロック
分岐回路２１，２２の中にコンデンサ３６を導入したの
で、雑音に強いクロック分配回路を実現できる。

【００１８】なお、図１中の往配線３及び復配線４は、
複数のフリップフロップ１１，１２，１３の近傍を経由
して点Ｂまで達する１本の幅広クロック配線をその長手
方向に２分割することによって、容易に得られる。

【００１９】図４の回路は、図１のクロック分配回路の
折り返し点Ｂの近傍においてクロック配線上に補助バッ
ファ４１を挿入してなるものである。この補助バッファ
４１の挿入により、クロック配線の静電容量は半減す
る。つまり、補助バッファ４１の中の遅延を０．５ｎｓ
とすると、近似的に、ＤＬＰ１＝（１２０×２）×（１０^-4×１０）＝０．２４ｎｓＤＬＰ１′＝（１２０×８）×（１０^-4×１０）＝０．９６ｎｓＤＬＰ２′＝（１２０×１０）×（１０^-4×１０）＋０．５＋（１２０×２）×（１０^-4×１０）＝１．９４ｎｓＤＬＰ２＝（１２０×１０）×（１０^-4×１０）＋０．５＋（１２０×８）×（１０^-4×１０）＝２．６６ｎｓである。Ｔ＝６．０ｎｓとすると、上記の式（１）及び
（２）より、ＤＬ＝２．６６＋｛６．０−（２．６６−０．２４）｝／２＝４．５ｎｓＤＬ′＝１．９４＋｛６．０−（１．９４−０．９６）｝／２＝４．５ｎｓとなる。

【００２０】つまり、図４のクロック分配回路によれ
ば、折り返し点Ｂから任意の距離Ｌ（０＜Ｌ＜１０ｍ
ｍ）の位置で往配線３から取り出した第１のクロック信
号と復配線４から取り出した第２のクロック信号との利
用により、原クロック信号に対して一定の遅延４．５ｎ
ｓを有する第３のクロック信号が得られる。しかも、第
３のクロック信号の遅延は図１の場合の遅延５．４ｎｓ
に比べて低減される。

【００２１】なお、折り返し点Ｂから任意の距離Ｄ（０
＜Ｄ＜１０ｍｍ）の位置において、往配線３の上に第１
の補助バッファを、復配線４の上に第２の補助バッファ
をそれぞれ挿入しても、図４の場合と同様の効果があ
る。

【００２２】図５の回路は、図１のクロック分配回路の
往配線３と復配線４との間にアース線５を挟み込んでな
るものである。外部クロック信号ＣＬＫの周波数が高い
場合でも、アース線５のシールド効果により、往配線３
と復配線４との間のクロック信号の干渉を防止できる。
また、アース線５は、雑音の影響を緩和したり、高周波
数時の配線インピーダンスの増大を抑制したりする効果
をも有する。

【００２３】なお、図５中の往配線３、復配線４及びア
ース線５は、複数のフリップフロップ１１，１２，１３
の近傍を経由して点Ｂまで達する１本の幅広クロック配
線をその長手方向に３分割し、その中央の配線を接地す
ることによって、容易に得られる。

【００２４】図６の回路は、外部クロック信号ＣＬＫの
周波数を低減したクロック信号をクロックバッファ２へ
供給するための分周器４５と、各クロック分岐回路２
１，２２の出力クロック信号の周波数を外部クロック信
号ＣＬＫと同じ周波数まで上げるための周波数アップコ
ンバータ５１，５２とを、図１のクロック分配回路に付
加してなるものである。

【００２５】図７は、図６中の分周器４５の内部構成例
を示す回路図である。図７において、ＣＩＮ１は外部ク
ロック信号ＣＬＫを入力するための入力端子、ＣＯＵＴ
１は１／２分周されたクロック信号をクロックバッファ
２へ供給するための出力端子である。図７の分周器４５
は１個のＪＫフリップフロップ６０で構成されており、
そのＪ入力端子及びＫ入力端子は電源ＶＤＤに、そのク
ロック入力端子は該分周器４５の入力端子ＣＩＮ１に、
そのＱ出力端子は該分周器４５の出力端子ＣＯＵＴ１に
それぞれ接続されている。

【００２６】図８は、図７の分周器４５の動作を示すタ
イミングチャート図である。入力端子ＣＩＮ１に供給さ
れる外部クロック信号ＣＬＫが“Ｈ”レベルから“Ｌ”
レベルへ遷移する毎に、出力端子ＣＯＵＴ１からクロッ
クバッファ２へ供給されるクロック信号が遷移する。つ
まり、外部クロック信号ＣＬＫの周波数を１／２に低減
したクロック信号がクロックバッファ２へ供給される。
したがって、１／２分周されたクロック信号が往配線３
及び復配線４の上を伝幡することとなる。

【００２７】図９は、図６中の周波数アップコンバータ
５１の内部構成例を示す回路図である。図９において、
ＣＩＮ２はクロック分岐回路２１から供給されたクロッ
ク信号を入力するための入力端子、ＣＯＵＴ２は周波数
が逓倍されたクロック信号をフリップフロップ１１へ供
給するための出力端子である。入力端子ＣＩＮ２に供給
されたクロック信号は、排他的論理和ゲート６１の第１
の入力端子に与えられるとともに、抵抗６２を介して該
排他的論理和ゲート６１の第２の入力端子に与えられ
る。また、排他的論理和ゲート６１の第２の入力端子と
接地との間には、コンデンサ６３が介在している。排他
的論理和ゲート６１の出力端子は、該周波数アップコン
バータ５１の出力端子ＣＯＵＴ２に接続されている。図
６中の他の周波数アップコンバータ５２の内部構成も同
様である。

【００２８】図１０は、図９の周波数アップコンバータ
５１の動作を示すタイミングチャート図である。入力端
子ＣＩＮ２の電圧が“Ｌ”レベルであり、かつコンデン
サ６３の充電電圧が０Ｖであるとき、出力端子ＣＯＵＴ
２の電圧は“Ｌ”レベルである。入力端子ＣＩＮ２の電
圧が“Ｌ”レベルから“Ｈ”レベルへと立ち上がると、
抵抗６２を介してコンデンサ６３の充電が始まる。とこ
ろが、コンデンサ６３の端子電圧はゆっくりと立ち上が
るので、出力端子ＣＯＵＴ２の電圧は“Ｌ”レベルから
“Ｈ”レベルへと立ち上がる。やがてコンデンサ６３の
充電電圧が“Ｈ”レベルに達すると、出力端子ＣＯＵＴ
２の電圧は“Ｈ”レベルから“Ｌ”レベルへと立ち下が
る。次に、入力端子ＣＩＮ２の電圧が“Ｈ”レベルから
“Ｌ”レベルへと立ち下がると、抵抗６２を介してコン
デンサ６３の放電が始まる。ところが、コンデンサ６３
の端子電圧はゆっくりと立ち下がるので、出力端子ＣＯ
ＵＴ２の電圧は“Ｌ”レベルから“Ｈ”レベルへと立ち
上がる。やがてコンデンサ６３の端子電圧が“Ｌ”レベ
ルに達すると、出力端子ＣＯＵＴ２の電圧は“Ｈ”レベ
ルから“Ｌ”レベルへと立ち下がり、元の状態に戻る。
以上の動作の繰り返しにより、クロック分岐回路２１か
ら供給されたクロック信号の周波数を２倍に上げたクロ
ック信号、すなわち外部クロック信号ＣＬＫの周波数と
同じ周波数を有するクロック信号がフリップフロップ１
１へ供給される。

【００２９】図６のクロック分配回路によれば、高周波
数のクロック信号が広範囲に伝幡することがないため、
該回路の消費電力が低減される効果がある。

【００３０】図１１は、本発明のクロック分配回路の他
の構成例を示すブロック図である。図１１において、１
は、同期式の順序回路を構成する多数のフリップフロッ
プを有するレイアウト領域を示している。説明を簡略化
するために、レイアウト領域１の中に４個のフリップフ
ロップ１１，１２，１３，１４が図示されている。２
は、外部クロック信号ＣＬＫをそのまま原クロック信号
としてレイアウト領域１の中へ導入するためのクロック
バッファである。クロック配線は、クロックバッファ１
の出力端子Ａから最も遠いフリップフロップ１２，１３
まで達する最長経路の主配線６と、各々主配線６の上か
ら枝分かれして他のフリップフロップ１１，１４まで達
する複数の枝配線７，８とを有する。主配線６は、例え
ばその全てがアルミニウム配線層で構成されている。こ
の主配線６のクロック信号の遅延と各枝配線７，８のク
ロック信号の遅延とが等しくなるように、枝配線７，８
の各々の一部は、例えばポリシリコンからなる高抵抗配
線層７３，７６で、他の一部はアルミニウム配線層でそ
れぞれ構成されている。図１１中の７１、７２、７４及
び７５は、アルミニウム配線層と高抵抗配線層７３，７
６との接続のためのコンタクトを示している。

【００３１】図１２は、図１１のクロック分配回路の自
動設計のためのフローチャート図である。ステップ１０
１では、レイアウト領域１の中にクロックバッファ２、
フリップフロップ１１，１２，１３，１４などを配置
し、かつ主配線６及び枝配線７，８を有するクロック配
線の経路を決定する。この時点では、クロック配線が全
てアルミニウム配線層で構成されているものとして取り
扱う。ステップ１０２では、クロックバッファ１の出力
端子Ａからクロック配線の経路のうちの最も遠いフリッ
プフロップ１２，１３まで達する最長経路の主配線６を
探索する。ステップ１０３では、探索された主配線６の
クロック信号の遅延、すなわちクロック最大遅延Ｔｍを
計算する。この最大遅延Ｔｍは、主配線６の長さ、単位
長さ当たりの抵抗、及び、単位長さ当たりの静電容量に
依存している。そして、各枝配線７，８のクロック信号
の遅延が最大遅延Ｔｍと等しくなるように、各枝配線
７，８の所要の抵抗値が求められる。ステップ１０４で
は、求められた抵抗値を実現するように、各枝配線７，
８の一部を高抵抗配線層７３，７６に乗り換える処理を
施す。具体的には、クロックバッファ１の出力端子Ａに
近い枝配線８では、長い高抵抗配線層７６が選択され、
かつ元のアルミニウム配線層と該高抵抗配線層７６との
接続のためのコンタクト７４，７５が生成される。ま
た、クロックバッファ１の出力端子Ａから遠い枝配線７
では、短い高抵抗配線層７３が選択され、かつ元のアル
ミニウム配線層と該高抵抗配線層７３との接続のための
コンタクト７１，７２が生成される。ステップ１０５で
は、以上のようにして得られた配置配線の結果を出力す
る。

【００３２】図１１のクロック分配回路によれば、主配
線６と複数の枝配線７，８とを有するクロック配線の小
面積構造で、容易にゼロ・クロックスキューを実現でき
る。なお、主配線６のクロック信号の遅延と各枝配線
７，８のクロック信号の遅延とが等しくなるように、図
１１中の高抵抗配線層７３，７６をそれぞれ高容量配線
層に置き換えてもよい。

【００３３】図１３は、図１１中の高抵抗配線層７３に
代わる高容量配線層を示す平面図である。図１４は、図
１３中の高容量配線層８１の断面構造を示している。図
１４において、９１は半導体基板、９２は高誘電率４．
０を有するＳｉＯ₂膜、９３は低誘電率３．３〜３．８
を有するＳｉＯＦ膜である。半導体基板９１の上にＳｉ
Ｏ₂膜９２が、該ＳｉＯ₂膜９２の上に高容量配線層８１
を構成するアルミニウム配線層がそれぞれ形成されてい
る。更に、同半導体基板９１の上にＳｉＯＦ膜９３が、
該ＳｉＯＦ膜９３の上に枝配線７を構成するアルミニウ
ム配線層がそれぞれ形成されている。ＳｉＯ₂膜９２
は、ＳｉＯＦ膜９３に比べて薄く形成される。枝配線７
と高容量配線層８１との間はコンタクト７１，７２によ
って接続されている。

【００３４】図１３及び図１４の構造によれば、高容量
配線層８１と半導体基板９１との間の単位長さ当たりの
静電容量は、枝配線７と半導体基板９１との間の単位長
さ当たりの静電容量より大きい。しかも、前者の静電容
量の値は、ＳｉＯ₂膜９２の厚みを調整することによっ
て調整することができる。具体的には、枝配線がクロッ
クバッファの出力端子に近ければ近いほど、高容量配線
層の下のＳｉＯ₂膜の厚みが小さく設定される。

【００３５】

【発明の効果】以上説明してきたとおり、本発明のクロ
ック分配回路によれば、クロック配線の折り返し構造を
採用したので、配線面積が低減される。しかも、往配線
上のクロック信号の時間積分値と復配線上のクロック信
号の時間積分値とを利用してクロックスキューを低減し
たので、雑音に強いクロック分配回路を提供することが
できる。

【図面の簡単な説明】

【図１】本発明のクロック分配回路の構成例を示すブロ
ック図である。

【図２】図１中のクロック分岐回路の内部構成例を示す
回路図である。

【図３】図２のクロック分岐回路の動作を示すタイミン
グチャート図である。

【図４】本発明のクロック分配回路の他の構成例を示す
ブロック図である。

【図５】本発明のクロック分配回路の更に他の構成例を
示すブロック図である。

【図６】本発明のクロック分配回路の更に他の構成例を
示すブロック図である。

【図７】図６中の分周器の内部構成例を示す回路図であ
る。

【図８】図７の分周器の動作を示すタイミングチャート
図である。

【図９】図８中の周波数アップコンバータの内部構成例
を示す回路図である。

【図１０】図９の周波数アップコンバータの動作を示す
タイミングチャート図である。

【図１１】本発明のクロック分配回路の更に他の構成例
を示すブロック図である。

【図１２】図１１のクロック分配回路の自動設計のため
のフローチャート図である。

【図１３】図１１中の高抵抗配線層に代わる高容量配線
層を示す平面図である。

【図１４】図１３の XIV−XIV 断面図である。

【符号の説明】

１レイアウト領域２クロックバッファ３往配線（クロック配線）４復配線（クロック配線）５アース線６主配線（クロック配線）７，８枝配線（クロック配線）１１〜１４フリップフロップ（記憶要素）２１，２２クロック分岐回路３１，３３，３５バッファ３２，３４ダイオード３６コンデンサ３７ＮＭＯＳトランジスタ３８抵抗４１補助バッファ４５分周器５１，５２周波数アップコンバータ７１，７２，７４，７５コンタクト７３，７６高抵抗配線層８１高容量配線層９１半導体基板９２ＳｉＯ₂膜９３ＳｉＯＦ膜

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平５−102394（ＪＰ，Ａ) 特開平４−221830（ＪＰ，Ａ) 特開平１−143251（ＪＰ，Ａ) 特開昭63−87744（ＪＰ，Ａ) 特開昭63−293941（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 H01L 21/822 H01L 27/118 H01L 27/04

Claims

(57)【特許請求の範囲】

【請求項１】同期式の順序回路において複数の記憶要
素へクロック信号を分配するためのクロック分配回路で
あって、１つの端点から前記複数の記憶要素の近傍を経由して折
り返し点まで達する往配線と、前記折り返し点から前記
往配線に沿って逆行して自由端まで達する復配線とを有
するクロック配線と、供給されたクロック信号に応じて前記往配線の端点へ原
クロック信号を供給するためのクロックバッファと、各々前記複数の記憶要素のうちの対応する記憶要素の近
傍に配置され、前記原クロック信号に対して遅延を有す
る前記往配線上の第１のクロック信号と、該第１のクロ
ック信号より大きい遅延を有する前記復配線上の第２の
クロック信号とをそれぞれ受け取り、かつ各々前記第１
のクロック信号の時間積分値と前記第２のクロック信号
の時間積分値との和が一方のクロック信号の１パルス分
の時間積分値と等しくなった時点で遷移する第３のクロ
ック信号を前記対応する記憶要素へ供給するための複数
のクロック分岐回路とを備えたことを特徴とするクロッ
ク分配回路。
【請求項２】請求項１記載のクロック分配回路におい
て、前記複数のクロック分岐回路の各々は、１個のコンデンサと、前記往配線上の第１のクロック信号に応じて前記コンデ
ンサを充電するための手段と、前記復配線上の第２のクロック信号に応じて前記コンデ
ンサを充電するための手段と、前記コンデンサの充電電圧が所定の電圧に達した時点で
前記第３のクロック信号を遷移させるための手段とを備
えたことを特徴とするクロック分配回路。
【請求項３】請求項２記載のクロック分配回路におい
て、前記複数のクロック分岐回路の各々は、前記遷移した第
３のクロック信号に応じて前記コンデンサを放電させる
ための手段を更に備えたことを特徴とするクロック分配
回路。
【請求項４】請求項１記載のクロック分配回路におい
て、前記クロック配線の折り返し点の近傍において該クロッ
ク配線上に挿入された補助バッファを更に備えたことを
特徴とするクロック分配回路。
【請求項５】請求項１記載のクロック分配回路におい
て、前記クロック配線の往配線と復配線との間に挟み込まれ
たアース線を更に備えたことを特徴とするクロック分配
回路。
【請求項６】請求項１記載のクロック分配回路におい
て、供給された外部クロック信号の周波数を低減したクロッ
ク信号を前記クロックバッファへ供給するための分周器
と、各々前記複数のクロック分岐回路と対応する記憶要素と
の間に介在し、前記第３のクロック信号の周波数を前記
外部クロック信号と同じ周波数まで上げるための複数の
周波数アップコンバータとを更に備えたことを特徴とす
るクロック分配回路。