JP3351308B2 - 集積回路装置の出力回路 - Google Patents
集積回路装置の出力回路Info
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Description
【０００１】
【発明の属する技術分野】この発明は、ＣＭＯＳ（コン
プリメンタリＭＯＳ）型ＬＳＩ等のＩＣ（集積回路）装
置の出力回路に関し、特に複数ビットのデータ信号に応
答して複数の容量性負荷をそれぞれ駆動する複数のＣＭ
ＯＳ型インバータを含む出力回路において、各ＣＭＯＳ
型インバータを構成するＰ又はＮチャンネルＭＯＳ型ト
ランジスタのオン時に生ずるリンギング波形が電源配線
を介して他のＣＭＯＳ型インバータの負荷へ伝送される
のを阻止することにより容量性負荷の充放電に伴う誤動
作を防止したものである。この明細書において、容量性
負荷とは、実質的に容量性を有する負荷を意味する。
プリメンタリＭＯＳ）型ＬＳＩ等のＩＣ（集積回路）装
置の出力回路に関し、特に複数ビットのデータ信号に応
答して複数の容量性負荷をそれぞれ駆動する複数のＣＭ
ＯＳ型インバータを含む出力回路において、各ＣＭＯＳ
型インバータを構成するＰ又はＮチャンネルＭＯＳ型ト
ランジスタのオン時に生ずるリンギング波形が電源配線
を介して他のＣＭＯＳ型インバータの負荷へ伝送される
のを阻止することにより容量性負荷の充放電に伴う誤動
作を防止したものである。この明細書において、容量性
負荷とは、実質的に容量性を有する負荷を意味する。
【０００２】
【従来の技術】従来、ＣＭＯＳ型ＬＳＩの出力回路とし
ては、図１１に示すものが知られている。
ては、図１１に示すものが知られている。
【０００３】ＩＣチップ１０には、ｎ（３以上の整数）
ビットのデータ信号ＩＮ1 〜ＩＮnを発生する回路（図
示せず）と、この回路からのデータ信号ＩＮ1 〜ＩＮn
を出力端子Ｏ1 〜Ｏn に送出する出力回路とが形成され
ている。出力回路にあっては、データ信号ＩＮ1 〜ＩＮ
n の各ビット毎にＰＢ1 のようなプリバッファ及びＯＢ
1 のような出力バッファを含むトライステート型式の出
力部が設けられている。
ビットのデータ信号ＩＮ1 〜ＩＮnを発生する回路（図
示せず）と、この回路からのデータ信号ＩＮ1 〜ＩＮn
を出力端子Ｏ1 〜Ｏn に送出する出力回路とが形成され
ている。出力回路にあっては、データ信号ＩＮ1 〜ＩＮ
n の各ビット毎にＰＢ1 のようなプリバッファ及びＯＢ
1 のような出力バッファを含むトライステート型式の出
力部が設けられている。
【０００４】データ信号ＩＮ1 を扱う出力部において、
プリバッファＰＢ1 は、出力イネーブル信号ＯＥＮを入
力とするインバータＩＶと、このインバータＩＶの出力
信号ＯＥ及びデータ信号ＩＮ1 を入力とするＮＡＮＤゲ
ートＮＡａと、出力イネーブル信号ＯＥＮ及びデータ信
号ＩＮ1 を入力とするＮＡＮＤゲートＮＡｂとを含んで
いる。また、出力バッファＯＢ1 は、ＣＭＯＳ型インバ
ータからなるもので、ドレイン同士が相互接続されたＰ
チャンネルＭＯＳ型トランジスタＰ1 及びＮチャンネル
ＭＯＳ型トランジスタＮ1 を含んでいる。トランジスタ
Ｐ1 のソースは、電源配線ＶD を介して高電位ＶDD側の
電源端子Ｔ1 に接続され、トランジスタＮ1 のソース
は、電源配線ＶS を介して低電位ＶSS側の電源端子Ｔ2
に接続される。トランジスタＰ1 及びＮ1 のゲートは、
ＮＡＮＤゲートＮＡａの出力信号及びＮＡＮＤゲートＮ
Ａｂの出力信号でそれぞれ駆動される。
プリバッファＰＢ1 は、出力イネーブル信号ＯＥＮを入
力とするインバータＩＶと、このインバータＩＶの出力
信号ＯＥ及びデータ信号ＩＮ1 を入力とするＮＡＮＤゲ
ートＮＡａと、出力イネーブル信号ＯＥＮ及びデータ信
号ＩＮ1 を入力とするＮＡＮＤゲートＮＡｂとを含んで
いる。また、出力バッファＯＢ1 は、ＣＭＯＳ型インバ
ータからなるもので、ドレイン同士が相互接続されたＰ
チャンネルＭＯＳ型トランジスタＰ1 及びＮチャンネル
ＭＯＳ型トランジスタＮ1 を含んでいる。トランジスタ
Ｐ1 のソースは、電源配線ＶD を介して高電位ＶDD側の
電源端子Ｔ1 に接続され、トランジスタＮ1 のソース
は、電源配線ＶS を介して低電位ＶSS側の電源端子Ｔ2
に接続される。トランジスタＰ1 及びＮ1 のゲートは、
ＮＡＮＤゲートＮＡａの出力信号及びＮＡＮＤゲートＮ
Ａｂの出力信号でそれぞれ駆動される。
【０００５】出力イネーブル信号ＯＥＮが“Ｌ”である
とき、インバータＩＶの出力信号ＯＥが“Ｈ”である。
従って、ＮＡＮＤゲートＮＡａ及びＮＡＮＤゲートＮＡ
ｂはいずれもデータ信号ＩＮ1 を反転した出力信号を送
出する。例えば、データ信号ＩＮ1 が“Ｈ”になれば、
ゲートＮＡａ，ＮＡｂの出力信号はいずれも“Ｌ”にな
り、トランジスタＰ1 ，Ｎ1 がそれぞれオン，オフ状態
となって出力端子Ｏ1の出力信号は“Ｈ”になる。デー
タ信号ＩＮ1 が“Ｌ”になれば、“Ｈ”の場合とは信号
レベルが逆になると共にトランジスタ状態が逆になり、
出力端子Ｏ1 の出力信号は“Ｌ”となる。
とき、インバータＩＶの出力信号ＯＥが“Ｈ”である。
従って、ＮＡＮＤゲートＮＡａ及びＮＡＮＤゲートＮＡ
ｂはいずれもデータ信号ＩＮ1 を反転した出力信号を送
出する。例えば、データ信号ＩＮ1 が“Ｈ”になれば、
ゲートＮＡａ，ＮＡｂの出力信号はいずれも“Ｌ”にな
り、トランジスタＰ1 ，Ｎ1 がそれぞれオン，オフ状態
となって出力端子Ｏ1の出力信号は“Ｈ”になる。デー
タ信号ＩＮ1 が“Ｌ”になれば、“Ｈ”の場合とは信号
レベルが逆になると共にトランジスタ状態が逆になり、
出力端子Ｏ1 の出力信号は“Ｌ”となる。
【０００６】一方、出力イネーブル信号ＯＥＮを“Ｈ”
にすると、インバータＩＶの出力信号ＯＥは“Ｌ”とな
る。従って、ＮＡＮＤゲートＮＡａ及びＮＡＮＤゲート
ＮＡｂは、データ信号ＩＮ1 のレベルにかかわらずそれ
ぞれ“Ｈ”及び“Ｌ”の出力信号を送出し、トランジス
タＰ1 ，Ｎ1 はいずれもオフ状態となって出力端子Ｏ1
は、高インピーダンス（又はフローティング）状態とな
る。
にすると、インバータＩＶの出力信号ＯＥは“Ｌ”とな
る。従って、ＮＡＮＤゲートＮＡａ及びＮＡＮＤゲート
ＮＡｂは、データ信号ＩＮ1 のレベルにかかわらずそれ
ぞれ“Ｈ”及び“Ｌ”の出力信号を送出し、トランジス
タＰ1 ，Ｎ1 はいずれもオフ状態となって出力端子Ｏ1
は、高インピーダンス（又はフローティング）状態とな
る。
【０００７】データ信号ＩＮ2 〜ＩＮn を扱う出力部の
構成及び動作は、データ信号ＩＮ1を扱う出力部につい
て上記したものと同様であり、ＰＢ2 〜ＰＢn は、ＰＢ
1 と同様の構成のプリバッファ、ＯＢ2 〜ＯＢn は、Ｏ
Ｂ1 と同様の構成の出力バッファ、Ｐ2 〜Ｐn は、Ｐチ
ャンネルＭＯＳ型トランジスタ、Ｎ2 〜Ｎn は、Ｎチャ
ンネルＭＯＳ型トランジスタである。出力端子Ｏ1 〜Ｏ
n には、それぞれ容量性負荷Ｃ1 〜Ｃn が接続される。
構成及び動作は、データ信号ＩＮ1を扱う出力部につい
て上記したものと同様であり、ＰＢ2 〜ＰＢn は、ＰＢ
1 と同様の構成のプリバッファ、ＯＢ2 〜ＯＢn は、Ｏ
Ｂ1 と同様の構成の出力バッファ、Ｐ2 〜Ｐn は、Ｐチ
ャンネルＭＯＳ型トランジスタ、Ｎ2 〜Ｎn は、Ｎチャ
ンネルＭＯＳ型トランジスタである。出力端子Ｏ1 〜Ｏ
n には、それぞれ容量性負荷Ｃ1 〜Ｃn が接続される。
【０００８】ＩＣチップ１０は、ＩＣパッケージ（図示
せず）に収容される。ＩＣパッケージのリードは、コネ
クタ又は共用バス等を介して他のＬＳＩの入力部等に接
続される。電源端子Ｔ1 ，Ｔ2 及び出力端子Ｏ1 〜Ｏn
は、ＩＣパッケージのリードに相当する。電源端子Ｔ
1 ，Ｔ2 に相当するリードとＩＣチップ１０との間に
は、パッケージのリードやボンディングワイヤ等による
インダクタンスＬD ，ＬSが存在する。インダクタンス
ＬD ，ＬS は、通常、数［ｎＨ］〜２０数［ｎＨ］であ
る。出力端子Ｏ1 〜Ｏn に接続された容量性負荷Ｃ1 〜
Ｃn は、次段に接続される他のＬＳＩの入力部に実質的
に存在する入力容量や配線容量等に相当するものを等価
的に表わしたものである。
せず）に収容される。ＩＣパッケージのリードは、コネ
クタ又は共用バス等を介して他のＬＳＩの入力部等に接
続される。電源端子Ｔ1 ，Ｔ2 及び出力端子Ｏ1 〜Ｏn
は、ＩＣパッケージのリードに相当する。電源端子Ｔ
1 ，Ｔ2 に相当するリードとＩＣチップ１０との間に
は、パッケージのリードやボンディングワイヤ等による
インダクタンスＬD ，ＬSが存在する。インダクタンス
ＬD ，ＬS は、通常、数［ｎＨ］〜２０数［ｎＨ］であ
る。出力端子Ｏ1 〜Ｏn に接続された容量性負荷Ｃ1 〜
Ｃn は、次段に接続される他のＬＳＩの入力部に実質的
に存在する入力容量や配線容量等に相当するものを等価
的に表わしたものである。
【０００９】
【発明が解決しようとする課題】上記した従来技術によ
ると、出力バッファを構成するＮ1 等のトランジスタの
オン時にＣ1 等の容量性負荷の放電に伴って誤動作が生
じるという問題点がある。
ると、出力バッファを構成するＮ1 等のトランジスタの
オン時にＣ1 等の容量性負荷の放電に伴って誤動作が生
じるという問題点がある。
【００１０】図１２は、このような問題点を説明するた
めに図１１の出力回路の一部を抽出して示すもので、図
１１と同様の部分には同様の符号を付してある。
めに図１１の出力回路の一部を抽出して示すもので、図
１１と同様の部分には同様の符号を付してある。
【００１１】図１２において、ＯＢ2 は、データ信号Ｉ
Ｎ2 を扱う出力部の出力バッファであり、ドレイン同士
を相互接続したＰチャンネルＭＯＳ型トランジスタＰ2
及びＮチャンネルＭＯＳ型トランジスタＮ2 からなるＣ
ＭＯＳ型インバータにより構成されている。
Ｎ2 を扱う出力部の出力バッファであり、ドレイン同士
を相互接続したＰチャンネルＭＯＳ型トランジスタＰ2
及びＮチャンネルＭＯＳ型トランジスタＮ2 からなるＣ
ＭＯＳ型インバータにより構成されている。
【００１２】トランジスタＰ2 ，Ｎ2 は、“Ｈ”レベル
の信号によりそれぞれオフ，オン状態にあり、出力端子
Ｏ2 の出力信号は、“Ｌ”レベルにあるものとする。こ
のとき、出力バッファＯＢ1 のトランジスタＰ1 ，Ｎ1
のゲートへの入力信号が“Ｌ”レベルから“Ｈ”レベル
に立上ると、トランジスタＰ1 ，Ｎ1 は、それぞれオ
フ，オン状態となり、容量性負荷Ｃ1 の電荷が出力端子
Ｏ1 −トランジスタＮ1−電源配線ＶS −インダクタン
スＬS の経路で放電され、該経路を介して放電電流Ｉが
流れる。
の信号によりそれぞれオフ，オン状態にあり、出力端子
Ｏ2 の出力信号は、“Ｌ”レベルにあるものとする。こ
のとき、出力バッファＯＢ1 のトランジスタＰ1 ，Ｎ1
のゲートへの入力信号が“Ｌ”レベルから“Ｈ”レベル
に立上ると、トランジスタＰ1 ，Ｎ1 は、それぞれオ
フ，オン状態となり、容量性負荷Ｃ1 の電荷が出力端子
Ｏ1 −トランジスタＮ1−電源配線ＶS −インダクタン
スＬS の経路で放電され、該経路を介して放電電流Ｉが
流れる。
【００１３】インダクタンスＬS に電流Ｉが流れると、
次の数１の式で表わされる逆起電力ΔＶがインダクタン
スＬS に生ずる。
次の数１の式で表わされる逆起電力ΔＶがインダクタン
スＬS に生ずる。
【００１４】
【数１】 この結果、トランジスタＮ2 のソースに相当するＸ点に
は、ΔＶの電圧のバウンドが生ずる。また、出力端子Ｏ
2 の電位は、トランジスタＮ2 のオン抵抗とＣ2 の容量
とで決まる時定数である程度なまるものの、出力端子Ｏ
2 にもＸ点と同様の波形を生じさせる。
は、ΔＶの電圧のバウンドが生ずる。また、出力端子Ｏ
2 の電位は、トランジスタＮ2 のオン抵抗とＣ2 の容量
とで決まる時定数である程度なまるものの、出力端子Ｏ
2 にもＸ点と同様の波形を生じさせる。
【００１５】図１３は、このときの出力端子Ｏ2 のリン
ギング波形ＷＯ2 を出力端子Ｏ1 の電圧波形ＷＯ1 と共
に示すものである。次段のＬＳＩの入力部がＴＴＬ（ト
ランジスタ・トランジスタ・ロジック）型式のものであ
る場合、“Ｌ”入力電圧（“Ｌ”入力と認識する上限の
電圧）ＶILは、０．８［Ｖ］である。従って、リンギン
グ波形ＷＯ2 のピークがＶIL＝０．８［Ｖ］を越える
と、次段のＬＳＩは、出力端子Ｏ2 の出力信号が“Ｌ”
レベルであるにもかかわらず、リンギング波形ＷＯ2 を
“Ｈ”レベルの信号と誤認して誤動作することがある。
ギング波形ＷＯ2 を出力端子Ｏ1 の電圧波形ＷＯ1 と共
に示すものである。次段のＬＳＩの入力部がＴＴＬ（ト
ランジスタ・トランジスタ・ロジック）型式のものであ
る場合、“Ｌ”入力電圧（“Ｌ”入力と認識する上限の
電圧）ＶILは、０．８［Ｖ］である。従って、リンギン
グ波形ＷＯ2 のピークがＶIL＝０．８［Ｖ］を越える
と、次段のＬＳＩは、出力端子Ｏ2 の出力信号が“Ｌ”
レベルであるにもかかわらず、リンギング波形ＷＯ2 を
“Ｈ”レベルの信号と誤認して誤動作することがある。
【００１６】また、トランジスタＰ2 ，Ｎ2 のゲート電
圧が“Ｌ”レベル（出力端子Ｏ2 の出力信号が“Ｈ”レ
ベル）にあるとき、トランジスタＰ1 ，Ｎ1 のゲート電
圧が“Ｈ”レベルから“Ｌ”レベルに変化すると、トラ
ンジスタＰ1 ，Ｎ1 がそれぞれオン，オフ状態となり、
容量性負荷Ｃ1 は、インダクタンスＬD −電源配線ＶD
−トランジスタＰ1 −出力端子Ｏ1 の経路で充電され
る。このときの充電電流によりトランジスタＰ1 のソー
スに相当するＹ点には、図４のＱ16に示すようにリンギ
ング波形が生じ、このリンギング波形は、トランジスタ
Ｐ2 及び出力端子Ｏ2 を介して容量性負荷Ｃ2 へ伝送さ
れる。このため、次段のＬＳＩでは、出力端子Ｏ2 の出
力信号が“Ｈ”レベルであるにもかかわらず、リンギン
グ波形を“Ｌ”レベルの信号と誤認して誤動作すること
がある。
圧が“Ｌ”レベル（出力端子Ｏ2 の出力信号が“Ｈ”レ
ベル）にあるとき、トランジスタＰ1 ，Ｎ1 のゲート電
圧が“Ｈ”レベルから“Ｌ”レベルに変化すると、トラ
ンジスタＰ1 ，Ｎ1 がそれぞれオン，オフ状態となり、
容量性負荷Ｃ1 は、インダクタンスＬD −電源配線ＶD
−トランジスタＰ1 −出力端子Ｏ1 の経路で充電され
る。このときの充電電流によりトランジスタＰ1 のソー
スに相当するＹ点には、図４のＱ16に示すようにリンギ
ング波形が生じ、このリンギング波形は、トランジスタ
Ｐ2 及び出力端子Ｏ2 を介して容量性負荷Ｃ2 へ伝送さ
れる。このため、次段のＬＳＩでは、出力端子Ｏ2 の出
力信号が“Ｈ”レベルであるにもかかわらず、リンギン
グ波形を“Ｌ”レベルの信号と誤認して誤動作すること
がある。
【００１７】上記したような容量性負荷の充放電に伴う
誤動作を防ぐには、電源配線ＶS をＮ1 ，Ｎ2 …Ｎn 等
の各トランジスタ毎に独立させると共に電源配線ＶD を
Ｐ1，Ｐ2 …Ｐn 等の各トランジスタ毎に独立させれば
よい。しかし、このようにすると、データ信号のビット
数ｎが多くなるにつれて電源配線数が２×ｎ（例えばｎ
＝８では１６本）と非常に多くなる不都合がある。
誤動作を防ぐには、電源配線ＶS をＮ1 ，Ｎ2 …Ｎn 等
の各トランジスタ毎に独立させると共に電源配線ＶD を
Ｐ1，Ｐ2 …Ｐn 等の各トランジスタ毎に独立させれば
よい。しかし、このようにすると、データ信号のビット
数ｎが多くなるにつれて電源配線数が２×ｎ（例えばｎ
＝８では１６本）と非常に多くなる不都合がある。
【００１８】この発明の目的は、電源配線数の増大を抑
制しつつ容量性負荷の充放電に伴う誤動作を防止するこ
とができる新規な出力回路を提供することにある。
制しつつ容量性負荷の充放電に伴う誤動作を防止するこ
とができる新規な出力回路を提供することにある。
【００１９】
【課題を解決するための手段】この発明に係る第１の出
力回路は、高電位が与えられる第１の電源端子と、前記
第１の電源端子に接続された第１及び第２の電源配線
と、低電位が与えられる第２の電源端子と、前記第２の
電源端子に接続された第３及び第４の電源配線と、デー
タ信号を構成する複数ビットの信号にそれぞれ応答する
複数のインバータであって、各インバータがドレイン同
士を相互接続してその接続点を出力端とするＰ及びＮチ
ャンネルＭＯＳ型トランジスタにより構成されるもの
と、前記複数のインバータのうちの各インバータ毎に設
けられた第１〜第４の補助トランジスタであって、第１
の補助トランジスタが前記第１の電源配線と前記Ｐチャ
ンネルＭＯＳ型トランジスタのソースとの間に、第２の
補助トランジスタが前記第２の電源配線と前記Ｐチャン
ネルＭＯＳ型トランジスタのソースとの間に、第３の補
助トランジスタが前記第３の電源配線と前記Ｎチャンネ
ルＭＯＳ型トランジスタのソースとの間に、第４の補助
トランジスタが前記第４の電源配線と前記Ｎチャンネル
ＭＯＳ型トランジスタのソースとの間にそれぞれ接続さ
れたものと、前記複数のインバータのうちの各インバー
タ毎に該インバータに対応するビットの信号に基づい
て、前記ＮチャンネルＭＯＳ型トランジスタのオンタイ
ミングを含む所定期間中前記第３の補助トランジスタを
オン状態とし且つ該所定期間の終了後前記第３の補助ト
ランジスタをオフさせると共に、このオフタイミング以
降に前記第４の補助トランジスタをオンさせるように前
記第３及び第４の補助トランジスタを制御する第１の回
路と、前記複数のインバータのうちの各インバータ毎に
該インバータに対応するビットの信号に基づいて、前記
ＰチャンネルＭＯＳ型トランジスタのオンタイミングを
含む所定期間中前記第１の補助トランジスタをオン状態
とし且つ該所定期間の終了後前記第１の補助トランジス
タをオフさせると共に、このオフタイミング以降に前記
第２の補助トランジスタをオンさせるように前記第１及
び第２の補助トランジスタを制御する第２の回路とを備
えたものである。
力回路は、高電位が与えられる第１の電源端子と、前記
第１の電源端子に接続された第１及び第２の電源配線
と、低電位が与えられる第２の電源端子と、前記第２の
電源端子に接続された第３及び第４の電源配線と、デー
タ信号を構成する複数ビットの信号にそれぞれ応答する
複数のインバータであって、各インバータがドレイン同
士を相互接続してその接続点を出力端とするＰ及びＮチ
ャンネルＭＯＳ型トランジスタにより構成されるもの
と、前記複数のインバータのうちの各インバータ毎に設
けられた第１〜第４の補助トランジスタであって、第１
の補助トランジスタが前記第１の電源配線と前記Ｐチャ
ンネルＭＯＳ型トランジスタのソースとの間に、第２の
補助トランジスタが前記第２の電源配線と前記Ｐチャン
ネルＭＯＳ型トランジスタのソースとの間に、第３の補
助トランジスタが前記第３の電源配線と前記Ｎチャンネ
ルＭＯＳ型トランジスタのソースとの間に、第４の補助
トランジスタが前記第４の電源配線と前記Ｎチャンネル
ＭＯＳ型トランジスタのソースとの間にそれぞれ接続さ
れたものと、前記複数のインバータのうちの各インバー
タ毎に該インバータに対応するビットの信号に基づい
て、前記ＮチャンネルＭＯＳ型トランジスタのオンタイ
ミングを含む所定期間中前記第３の補助トランジスタを
オン状態とし且つ該所定期間の終了後前記第３の補助ト
ランジスタをオフさせると共に、このオフタイミング以
降に前記第４の補助トランジスタをオンさせるように前
記第３及び第４の補助トランジスタを制御する第１の回
路と、前記複数のインバータのうちの各インバータ毎に
該インバータに対応するビットの信号に基づいて、前記
ＰチャンネルＭＯＳ型トランジスタのオンタイミングを
含む所定期間中前記第１の補助トランジスタをオン状態
とし且つ該所定期間の終了後前記第１の補助トランジス
タをオフさせると共に、このオフタイミング以降に前記
第２の補助トランジスタをオンさせるように前記第１及
び第２の補助トランジスタを制御する第２の回路とを備
えたものである。
【００２０】第１の出力回路において、第１のインバー
タのＮチャンネルＭＯＳ型トランジスタがオンする際に
はそのオンタイミングを含む所定期間中第３の補助トラ
ンジスタがオン状態となる。このため、容量性負荷−Ｎ
チャンネルＭＯＳ型トランジスタ−第３の補助トランジ
スタ−第３の電源配線の経路で放電電流が流れ、第３の
電源配線にはリンギング波形が発生する。このとき、第
４の補助トランジスタはオフ状態であり、第４の電源配
線にはリンギング波形が現われない。また、第２のイン
バータにおいて、出力信号のレベルが“Ｌ”であるとす
ると、ＮチャンネルＭＯＳ型トランジスタのオン後所定
期間の経過により第３及び第４の補助トランジスタがそ
れぞれオフ及びオンの状態であり、第３の電源配線に生
じたリンギング波形は、オフ状態である第３の補助トラ
ンジスタで阻止されて容量性負荷へ到達しない。
タのＮチャンネルＭＯＳ型トランジスタがオンする際に
はそのオンタイミングを含む所定期間中第３の補助トラ
ンジスタがオン状態となる。このため、容量性負荷−Ｎ
チャンネルＭＯＳ型トランジスタ−第３の補助トランジ
スタ−第３の電源配線の経路で放電電流が流れ、第３の
電源配線にはリンギング波形が発生する。このとき、第
４の補助トランジスタはオフ状態であり、第４の電源配
線にはリンギング波形が現われない。また、第２のイン
バータにおいて、出力信号のレベルが“Ｌ”であるとす
ると、ＮチャンネルＭＯＳ型トランジスタのオン後所定
期間の経過により第３及び第４の補助トランジスタがそ
れぞれオフ及びオンの状態であり、第３の電源配線に生
じたリンギング波形は、オフ状態である第３の補助トラ
ンジスタで阻止されて容量性負荷へ到達しない。
【００２１】第１のインバータにおいて、所定期間が終
了すると、第３の補助トランジスタがオフし、そのオフ
タイミング以降に第４の補助トランジスタがオンする。
このときのオンタイミングを、容量性負荷からの放電電
流に基づくリンギング波形が無害レベルまで減衰する時
点に一致させておけば、第４の補助トランジスタがオン
したときに第４の電源配線には有害なリンギング波形が
現われない。従って、第２のインバータにおいて、第４
の補助トランジスタがオン状態であっても、容量性負荷
へリンギング波形が到達するような事態は生じない。
了すると、第３の補助トランジスタがオフし、そのオフ
タイミング以降に第４の補助トランジスタがオンする。
このときのオンタイミングを、容量性負荷からの放電電
流に基づくリンギング波形が無害レベルまで減衰する時
点に一致させておけば、第４の補助トランジスタがオン
したときに第４の電源配線には有害なリンギング波形が
現われない。従って、第２のインバータにおいて、第４
の補助トランジスタがオン状態であっても、容量性負荷
へリンギング波形が到達するような事態は生じない。
【００２２】上記した第１の出力回路における容量性負
荷の放電時の動作によれば、容量性負荷の放電電流に基
づくリンギング波形が他の容量性負荷へ伝送されること
がなくなり、容量性負荷の放電に伴う誤動作を防止する
ことができる。
荷の放電時の動作によれば、容量性負荷の放電電流に基
づくリンギング波形が他の容量性負荷へ伝送されること
がなくなり、容量性負荷の放電に伴う誤動作を防止する
ことができる。
【００２３】一方、第１の出力回路において、第１のイ
ンバータのＰチャンネルＭＯＳ型トランジスタがオンす
る際にはそのオンタイミングを含む所定期間中第１の補
助トランジスタがオン状態となる。このため、第１の電
源配線−第１の補助トランジスタ−ＰチャンネルＭＯＳ
型トランジスタ−容量性負荷の経路で充電電流が流れ、
第１の電源配線にはリンギング波形が発生する。このと
き、第２の補助トランジスタはオフ状態であり、第２の
電源配線にはリンギング波形が現われない。また、第２
のインバータにおいて、出力信号のレベルが“Ｈ”であ
るとすると、ＰチャンネルＭＯＳ型トランジスタのオン
後所定期間の経過により第１及び第２の補助トランジス
タがそれぞれオフ及びオンの状態であり、第１の電源配
線に生じたリンギング波形は、オフ状態である第１の補
助トランジスタで阻止されて容量性負荷へ到達しない。
ンバータのＰチャンネルＭＯＳ型トランジスタがオンす
る際にはそのオンタイミングを含む所定期間中第１の補
助トランジスタがオン状態となる。このため、第１の電
源配線−第１の補助トランジスタ−ＰチャンネルＭＯＳ
型トランジスタ−容量性負荷の経路で充電電流が流れ、
第１の電源配線にはリンギング波形が発生する。このと
き、第２の補助トランジスタはオフ状態であり、第２の
電源配線にはリンギング波形が現われない。また、第２
のインバータにおいて、出力信号のレベルが“Ｈ”であ
るとすると、ＰチャンネルＭＯＳ型トランジスタのオン
後所定期間の経過により第１及び第２の補助トランジス
タがそれぞれオフ及びオンの状態であり、第１の電源配
線に生じたリンギング波形は、オフ状態である第１の補
助トランジスタで阻止されて容量性負荷へ到達しない。
【００２４】第１のインバータにおいて、所定期間が終
了すると、第１の補助トランジスタがオフし、そのオフ
タイミング以降に第２の補助トランジスタがオンする。
このときのオンタイミングを、容量性負荷への充電電流
に基づくリンギング波形が無害レベルまで減衰する時点
に一致させておけば、第２の補助トランジスタがオンし
たときに第２の電源配線には有害なリンギング波形が現
われない。従って、第２のインバータにおいて、第２の
補助トランジスタがオン状態であっても、容量性負荷へ
リンギング波形が到達するような事態は生じない。
了すると、第１の補助トランジスタがオフし、そのオフ
タイミング以降に第２の補助トランジスタがオンする。
このときのオンタイミングを、容量性負荷への充電電流
に基づくリンギング波形が無害レベルまで減衰する時点
に一致させておけば、第２の補助トランジスタがオンし
たときに第２の電源配線には有害なリンギング波形が現
われない。従って、第２のインバータにおいて、第２の
補助トランジスタがオン状態であっても、容量性負荷へ
リンギング波形が到達するような事態は生じない。
【００２５】上記した第１の出力回路の充電時の動作に
よれば、容量性負荷の充電電流に基づくリンギング波形
が他の容量性負荷へ伝送されることがなくなり、容量性
負荷の充電に伴う誤動作を防止することができる。
よれば、容量性負荷の充電電流に基づくリンギング波形
が他の容量性負荷へ伝送されることがなくなり、容量性
負荷の充電に伴う誤動作を防止することができる。
【００２６】上記した第１の出力回路にあっては、各イ
ンバータ毎にＰ又はＮチャンネルＭＯＳ型トランジスタ
のいずれか一方にてリンギング波形阻止手段を省略して
もよい。すなわち、第１の電源配線に生ずるリンギング
波形に基づいて誤動作が生ずるおそれがない場合、各イ
ンバータ毎に第１及び第２の補助トランジスタを省略す
ると共に、第２の電源配線を省略し、各インバータ毎に
ＰチャンネルＭＯＳ型トランジスタのソースを第１の電
源配線に接続してもよい。また、第３の電源配線に生ず
るリンギング波形に基づいて誤動作が生ずるおそれがな
い場合、各インバータ毎に第３及び第４の補助トランジ
スタを省略すると共に、第４の電源配線を省略し、各イ
ンバータ毎にＮチャンネルＭＯＳ型トランジスタのソー
スを第３の電源配線に接続してもよい。
ンバータ毎にＰ又はＮチャンネルＭＯＳ型トランジスタ
のいずれか一方にてリンギング波形阻止手段を省略して
もよい。すなわち、第１の電源配線に生ずるリンギング
波形に基づいて誤動作が生ずるおそれがない場合、各イ
ンバータ毎に第１及び第２の補助トランジスタを省略す
ると共に、第２の電源配線を省略し、各インバータ毎に
ＰチャンネルＭＯＳ型トランジスタのソースを第１の電
源配線に接続してもよい。また、第３の電源配線に生ず
るリンギング波形に基づいて誤動作が生ずるおそれがな
い場合、各インバータ毎に第３及び第４の補助トランジ
スタを省略すると共に、第４の電源配線を省略し、各イ
ンバータ毎にＮチャンネルＭＯＳ型トランジスタのソー
スを第３の電源配線に接続してもよい。
【００２７】この発明に係る第２の出力回路は、高電位
が与えられる第１の電源端子と、前記第１の電源端子に
接続された第１及び第２の電源配線と、低電位が与えら
れる第２の電源端子と、前記第２の電源端子に接続され
た第３及び第４の電源配線と、データ信号を構成する複
数ビットの信号にそれぞれ応答する複数のインバータで
あって、各インバータがドレイン同士を相互接続してそ
の接続点を出力端とするＰ及びＮチャンネルＭＯＳ型ト
ランジスタにより構成されると共に各インバータ毎に前
記ＰチャンネルＭＯＳ型トランジスタのソースが前記第
１の電源配線に、前記ＮチャンネルＭＯＳ型トランジス
タのソースが前記第３の電源配線にそれぞれ接続された
ものと、前記複数のインバータのうちの各インバータ毎
に設けられた第１及び第２の補助トランジスタであっ
て、第１の補助トランジスタが前記第２の電源配線と前
記ＰチャンネルＭＯＳ型トランジスタのドレインとの間
に、第２の補助トランジスタが前記第４の電源配線と前
記ＮチャンネルＭＯＳ型トランジスタのドレインとの間
にそれぞれ接続されたものと、前記複数のインバータの
うちの各インバータ毎に該インバータに対応するビット
の信号に基づいて、前記ＮチャンネルＭＯＳ型トランジ
スタのオン状態への変化の後そのオン状態を所定期間中
継続させ且つ該所定期間の終了後前記ＮチャンネルＭＯ
Ｓ型トランジスタをオフさせると共に、このオフタイミ
ング以降に前記第２の補助トランジスタをオンさせるよ
うに前記ＮチャンネルＭＯＳ型トランジスタ及び前記第
２の補助トランジスタを制御する第１の回路と、前記複
数のインバータのうちの各インバータ毎に該インバータ
に対応するビットの信号に基づいて、前記Ｐチャンネル
ＭＯＳ型トランジスタのオン状態への変化の後そのオン
状態を所定期間中継続させ且つ該所定期間の終了後前記
ＰチャンネルＭＯＳ型トランジスタをオフさせると共
に、このオフタイミング以降に前記第１の補助トランジ
スタをオンさせるように前記ＰチャンネルＭＯＳ型トラ
ンジスタ及び前記第１の補助トランジスタを制御する第
２の回路とを備えたものである。
が与えられる第１の電源端子と、前記第１の電源端子に
接続された第１及び第２の電源配線と、低電位が与えら
れる第２の電源端子と、前記第２の電源端子に接続され
た第３及び第４の電源配線と、データ信号を構成する複
数ビットの信号にそれぞれ応答する複数のインバータで
あって、各インバータがドレイン同士を相互接続してそ
の接続点を出力端とするＰ及びＮチャンネルＭＯＳ型ト
ランジスタにより構成されると共に各インバータ毎に前
記ＰチャンネルＭＯＳ型トランジスタのソースが前記第
１の電源配線に、前記ＮチャンネルＭＯＳ型トランジス
タのソースが前記第３の電源配線にそれぞれ接続された
ものと、前記複数のインバータのうちの各インバータ毎
に設けられた第１及び第２の補助トランジスタであっ
て、第１の補助トランジスタが前記第２の電源配線と前
記ＰチャンネルＭＯＳ型トランジスタのドレインとの間
に、第２の補助トランジスタが前記第４の電源配線と前
記ＮチャンネルＭＯＳ型トランジスタのドレインとの間
にそれぞれ接続されたものと、前記複数のインバータの
うちの各インバータ毎に該インバータに対応するビット
の信号に基づいて、前記ＮチャンネルＭＯＳ型トランジ
スタのオン状態への変化の後そのオン状態を所定期間中
継続させ且つ該所定期間の終了後前記ＮチャンネルＭＯ
Ｓ型トランジスタをオフさせると共に、このオフタイミ
ング以降に前記第２の補助トランジスタをオンさせるよ
うに前記ＮチャンネルＭＯＳ型トランジスタ及び前記第
２の補助トランジスタを制御する第１の回路と、前記複
数のインバータのうちの各インバータ毎に該インバータ
に対応するビットの信号に基づいて、前記Ｐチャンネル
ＭＯＳ型トランジスタのオン状態への変化の後そのオン
状態を所定期間中継続させ且つ該所定期間の終了後前記
ＰチャンネルＭＯＳ型トランジスタをオフさせると共
に、このオフタイミング以降に前記第１の補助トランジ
スタをオンさせるように前記ＰチャンネルＭＯＳ型トラ
ンジスタ及び前記第１の補助トランジスタを制御する第
２の回路とを備えたものである。
【００２８】第２の出力回路において、第１のインバー
タのＮチャンネルＭＯＳ型トランジスタがオンすると、
そのオン状態が所定期間中継続される。このため、容量
性負荷−ＮチャンネルＭＯＳ型トランジスタ−第３の電
源配線の経路で放電電流が流れ、第３の電源配線にはリ
ンギング波形が発生する。このとき、第２の補助トラン
ジスタはオフ状態であり、第４の電源配線にはリンギン
グ波形が現われない。また、第２のインバータにおい
て、出力信号のレベルが“Ｌ”であるとすると、Ｎチャ
ンネルＭＯＳ型トランジスタのオン後所定期間の経過に
よりＮチャンネルＭＯＳ型トランジスタ及び第２の補助
トランジスタがそれぞれオフ及びオンの状態であり、第
３の電源配線に生じたリンギング波形は、オフ状態であ
るＮチャンネルＭＯＳ型トランジスタで阻止されて容量
性負荷へ到達しない。
タのＮチャンネルＭＯＳ型トランジスタがオンすると、
そのオン状態が所定期間中継続される。このため、容量
性負荷−ＮチャンネルＭＯＳ型トランジスタ−第３の電
源配線の経路で放電電流が流れ、第３の電源配線にはリ
ンギング波形が発生する。このとき、第２の補助トラン
ジスタはオフ状態であり、第４の電源配線にはリンギン
グ波形が現われない。また、第２のインバータにおい
て、出力信号のレベルが“Ｌ”であるとすると、Ｎチャ
ンネルＭＯＳ型トランジスタのオン後所定期間の経過に
よりＮチャンネルＭＯＳ型トランジスタ及び第２の補助
トランジスタがそれぞれオフ及びオンの状態であり、第
３の電源配線に生じたリンギング波形は、オフ状態であ
るＮチャンネルＭＯＳ型トランジスタで阻止されて容量
性負荷へ到達しない。
【００２９】第１のインバータにおいて、所定期間が終
了すると、ＮチャンネルＭＯＳ型トランジスタがオフ
し、そのオフタイミング以降に第２の補助トランジスタ
がオンする。このときのオンタイミングを、容量性負荷
からの放電電流に基づくリンギング波形が無害レベルま
で減衰する時点に一致させておけば、第２の補助トラン
ジスタがオンしたときに第４の電源配線には有害なリン
ギング波形が現われない。従って、第２のインバータに
おいて、第２の補助トランジスタがオン状態であって
も、容量性負荷へリンギング波形が到達するような事態
は生じない。
了すると、ＮチャンネルＭＯＳ型トランジスタがオフ
し、そのオフタイミング以降に第２の補助トランジスタ
がオンする。このときのオンタイミングを、容量性負荷
からの放電電流に基づくリンギング波形が無害レベルま
で減衰する時点に一致させておけば、第２の補助トラン
ジスタがオンしたときに第４の電源配線には有害なリン
ギング波形が現われない。従って、第２のインバータに
おいて、第２の補助トランジスタがオン状態であって
も、容量性負荷へリンギング波形が到達するような事態
は生じない。
【００３０】上記した第２の出力回路における容量性負
荷の放電時の動作によれば、容量性負荷の放電電流に基
づくリンギング波形が他の容量性負荷へ伝送されること
がなくなり、容量性負荷の放電に伴う誤動作を防止する
ことができる。
荷の放電時の動作によれば、容量性負荷の放電電流に基
づくリンギング波形が他の容量性負荷へ伝送されること
がなくなり、容量性負荷の放電に伴う誤動作を防止する
ことができる。
【００３１】一方、第２の出力回路において、第１のイ
ンバータのＰチャンネルＭＯＳ型トランジスタがオンす
ると、そのオン状態が所定期間中継続される。このた
め、第１の電源配線−ＰチャンネルＭＯＳ型トランジス
タ−容量性負荷の経路で充電電流が流れ、第１の電源配
線にはリンギング波形が発生する。このとき、第１の補
助トランジスタはオフ状態であり、第２の電源配線には
リンギング波形が現われない。また、第２のインバータ
において、出力信号のレベルが“Ｈ”であるとすると、
ＰチャンネルＭＯＳ型トランジスタのオン後所定期間の
経過によりＰチャンネルＭＯＳ型トランジスタ及び第１
の補助トランジスタがそれぞれオフ及びオンの状態であ
り、第１の電源配線に生じたリンギング波形は、オフ状
態であるＰチャンネルＭＯＳ型トランジスタで阻止され
て容量性負荷へ到達しない。
ンバータのＰチャンネルＭＯＳ型トランジスタがオンす
ると、そのオン状態が所定期間中継続される。このた
め、第１の電源配線−ＰチャンネルＭＯＳ型トランジス
タ−容量性負荷の経路で充電電流が流れ、第１の電源配
線にはリンギング波形が発生する。このとき、第１の補
助トランジスタはオフ状態であり、第２の電源配線には
リンギング波形が現われない。また、第２のインバータ
において、出力信号のレベルが“Ｈ”であるとすると、
ＰチャンネルＭＯＳ型トランジスタのオン後所定期間の
経過によりＰチャンネルＭＯＳ型トランジスタ及び第１
の補助トランジスタがそれぞれオフ及びオンの状態であ
り、第１の電源配線に生じたリンギング波形は、オフ状
態であるＰチャンネルＭＯＳ型トランジスタで阻止され
て容量性負荷へ到達しない。
【００３２】第１のインバータにおいて、所定期間が終
了すると、ＰチャンネルＭＯＳ型トランジスタがオフ
し、そのオフタイミング以降に第１の補助トランジスタ
がオンする。このときのオンタイミングを、容量性負荷
への充電電流に基づくリンギング波形が無害レベルまで
減衰する時点に一致させておけば、第１の補助トランジ
スタがオンしたときに第２の電源配線には有害なリンギ
ング波形が現われない。従って、第２のインバータにお
いて、第１の補助トランジスタがオン状態であっても、
容量性負荷へリンギング波形が到達するような事態は生
じない。
了すると、ＰチャンネルＭＯＳ型トランジスタがオフ
し、そのオフタイミング以降に第１の補助トランジスタ
がオンする。このときのオンタイミングを、容量性負荷
への充電電流に基づくリンギング波形が無害レベルまで
減衰する時点に一致させておけば、第１の補助トランジ
スタがオンしたときに第２の電源配線には有害なリンギ
ング波形が現われない。従って、第２のインバータにお
いて、第１の補助トランジスタがオン状態であっても、
容量性負荷へリンギング波形が到達するような事態は生
じない。
【００３３】上記した第２の出力回路の充電時の動作に
よれば、容量性負荷の充電電流に基づくリンギング波形
が他の容量性負荷へ伝送されることがなくなり、容量性
負荷の充電に伴う誤動作を防止することができる。
よれば、容量性負荷の充電電流に基づくリンギング波形
が他の容量性負荷へ伝送されることがなくなり、容量性
負荷の充電に伴う誤動作を防止することができる。
【００３４】上記した第２の出力回路にあっては、各イ
ンバータ毎にＰ又はＮチャンネルＭＯＳ型トランジスタ
のいずれか一方にてリンギング波形阻止手段を省略して
もよい。すなわち、第１の電源配線に生ずるリンギング
波形に基づいて誤動作が生ずるおそれがない場合、各イ
ンバータ毎に第１の補助トランジスタを省略すると共
に、第２の電源配線を省略し、各インバータ毎にＰチャ
ンネルＭＯＳ型トランジスタのソースを第１の電源配線
に接続してもよい。また、第３の電源配線に生ずるリン
ギング波形に基づいて誤動作が生ずるおそれがない場
合、各インバータ毎に第２の補助トランジスタを省略す
ると共に、第４の電源配線を省略し、各インバータ毎に
ＮチャンネルＭＯＳ型トランジスタのソースを第３の電
源配線に接続してもよい。
ンバータ毎にＰ又はＮチャンネルＭＯＳ型トランジスタ
のいずれか一方にてリンギング波形阻止手段を省略して
もよい。すなわち、第１の電源配線に生ずるリンギング
波形に基づいて誤動作が生ずるおそれがない場合、各イ
ンバータ毎に第１の補助トランジスタを省略すると共
に、第２の電源配線を省略し、各インバータ毎にＰチャ
ンネルＭＯＳ型トランジスタのソースを第１の電源配線
に接続してもよい。また、第３の電源配線に生ずるリン
ギング波形に基づいて誤動作が生ずるおそれがない場
合、各インバータ毎に第２の補助トランジスタを省略す
ると共に、第４の電源配線を省略し、各インバータ毎に
ＮチャンネルＭＯＳ型トランジスタのソースを第３の電
源配線に接続してもよい。
【００３５】上記した第１又は第２の出力回路にあって
は、データ信号のビット数が増大しても、電源配線数は
４本で足りる。
は、データ信号のビット数が増大しても、電源配線数は
４本で足りる。
【００３６】
【発明の実施の形態】図１，２は、この発明の第１の実
施形態に係る出力回路を示すもので、図１１，１２と同
様の部分には同様の符号を付して詳細な説明を省略す
る。図１は、ｎビットのデータ信号のうちの第１ビット
のデータ信号ＤＴ1 を扱う出力部を示し、図２は、ｎビ
ットのデータ信号のうちの第２ビットのデータ信号ＤＴ
2 を扱う出力部を示す。
施形態に係る出力回路を示すもので、図１１，１２と同
様の部分には同様の符号を付して詳細な説明を省略す
る。図１は、ｎビットのデータ信号のうちの第１ビット
のデータ信号ＤＴ1 を扱う出力部を示し、図２は、ｎビ
ットのデータ信号のうちの第２ビットのデータ信号ＤＴ
2 を扱う出力部を示す。
【００３７】高電位ＶDD側の出力端子Ｔ1 には、２本の
電源配線ＶD1，ＶD2が接続される。低電位ＶSS側の出力
端子Ｔ2 にも、２本の電源配線ＶS1，ＶS2が接続され
る。電源配線ＶD1と電源配線Ｔ1 との間、電源配線ＶD2
と電源端子Ｔ1 との間、電源配線ＶS1と電源端子Ｔ2 と
の間及び電源配線ＶS2と電源端子Ｔ2 との間には、それ
ぞれインダクタンスＬD1、ＬD2、ＬS1及びＬS2が存在す
る。これらのインダクタンスは、いずれもＩＣパッケー
ジのリードやボンディングワイヤ等に基づくものであ
る。
電源配線ＶD1，ＶD2が接続される。低電位ＶSS側の出力
端子Ｔ2 にも、２本の電源配線ＶS1，ＶS2が接続され
る。電源配線ＶD1と電源配線Ｔ1 との間、電源配線ＶD2
と電源端子Ｔ1 との間、電源配線ＶS1と電源端子Ｔ2 と
の間及び電源配線ＶS2と電源端子Ｔ2 との間には、それ
ぞれインダクタンスＬD1、ＬD2、ＬS1及びＬS2が存在す
る。これらのインダクタンスは、いずれもＩＣパッケー
ジのリードやボンディングワイヤ等に基づくものであ
る。
【００３８】出力バッファＯＢ1 としてのＣＭＯＳ型イ
ンバータは、ドレイン同士を相互接続してその接続点を
出力端とするＰ及びＮチャンネルＭＯＳ型トランジスタ
Ｐ1及びＮ1 により構成され、該出力端には、出力端子
Ｏ1 を介して容量性負荷Ｃ1が接続される。トランジス
タＰ1 のソースと電源配線ＶD1との間及びトランジスタ
Ｐ1 のソースと電源配線ＶD2との間には、それぞれＰチ
ャンネルＭＯＳ型トランジスタＰ11及びＰ12が接続され
る。トランジスタＮ1 のソースと電源配線ＶS1との間及
びトランジスタＮ1 のソースと電源配線ＶS2との間に
は、それぞれＮチャンネルＭＯＳ型トランジスタＮ11及
びＮ12が接続される。
ンバータは、ドレイン同士を相互接続してその接続点を
出力端とするＰ及びＮチャンネルＭＯＳ型トランジスタ
Ｐ1及びＮ1 により構成され、該出力端には、出力端子
Ｏ1 を介して容量性負荷Ｃ1が接続される。トランジス
タＰ1 のソースと電源配線ＶD1との間及びトランジスタ
Ｐ1 のソースと電源配線ＶD2との間には、それぞれＰチ
ャンネルＭＯＳ型トランジスタＰ11及びＰ12が接続され
る。トランジスタＮ1 のソースと電源配線ＶS1との間及
びトランジスタＮ1 のソースと電源配線ＶS2との間に
は、それぞれＮチャンネルＭＯＳ型トランジスタＮ11及
びＮ12が接続される。
【００３９】出力バッファＯＢ2 としてのＣＭＯＳ型イ
ンバータは、ドレイン同士を相互接続してその接続点を
出力端とするＰ及びＮチャンネルＭＯＳ型トランジスタ
Ｐ2及びＮ2 により構成され、該出力端には、出力端子
Ｏ2 を介して容量性負荷Ｃ2が接続される。トランジス
タＰ2 のソースと電源配線ＶD1との間及びトランジスタ
Ｐ2 のソースと電源配線ＶD2との間には、それぞれＰチ
ャンネルＭＯＳ型トランジスタＰ21及びＰ22が接続され
る。トランジスタＮ2 のソースと電源配線ＶS1との間及
びトランジスタＮ2 のソースと電源配線ＶS2との間に
は、それぞれＮチャンネルＭＯＳ型トランジスタＮ21及
びＮ22が接続される。
ンバータは、ドレイン同士を相互接続してその接続点を
出力端とするＰ及びＮチャンネルＭＯＳ型トランジスタ
Ｐ2及びＮ2 により構成され、該出力端には、出力端子
Ｏ2 を介して容量性負荷Ｃ2が接続される。トランジス
タＰ2 のソースと電源配線ＶD1との間及びトランジスタ
Ｐ2 のソースと電源配線ＶD2との間には、それぞれＰチ
ャンネルＭＯＳ型トランジスタＰ21及びＰ22が接続され
る。トランジスタＮ2 のソースと電源配線ＶS1との間及
びトランジスタＮ2 のソースと電源配線ＶS2との間に
は、それぞれＮチャンネルＭＯＳ型トランジスタＮ21及
びＮ22が接続される。
【００４０】Ｄ−フリップフロップ回路ＤＦは、データ
入力Ｄとして図３に示すようなデータ信号ＤＴ1 を受取
ると共にクロック入力ＣＫとして図３に示すようなクロ
ック信号ＣＬＫを受取るもので、データ信号ＤＴ1 をク
ロック信号ＣＬＫの１周期分遅延したデータ信号ＩＮ1
を出力端子ＯＵからプリバッファＰＢ1 に供給する。
入力Ｄとして図３に示すようなデータ信号ＤＴ1 を受取
ると共にクロック入力ＣＫとして図３に示すようなクロ
ック信号ＣＬＫを受取るもので、データ信号ＤＴ1 をク
ロック信号ＣＬＫの１周期分遅延したデータ信号ＩＮ1
を出力端子ＯＵからプリバッファＰＢ1 に供給する。
【００４１】プリバッファＰＢ1 は、図１１に関して前
述したものと同様の構成を有し、同様に動作するもの
で、出力イネーブル信号ＯＥＮが“Ｌ”であるときに入
力データ信号ＩＮ1 を反転した信号を出力信号Ｓ1 ，Ｓ
2 として送出し、信号ＯＥＮが“Ｈ”であるときに入力
データ信号ＩＮ1 のレベルにかかわらず出力信号Ｓ1 ，
Ｓ2 としてそれぞれ“Ｈ”，“Ｌ”レベルの信号を送出
してトランジスタＰ1 ，Ｎ1 をオフ状態とし、出力端子
Ｏ1 を高インピーダンス（又はフローティング）状態と
する。
述したものと同様の構成を有し、同様に動作するもの
で、出力イネーブル信号ＯＥＮが“Ｌ”であるときに入
力データ信号ＩＮ1 を反転した信号を出力信号Ｓ1 ，Ｓ
2 として送出し、信号ＯＥＮが“Ｈ”であるときに入力
データ信号ＩＮ1 のレベルにかかわらず出力信号Ｓ1 ，
Ｓ2 としてそれぞれ“Ｈ”，“Ｌ”レベルの信号を送出
してトランジスタＰ1 ，Ｎ1 をオフ状態とし、出力端子
Ｏ1 を高インピーダンス（又はフローティング）状態と
する。
【００４２】Ｄ−フリップフロップ回路ＤＦは、図３に
示すような出力信号ＩＮ1 Ｎ（データ信号ＩＮ1 を反転
した信号）を出力端子ＯＵＮから送出する。ＮＡＮＤゲ
ートＮＡ1 は、データ信号ＤＴ1 及びＩＮ1 Ｎを入力と
するもので、図３に示すような出力信号Ｑ1 を送出す
る。Ｄ−フリップフロップ回路ＤＦ及びＮＡＮＤゲート
ＮＡ1 は、データ信号ＤＴ1 の立下りを検出するための
立下り微分回路ＤＮを構成するものである。ディレイ回
路ＤＬ1 は、出力信号Ｑ1 を入力とするもので、図３に
示すように信号Ｑ1 に対して時間ｄ1 だけ遅延した出力
信号Ｑ2 を送出する。遅延時間ｄ1 は、後述するリンギ
ング波形Ｑ4 の減衰時間等を考慮して適宜決定される。
出力信号Ｑ2 は、トランジスタＮ11のゲートに供給され
る一方、ディレイ回路ＤＬ2 及びＮＡＮＤゲートＮＡ2
に供給される。
示すような出力信号ＩＮ1 Ｎ（データ信号ＩＮ1 を反転
した信号）を出力端子ＯＵＮから送出する。ＮＡＮＤゲ
ートＮＡ1 は、データ信号ＤＴ1 及びＩＮ1 Ｎを入力と
するもので、図３に示すような出力信号Ｑ1 を送出す
る。Ｄ−フリップフロップ回路ＤＦ及びＮＡＮＤゲート
ＮＡ1 は、データ信号ＤＴ1 の立下りを検出するための
立下り微分回路ＤＮを構成するものである。ディレイ回
路ＤＬ1 は、出力信号Ｑ1 を入力とするもので、図３に
示すように信号Ｑ1 に対して時間ｄ1 だけ遅延した出力
信号Ｑ2 を送出する。遅延時間ｄ1 は、後述するリンギ
ング波形Ｑ4 の減衰時間等を考慮して適宜決定される。
出力信号Ｑ2 は、トランジスタＮ11のゲートに供給され
る一方、ディレイ回路ＤＬ2 及びＮＡＮＤゲートＮＡ2
に供給される。
【００４３】ディレイ回路ＤＬ2 は、信号Ｑ2 に対して
時間ｄ2 だけ遅延した出力信号を送出するものである。
遅延時間ｄ2 は、後述するリンギング波形Ｑ4 の減衰時
間等を考慮して適宜決定される。ＮＡＮＤゲートＮＡ2
は、ディレイ回路ＤＬ1 からの出力信号Ｑ2 とディレイ
回路ＤＬ2 からの出力信号とを入力とするもので、図３
に示すような出力信号Ｑ3 を送出する。出力信号Ｑ3
は、トランジスタＮ12のゲートに供給される。
時間ｄ2 だけ遅延した出力信号を送出するものである。
遅延時間ｄ2 は、後述するリンギング波形Ｑ4 の減衰時
間等を考慮して適宜決定される。ＮＡＮＤゲートＮＡ2
は、ディレイ回路ＤＬ1 からの出力信号Ｑ2 とディレイ
回路ＤＬ2 からの出力信号とを入力とするもので、図３
に示すような出力信号Ｑ3 を送出する。出力信号Ｑ3
は、トランジスタＮ12のゲートに供給される。
【００４４】制御回路ＣＮ1 は、データ信号ＤＴ2 とク
ロック信号ＣＬＫとに基づいて出力信号２Ｓ1 ，２Ｓ
2 ，２Ｑ2 ，２Ｑ3 を発生する制御部を含むもので、こ
の制御部の構成は、データ信号がＤＴ1 からＤＴ2 に変
更される点を除き前述の出力信号Ｓ1 ，Ｓ2 ，Ｑ2 ，Ｑ
3 を発生する制御部と同様である。出力信号２Ｓ1 ，２
Ｓ2 ，２Ｑ2 ，２Ｑ3 は、それぞれ出力信号Ｓ1 ，Ｓ
2 ，Ｑ2 ，Ｑ3 に対応し、それぞれトランジスタＰ2 ，
Ｎ2 ，Ｎ21，Ｎ22のゲートに供給される。
ロック信号ＣＬＫとに基づいて出力信号２Ｓ1 ，２Ｓ
2 ，２Ｑ2 ，２Ｑ3 を発生する制御部を含むもので、こ
の制御部の構成は、データ信号がＤＴ1 からＤＴ2 に変
更される点を除き前述の出力信号Ｓ1 ，Ｓ2 ，Ｑ2 ，Ｑ
3 を発生する制御部と同様である。出力信号２Ｓ1 ，２
Ｓ2 ，２Ｑ2 ，２Ｑ3 は、それぞれ出力信号Ｓ1 ，Ｓ
2 ，Ｑ2 ，Ｑ3 に対応し、それぞれトランジスタＰ2 ，
Ｎ2 ，Ｎ21，Ｎ22のゲートに供給される。
【００４５】次に、図３を参照して図１，２の回路の動
作を説明する。データ信号ＤＴ1 は、クロック信号ＣＬ
Ｋのｔ1 のタイミングで“Ｈ”から“Ｌ”に変化し、Ｃ
ＬＫのｔ2 のタイミングで“Ｌ”から“Ｈ”に変化する
ものとする。Ｄ−フリップフロップ回路ＤＦは、ＣＬＫ
のｔ2 のタイミングで“Ｈ”に立上った後ＣＬＫのｔ3
のタイミングで“Ｌ”に立下るようなデータ信号ＩＮ1
Ｎを送出する。
作を説明する。データ信号ＤＴ1 は、クロック信号ＣＬ
Ｋのｔ1 のタイミングで“Ｈ”から“Ｌ”に変化し、Ｃ
ＬＫのｔ2 のタイミングで“Ｌ”から“Ｈ”に変化する
ものとする。Ｄ−フリップフロップ回路ＤＦは、ＣＬＫ
のｔ2 のタイミングで“Ｈ”に立上った後ＣＬＫのｔ3
のタイミングで“Ｌ”に立下るようなデータ信号ＩＮ1
Ｎを送出する。
【００４６】ｔ2 のタイミングでは、プリバッファＰＢ
1 の出力信号Ｓ1 ，Ｓ2 が“Ｌ”から“Ｈ”に立上るの
に応じてトランジスタＰ1 ，Ｎ1 がそれぞれオフ，オン
状態となる。このとき、トランジスタＮ11は、ディレイ
回路ＤＬ1 の出力信号Ｑ2 ＝“Ｈ”に応じてオン状態で
あり、トランジスタＮ12は、ＮＡＮＤゲートＮＡ2 の出
力信号Ｑ3 ＝“Ｌ”に応じてオフ状態である。従って、
容量性負荷Ｃ1 は、出力端子Ｏ1 −トランジスタＮ1 −
トランジスタＮ11−電源配線ＶS1−インダクタンスＬS1
の経路で放電する。このときの放電電流により電源配線
ＶS1のＸ1 点にはリンギング波形Ｑ4 が発生する。
1 の出力信号Ｓ1 ，Ｓ2 が“Ｌ”から“Ｈ”に立上るの
に応じてトランジスタＰ1 ，Ｎ1 がそれぞれオフ，オン
状態となる。このとき、トランジスタＮ11は、ディレイ
回路ＤＬ1 の出力信号Ｑ2 ＝“Ｈ”に応じてオン状態で
あり、トランジスタＮ12は、ＮＡＮＤゲートＮＡ2 の出
力信号Ｑ3 ＝“Ｌ”に応じてオフ状態である。従って、
容量性負荷Ｃ1 は、出力端子Ｏ1 −トランジスタＮ1 −
トランジスタＮ11−電源配線ＶS1−インダクタンスＬS1
の経路で放電する。このときの放電電流により電源配線
ＶS1のＸ1 点にはリンギング波形Ｑ4 が発生する。
【００４７】このとき、出力バッファＯＢ2 では、トラ
ンジスタＰ2 ，Ｎ2 が、制御回路ＣＮ1 の出力信号２Ｓ
1 ＝“Ｈ”，２Ｓ2 ＝“Ｈ”に応じてそれぞれオフ，オ
ンの状態（出力信号のレベルが“Ｌ”の状態）にあるも
のとする。トランジスタＮ21，Ｎ22は、制御回路ＣＮ1
の出力信号２Ｑ2 ＝“Ｌ”，２Ｑ3 ＝“Ｈ”に応じてそ
れぞれオフ，オンの状態にある。トランジスタＮ21がオ
フ状態であるため、リンギング波形Ｑ4 は、出力端子Ｏ
2 に現われない。従って、次段のＬＳＩの誤動作を防止
することができる。
ンジスタＰ2 ，Ｎ2 が、制御回路ＣＮ1 の出力信号２Ｓ
1 ＝“Ｈ”，２Ｓ2 ＝“Ｈ”に応じてそれぞれオフ，オ
ンの状態（出力信号のレベルが“Ｌ”の状態）にあるも
のとする。トランジスタＮ21，Ｎ22は、制御回路ＣＮ1
の出力信号２Ｑ2 ＝“Ｌ”，２Ｑ3 ＝“Ｈ”に応じてそ
れぞれオフ，オンの状態にある。トランジスタＮ21がオ
フ状態であるため、リンギング波形Ｑ4 は、出力端子Ｏ
2 に現われない。従って、次段のＬＳＩの誤動作を防止
することができる。
【００４８】ｔ2 の直後のタイミングでは、トランジス
タＮ12がオフ状態であり、電源配線ＶS2のＸ2 点には、
図３のＱ5 に示すようにリンギング波形は現われない。
タＮ12がオフ状態であり、電源配線ＶS2のＸ2 点には、
図３のＱ5 に示すようにリンギング波形は現われない。
【００４９】ｔ2 のタイミングから時間ｄ1 だけ遅れて
出力信号Ｑ2 が“Ｈ”から“Ｌ”になると、トランジス
タＮ11がオフする。そして、Ｎ11のオフタイミングから
時間ｄ2 だけ遅れて出力信号Ｑ3 が“Ｌ”から“Ｈ”に
なると、トランジスタＮ12がオンする。このとき、リン
ギング波形Ｑ4 は、ほぼ減衰しているので、Ｘ2 点に
は、図３のＱ5 に示すようにリンギング波形が現われな
い。従って、図２の出力部では、トランジスタＮ22がオ
ン状態であっても、リンギング波形が出力端子Ｏ2 に現
われないから、次段のＬＳＩの誤動作を防止することが
できる。
出力信号Ｑ2 が“Ｈ”から“Ｌ”になると、トランジス
タＮ11がオフする。そして、Ｎ11のオフタイミングから
時間ｄ2 だけ遅れて出力信号Ｑ3 が“Ｌ”から“Ｈ”に
なると、トランジスタＮ12がオンする。このとき、リン
ギング波形Ｑ4 は、ほぼ減衰しているので、Ｘ2 点に
は、図３のＱ5 に示すようにリンギング波形が現われな
い。従って、図２の出力部では、トランジスタＮ22がオ
ン状態であっても、リンギング波形が出力端子Ｏ2 に現
われないから、次段のＬＳＩの誤動作を防止することが
できる。
【００５０】出力端子Ｏ1 の出力信号は、ｔ2 のタイミ
ングでトランジスタＮ1 ，Ｐ1 がそれぞれオン，オフす
るのに伴って図３のＯ1 に示すように“Ｈ”から“Ｌ”
になり、この後ｔ3 のタイミングでトランジスタＮ1 ，
Ｐ1 がそれぞれオフ，オンするのに伴って“Ｌ”から
“Ｈ”になる。
ングでトランジスタＮ1 ，Ｐ1 がそれぞれオン，オフす
るのに伴って図３のＯ1 に示すように“Ｈ”から“Ｌ”
になり、この後ｔ3 のタイミングでトランジスタＮ1 ，
Ｐ1 がそれぞれオフ，オンするのに伴って“Ｌ”から
“Ｈ”になる。
【００５１】次に、トランジスタＰ1 ，Ｐ11，Ｐ12，Ｐ
2 ，Ｐ21，Ｐ22を制御するための制御部について説明す
る。
2 ，Ｐ21，Ｐ22を制御するための制御部について説明す
る。
【００５２】ＡＮＤゲートＡＮは、データ信号ＤＴ1 及
びＩＮ1 Ｎを入力とするもので、図４に示すような出力
信号Ｑ11を送出する。図４において、クロック信号ＣＬ
Ｋ、データ信号ＤＴ1 ，ＩＮ1 Ｎは、図３に関して前述
したものと同様のものである。Ｄ−フリップフロップ回
路ＤＦ及びＡＮＤゲートＡＮは、データ信号ＤＴ1 の立
上りを検出するための立上り微分回路ＵＰを構成するも
のである。ディレイ回路ＤＬ11は、出力信号Ｑ11を入力
とするもので、図４に示すように信号Ｑ11に対して時間
ｄ11だけ遅延した信号Ｑ12を送出する。遅延時間ｄ
11は、後述するリンギング波形Ｑ16の減衰時間等を考慮
して適宜決定される。出力信号Ｑ12は、インバータＩＶ
1 を介して反転信号Ｑ14としてトランジスタＰ11のゲー
トに供給される一方、ディレイ回路ＤＬ12及びＮＡＮＤ
ゲートＮＡ3 に供給される。
びＩＮ1 Ｎを入力とするもので、図４に示すような出力
信号Ｑ11を送出する。図４において、クロック信号ＣＬ
Ｋ、データ信号ＤＴ1 ，ＩＮ1 Ｎは、図３に関して前述
したものと同様のものである。Ｄ−フリップフロップ回
路ＤＦ及びＡＮＤゲートＡＮは、データ信号ＤＴ1 の立
上りを検出するための立上り微分回路ＵＰを構成するも
のである。ディレイ回路ＤＬ11は、出力信号Ｑ11を入力
とするもので、図４に示すように信号Ｑ11に対して時間
ｄ11だけ遅延した信号Ｑ12を送出する。遅延時間ｄ
11は、後述するリンギング波形Ｑ16の減衰時間等を考慮
して適宜決定される。出力信号Ｑ12は、インバータＩＶ
1 を介して反転信号Ｑ14としてトランジスタＰ11のゲー
トに供給される一方、ディレイ回路ＤＬ12及びＮＡＮＤ
ゲートＮＡ3 に供給される。
【００５３】ディレイ回路ＤＬ12は、信号Ｑ12に対して
時間ｄ12だけ遅延した出力信号を送出するものである。
遅延時間ｄ12は、後述するリンギング波形Ｑ16の減衰時
間等を考慮して適宜決定される。ＮＡＮＤゲートＮＡ3
は、ディレイ回路ＤＬ11からの出力信号Ｑ12とディレイ
回路ＤＬ12からの出力信号とを入力とするもので、図４
に示すような出力信号Ｑ13を送出する。出力信号Ｑ
13は、インバータＩＶ2 を介して反転信号Ｑ15としてト
ランジスタＰ12のゲートに供給される。
時間ｄ12だけ遅延した出力信号を送出するものである。
遅延時間ｄ12は、後述するリンギング波形Ｑ16の減衰時
間等を考慮して適宜決定される。ＮＡＮＤゲートＮＡ3
は、ディレイ回路ＤＬ11からの出力信号Ｑ12とディレイ
回路ＤＬ12からの出力信号とを入力とするもので、図４
に示すような出力信号Ｑ13を送出する。出力信号Ｑ
13は、インバータＩＶ2 を介して反転信号Ｑ15としてト
ランジスタＰ12のゲートに供給される。
【００５４】制御回路ＣＮ1 は、データ信号ＤＴ2 とク
ロック信号ＣＬＫとに基づいて出力信号２Ｑ14，２Ｑ15
を発生する制御部を含むもので、この制御部の構成は、
データ信号がＤＴ1 からＤＴ2 に変更される点を除き前
述の出力信号Ｑ14，Ｏ15を発生する制御部と同様であ
る。出力信号２Ｑ14，２Ｑ15は、それぞれ出力信号
Ｑ14，Ｑ15に対応し、それぞれトランジスタＰ21，Ｐ22
のゲートに供給される。
ロック信号ＣＬＫとに基づいて出力信号２Ｑ14，２Ｑ15
を発生する制御部を含むもので、この制御部の構成は、
データ信号がＤＴ1 からＤＴ2 に変更される点を除き前
述の出力信号Ｑ14，Ｏ15を発生する制御部と同様であ
る。出力信号２Ｑ14，２Ｑ15は、それぞれ出力信号
Ｑ14，Ｑ15に対応し、それぞれトランジスタＰ21，Ｐ22
のゲートに供給される。
【００５５】次に、図４を参照して図１，２の回路の動
作を説明する。ｔ3 のタイミングでは、プリバッファＰ
Ｂ1 の出力信号Ｓ1 ，Ｓ2 が“Ｈ”から“Ｌ”に立下る
のに応じてトランジスタＰ1 ，Ｎ1 がそれぞれオン，オ
フ状態となる。このとき、トランジスタＰ11は、インバ
ータＩＶ1 の出力信号Ｑ14＝“Ｌ”に応じてオン状態で
あり、トランジスタＰ12は、インバータＩＶ2 の出力信
号Ｑ15＝“Ｈ”に応じてオフ状態である。従って、容量
性負荷Ｃ1 は、インダクタンスＬD1−電源配線ＶD1−ト
ランジスタＰ11−トランジスタＰ1 −出力端子Ｏ1 の経
路で充電される。このときの充電電流により電源配線Ｖ
D1のＹ1 点にはリンギング波形Ｑ16が発生する。
作を説明する。ｔ3 のタイミングでは、プリバッファＰ
Ｂ1 の出力信号Ｓ1 ，Ｓ2 が“Ｈ”から“Ｌ”に立下る
のに応じてトランジスタＰ1 ，Ｎ1 がそれぞれオン，オ
フ状態となる。このとき、トランジスタＰ11は、インバ
ータＩＶ1 の出力信号Ｑ14＝“Ｌ”に応じてオン状態で
あり、トランジスタＰ12は、インバータＩＶ2 の出力信
号Ｑ15＝“Ｈ”に応じてオフ状態である。従って、容量
性負荷Ｃ1 は、インダクタンスＬD1−電源配線ＶD1−ト
ランジスタＰ11−トランジスタＰ1 −出力端子Ｏ1 の経
路で充電される。このときの充電電流により電源配線Ｖ
D1のＹ1 点にはリンギング波形Ｑ16が発生する。
【００５６】このとき、出力バッファＯＢ2 では、トラ
ンジスタＰ2 ，Ｎ2 が、制御回路ＣＮ1 からの出力信号
２Ｓ1 ＝“Ｌ”，２Ｓ2 ＝“Ｌ”に応じてそれぞれオ
ン，オフの状態（出力信号のレベルが“Ｈ”の状態）に
あるものとする。トランジスタＰ21，Ｐ22は、ｔ3 のタ
イミングでは、信号２Ｑ14＝“Ｈ”，２Ｑ15＝“Ｌ”に
応じてそれぞれオフ，オンの状態にある。トランジスタ
Ｐ21がオフ状態であるため、リンギング波形Ｑ16は、出
力端子Ｏ2 に現われない。従って、次段のＬＳＩの誤動
作を防止することができる。
ンジスタＰ2 ，Ｎ2 が、制御回路ＣＮ1 からの出力信号
２Ｓ1 ＝“Ｌ”，２Ｓ2 ＝“Ｌ”に応じてそれぞれオ
ン，オフの状態（出力信号のレベルが“Ｈ”の状態）に
あるものとする。トランジスタＰ21，Ｐ22は、ｔ3 のタ
イミングでは、信号２Ｑ14＝“Ｈ”，２Ｑ15＝“Ｌ”に
応じてそれぞれオフ，オンの状態にある。トランジスタ
Ｐ21がオフ状態であるため、リンギング波形Ｑ16は、出
力端子Ｏ2 に現われない。従って、次段のＬＳＩの誤動
作を防止することができる。
【００５７】ｔ3 の直後のタイミングでは、トランジス
タＰ12がオフ状態であり、電源配線ＶD2のＹ2 点には図
４のＱ17に示すようにリンギング波形が現われない。
タＰ12がオフ状態であり、電源配線ＶD2のＹ2 点には図
４のＱ17に示すようにリンギング波形が現われない。
【００５８】ｔ3 のタイミングから時間ｄ11だけ遅れて
出力信号Ｑ12が“Ｈ”から“Ｌ”になると、トランジス
タＰ11がオフする。そして、Ｐ11のオフタイミングから
時間ｄ12だけ遅れて出力信号Ｑ13が“Ｌ”から“Ｈ”に
なると、トランジスタＰ12がオンする。このとき、リン
ギング波形Ｑ16は、ほぼ減衰しているので、Ｙ2 点には
図４のＱ17に示すようにリンギング波形が現われない。
従って、図２の出力部では、トランジスタＰ22がオン状
態であっても、リンギング波形が出力端子Ｏ2に現われ
ないから、次段のＬＳＩの誤動作を防止することができ
る。
出力信号Ｑ12が“Ｈ”から“Ｌ”になると、トランジス
タＰ11がオフする。そして、Ｐ11のオフタイミングから
時間ｄ12だけ遅れて出力信号Ｑ13が“Ｌ”から“Ｈ”に
なると、トランジスタＰ12がオンする。このとき、リン
ギング波形Ｑ16は、ほぼ減衰しているので、Ｙ2 点には
図４のＱ17に示すようにリンギング波形が現われない。
従って、図２の出力部では、トランジスタＰ22がオン状
態であっても、リンギング波形が出力端子Ｏ2に現われ
ないから、次段のＬＳＩの誤動作を防止することができ
る。
【００５９】第３ビット以降の各ビットのデータ信号を
扱う出力部は、図１，２に関して上記した第１及び第２
ビットの出力部と同様に構成され、同様に動作するもの
である。図１，２の回路の動作において、４本の電源配
線ＶD1，ＶD2，ＶS1，ＶS2のうち、ＶD1，ＶS1にはリン
ギング波形が乗るものの、ＶD2，ＶS2にはリンギング波
形が乗らない。従って、ＶD2，ＶS2はクリーンな配線で
ある。
扱う出力部は、図１，２に関して上記した第１及び第２
ビットの出力部と同様に構成され、同様に動作するもの
である。図１，２の回路の動作において、４本の電源配
線ＶD1，ＶD2，ＶS1，ＶS2のうち、ＶD1，ＶS1にはリン
ギング波形が乗るものの、ＶD2，ＶS2にはリンギング波
形が乗らない。従って、ＶD2，ＶS2はクリーンな配線で
ある。
【００６０】図１，２の出力回路によれば、容量性負荷
の充放電に伴う誤動作を防止することができ、しかも電
源配線数は、データ信号のビット数が増大しても、４本
で足りる。
の充放電に伴う誤動作を防止することができ、しかも電
源配線数は、データ信号のビット数が増大しても、４本
で足りる。
【００６１】図５は、この発明の第２の実施形態に係る
ＩＣ装置の出力回路を示すものであり、図１，２と同様
の部分には同様の符号を付して詳細な説明を省略する。
ＩＣ装置の出力回路を示すものであり、図１，２と同様
の部分には同様の符号を付して詳細な説明を省略する。
【００６２】図５の出力回路の特徴とするところは、各
ＣＭＯＳ型インバータ毎にＰチャンネルＭＯＳ型トラン
ジスタ側でリンギング波形阻止手段を省略したことであ
る。すなわち、電源配線Ｔ1 には単一の電源配線ＶD を
接続すると共にトランジスタＰ1 ，Ｐ2 のソースを電源
配線ＶD に接続したものである。ＬD は、図１１に関し
て前述したものと同様のインダクタンスである。ＣＮ2
は、データ信号ＤＴ2及びクロック信号ＣＬＫに基づい
て出力信号２Ｓ1 ，２Ｓ2 ，２Ｑ2 ，２Ｑ3 を発生する
制御回路である。
ＣＭＯＳ型インバータ毎にＰチャンネルＭＯＳ型トラン
ジスタ側でリンギング波形阻止手段を省略したことであ
る。すなわち、電源配線Ｔ1 には単一の電源配線ＶD を
接続すると共にトランジスタＰ1 ，Ｐ2 のソースを電源
配線ＶD に接続したものである。ＬD は、図１１に関し
て前述したものと同様のインダクタンスである。ＣＮ2
は、データ信号ＤＴ2及びクロック信号ＣＬＫに基づい
て出力信号２Ｓ1 ，２Ｓ2 ，２Ｑ2 ，２Ｑ3 を発生する
制御回路である。
【００６３】図５の出力回路によれば、Ｃ1 ，Ｃ2 等の
容量性負荷の放電に伴う誤動作を図１，２の場合と同様
に防止できると共に、電源配線数はデータ信号のビット
数が増大しても３本で足りる。図５の出力回路は、イン
ダクタンスＬD に基づくリンギング波形により誤動作が
生ずるおそれがない場合に用いるのに好適である。
容量性負荷の放電に伴う誤動作を図１，２の場合と同様
に防止できると共に、電源配線数はデータ信号のビット
数が増大しても３本で足りる。図５の出力回路は、イン
ダクタンスＬD に基づくリンギング波形により誤動作が
生ずるおそれがない場合に用いるのに好適である。
【００６４】図６は、この発明の第３の実施形態に係る
ＩＣ装置の出力回路を示すものであり、図１，２と同様
の部分には同様の符号を付して詳細な説明を省略する。
ＩＣ装置の出力回路を示すものであり、図１，２と同様
の部分には同様の符号を付して詳細な説明を省略する。
【００６５】図６の出力回路の特徴とするところは、各
ＣＭＯＳ型インバータ毎にＮチャンネルＭＯＳ型トラン
ジスタ側でリンギング波形阻止手段を省略したことであ
る。すなわち、電源端子Ｔ2 には単一の電源配線ＶS を
接続すると共にトランジスタＮ1 ，Ｎ2 のソースを電源
配線ＶS に接続したものである。ＬS は、図１１に関し
て前述したものと同様のインダクタンスである。ＣＮ3
は、データ信号ＤＴ2及びクロック信号ＣＬＫに基づい
て出力信号２Ｓ1 ，２Ｓ2 ，２Ｑ14，２Ｑ15を発生する
制御回路である。
ＣＭＯＳ型インバータ毎にＮチャンネルＭＯＳ型トラン
ジスタ側でリンギング波形阻止手段を省略したことであ
る。すなわち、電源端子Ｔ2 には単一の電源配線ＶS を
接続すると共にトランジスタＮ1 ，Ｎ2 のソースを電源
配線ＶS に接続したものである。ＬS は、図１１に関し
て前述したものと同様のインダクタンスである。ＣＮ3
は、データ信号ＤＴ2及びクロック信号ＣＬＫに基づい
て出力信号２Ｓ1 ，２Ｓ2 ，２Ｑ14，２Ｑ15を発生する
制御回路である。
【００６６】図６の出力回路によれば、Ｃ1 ，Ｃ2 等の
容量性負荷の充電に伴う誤動作を図１，２の場合と同様
に防止できると共に、電源配線数はデータ信号のビット
数が増大しても３本で足りる。図６の出力回路は、イン
ダクタンスＬS に基づくリンギング波形により誤動作が
生ずるおそれがない場合に用いるのに好適である。
容量性負荷の充電に伴う誤動作を図１，２の場合と同様
に防止できると共に、電源配線数はデータ信号のビット
数が増大しても３本で足りる。図６の出力回路は、イン
ダクタンスＬS に基づくリンギング波形により誤動作が
生ずるおそれがない場合に用いるのに好適である。
【００６７】図７は、この発明の第４の実施形態に係る
ＩＣ装置の出力回路を示すものであり、図１，２と同様
の部分には同様の符号を付して詳細な説明を省略する。
図７には、出力回路のうち、出力バッファＯＢ1 を含む
第１ビットの出力部と、出力バッファＯＢ2 を含む第２
ビットの出力部とが示される。
ＩＣ装置の出力回路を示すものであり、図１，２と同様
の部分には同様の符号を付して詳細な説明を省略する。
図７には、出力回路のうち、出力バッファＯＢ1 を含む
第１ビットの出力部と、出力バッファＯＢ2 を含む第２
ビットの出力部とが示される。
【００６８】電源配線ＶD1にはトランジスタＰ1 ，Ｐ2
のソースが接続される。電源配線ＶD2とトランジスタＰ
1 のドレインとの間及び電源配線ＶD2とトランジスタＰ
2 のドレインとの間には、それぞれＰチャンネルＭＯＳ
型トランジスタＰ12及びＰ22が接続される。
のソースが接続される。電源配線ＶD2とトランジスタＰ
1 のドレインとの間及び電源配線ＶD2とトランジスタＰ
2 のドレインとの間には、それぞれＰチャンネルＭＯＳ
型トランジスタＰ12及びＰ22が接続される。
【００６９】電源配線ＶS1には、トランジスタＮ1 ，Ｎ
2 のソースが接続される。電源配線ＶS2とトランジスタ
Ｎ1 のドレインとの間及び電源配線ＶS2とトランジスタ
Ｎ2のドレインとの間には、それぞれＮチャンネルＭＯ
Ｓ型トランジスタＮ12及びＮ22が接続される。
2 のソースが接続される。電源配線ＶS2とトランジスタ
Ｎ1 のドレインとの間及び電源配線ＶS2とトランジスタ
Ｎ2のドレインとの間には、それぞれＮチャンネルＭＯ
Ｓ型トランジスタＮ12及びＮ22が接続される。
【００７０】Ｄ−フリップフロップ回路ＤＦは、図８に
示すようにデータ信号ＤＴ1 をクロック信号ＣＬＫの１
周期分遅延したデータ信号ＩＮ1 を出力端子ＯＵからプ
リバッファＰＢ1 と排他的ＯＲゲートＥＯとに供給す
る。
示すようにデータ信号ＤＴ1 をクロック信号ＣＬＫの１
周期分遅延したデータ信号ＩＮ1 を出力端子ＯＵからプ
リバッファＰＢ1 と排他的ＯＲゲートＥＯとに供給す
る。
【００７１】排他的ＯＲゲートＥＯは、データ信号ＤＴ
1 及びＩＮ1 に基づいて、図８に示すような出力信号Ｑ
21を送出する。Ｄ−フリップフロップ回路ＤＦ及び排他
的ＯＲゲートＥＯは、データ信号ＤＴ1 の立下り及び立
上りを検出するための立下り・立上り微分回路ＤＵを構
成するものである。
1 及びＩＮ1 に基づいて、図８に示すような出力信号Ｑ
21を送出する。Ｄ−フリップフロップ回路ＤＦ及び排他
的ＯＲゲートＥＯは、データ信号ＤＴ1 の立下り及び立
上りを検出するための立下り・立上り微分回路ＤＵを構
成するものである。
【００７２】ディレイ回路ＤＬ21は、排他的ＯＲゲート
ＥＯからの出力信号Ｑ21を入力とするもので、図８に示
すように信号Ｑ21に対して時間ｄ21だけ遅延した出力信
号Ｑ22を送出する。遅延時間ｄ21は、前述したＱ4 ，Ｑ
16のようなリンギング波形の減衰時間等を考慮して決定
される。出力信号Ｑ22は、ＡＮＤゲートＡＮ21に供給さ
れる一方、インバータＩＶ21を介してＮＡＮＤゲートＮ
Ａ21に供給される。
ＥＯからの出力信号Ｑ21を入力とするもので、図８に示
すように信号Ｑ21に対して時間ｄ21だけ遅延した出力信
号Ｑ22を送出する。遅延時間ｄ21は、前述したＱ4 ，Ｑ
16のようなリンギング波形の減衰時間等を考慮して決定
される。出力信号Ｑ22は、ＡＮＤゲートＡＮ21に供給さ
れる一方、インバータＩＶ21を介してＮＡＮＤゲートＮ
Ａ21に供給される。
【００７３】ＡＮＤゲートＡＮ21は、ディレイ回路ＤＬ
21からの出力信号Ｑ22と、図８に示すようなプリバッフ
ァＰＢ1 の出力信号１Ｓ2 とに基づいて、図８に示すよ
うな出力信号Ｓ21をトランジスタＮ1 のゲートに供給す
る。ＮＡＮＤゲートＮＡ21は、インバータＩＶ21の出力
信号と、図８に示すようなプリバッファＰＢ1 の出力信
号１Ｓ1 とに基づいて、図８に示すような出力信号Ｓ11
をトランジスタＰ1 のゲートに供給する。
21からの出力信号Ｑ22と、図８に示すようなプリバッフ
ァＰＢ1 の出力信号１Ｓ2 とに基づいて、図８に示すよ
うな出力信号Ｓ21をトランジスタＮ1 のゲートに供給す
る。ＮＡＮＤゲートＮＡ21は、インバータＩＶ21の出力
信号と、図８に示すようなプリバッファＰＢ1 の出力信
号１Ｓ1 とに基づいて、図８に示すような出力信号Ｓ11
をトランジスタＰ1 のゲートに供給する。
【００７４】ディレイ回路ＤＬ22は、ディレイ回路ＤＬ
21からの出力信号Ｑ22に対して時間ｄ22だけ遅延した出
力信号を送出するものである。遅延時間ｄ22は、前述し
たＱ4 ，Ｑ16のようなリンギング波形の減衰時間等を考
慮して適宜決定される。
21からの出力信号Ｑ22に対して時間ｄ22だけ遅延した出
力信号を送出するものである。遅延時間ｄ22は、前述し
たＱ4 ，Ｑ16のようなリンギング波形の減衰時間等を考
慮して適宜決定される。
【００７５】ＮＡＮＤゲートＮＡ23は、ディレイ回路Ｄ
Ｌ21，ＤＬ22からの出力信号を入力とするもので、図８
に示すような出力信号Ｑ23を送出する。出力信号Ｑ
23は、ＡＮＤゲートＡＮ22に供給される一方、インバー
タＩＶ22を介してＮＡＮＤゲートＮＡ22に供給される。
ＡＮＤゲートＡＮ22は、出力信号Ｑ23と、プリバッファ
ＰＢ1 の出力信号１Ｓ2 とに基づいて、図８に示すよう
な出力信号Ｓ22をトランジスタＮ12のゲートに供給す
る。ＮＡＮＤゲートＮＡ22は、インバータＩＶ22の出力
信号と、プリバッファＰＢ1 の出力信号１Ｓ1 とに基づ
いて、図８に示すような出力信号Ｓ12をトランジスタＰ
12のゲートに供給する。
Ｌ21，ＤＬ22からの出力信号を入力とするもので、図８
に示すような出力信号Ｑ23を送出する。出力信号Ｑ
23は、ＡＮＤゲートＡＮ22に供給される一方、インバー
タＩＶ22を介してＮＡＮＤゲートＮＡ22に供給される。
ＡＮＤゲートＡＮ22は、出力信号Ｑ23と、プリバッファ
ＰＢ1 の出力信号１Ｓ2 とに基づいて、図８に示すよう
な出力信号Ｓ22をトランジスタＮ12のゲートに供給す
る。ＮＡＮＤゲートＮＡ22は、インバータＩＶ22の出力
信号と、プリバッファＰＢ1 の出力信号１Ｓ1 とに基づ
いて、図８に示すような出力信号Ｓ12をトランジスタＰ
12のゲートに供給する。
【００７６】制御回路ＣＮ4 は、データ信号ＤＴ2 とク
ロック信号ＣＬＫとに基づいて出力信号２Ｓ11，２
Ｓ12，２Ｓ21，２Ｓ22を発生する制御部を含むもので、
この制御部の構成は、データ信号がＤＴ1 からＤＴ2 に
変更される点を除き前述の出力信号Ｓ11，Ｓ12，Ｓ21，
Ｓ22を発生する制御部と同様である。出力信号２Ｓ11，
２Ｓ12，２Ｓ21，２Ｓ22は、それぞれ出力信号Ｓ11，Ｓ
12，Ｓ21，Ｓ22に対応し、それぞれトランジスタＰ2 ，
Ｐ22，Ｎ2 ，Ｎ22に供給される。
ロック信号ＣＬＫとに基づいて出力信号２Ｓ11，２
Ｓ12，２Ｓ21，２Ｓ22を発生する制御部を含むもので、
この制御部の構成は、データ信号がＤＴ1 からＤＴ2 に
変更される点を除き前述の出力信号Ｓ11，Ｓ12，Ｓ21，
Ｓ22を発生する制御部と同様である。出力信号２Ｓ11，
２Ｓ12，２Ｓ21，２Ｓ22は、それぞれ出力信号Ｓ11，Ｓ
12，Ｓ21，Ｓ22に対応し、それぞれトランジスタＰ2 ，
Ｐ22，Ｎ2 ，Ｎ22に供給される。
【００７７】次に、図８を参照して図７の回路の動作を
説明する。ｔ2 のタイミングでは、ＮＡＮＤゲートＮＡ
21の出力信号Ｓ11及びＡＮＤゲートＡＮ21の出力信号Ｓ
21がいずれも“Ｌ”から“Ｈ”に立上るのに対応してト
ランジスタＰ1 ，Ｎ1 がそれぞれオフ，オン状態とな
る。このとき、トランジスタＮ12は、ＡＮＤゲートＡＮ
22の出力信号Ｓ22＝“Ｌ”に応じてオフ状態である。従
って、容量性負荷Ｃ1 は、出力端子Ｏ1 −トランジスタ
Ｎ1 −電源配線ＶS1−インダクタンスＬS1の経路で放電
する。このときの放電電流により電源配線ＶS1のＸ1 点
には、図３のＱ4に示したようなリンギング波形が発生
する。
説明する。ｔ2 のタイミングでは、ＮＡＮＤゲートＮＡ
21の出力信号Ｓ11及びＡＮＤゲートＡＮ21の出力信号Ｓ
21がいずれも“Ｌ”から“Ｈ”に立上るのに対応してト
ランジスタＰ1 ，Ｎ1 がそれぞれオフ，オン状態とな
る。このとき、トランジスタＮ12は、ＡＮＤゲートＡＮ
22の出力信号Ｓ22＝“Ｌ”に応じてオフ状態である。従
って、容量性負荷Ｃ1 は、出力端子Ｏ1 −トランジスタ
Ｎ1 −電源配線ＶS1−インダクタンスＬS1の経路で放電
する。このときの放電電流により電源配線ＶS1のＸ1 点
には、図３のＱ4に示したようなリンギング波形が発生
する。
【００７８】このとき、第２ビットの出力部では、トラ
ンジスタＰ2 ，Ｎ22が、制御回路ＣＮ4 の出力信号２Ｓ
11＝“Ｈ”，２Ｓ22＝“Ｈ”に応じてそれぞれオフ及び
オンの状態（出力信号のレベルが“Ｌ”の状態）にある
ものとする。トランジスタＮ2 は、制御回路ＣＮ4 の出
力信号２Ｓ21＝“Ｌ”に応じてオフ状態にある。トラン
ジスタＮ2 がオフ状態であるため、リンギング波形が出
力端子Ｏ2 に現われない。従って、次段のＬＳＩの誤動
作を防止することができる。
ンジスタＰ2 ，Ｎ22が、制御回路ＣＮ4 の出力信号２Ｓ
11＝“Ｈ”，２Ｓ22＝“Ｈ”に応じてそれぞれオフ及び
オンの状態（出力信号のレベルが“Ｌ”の状態）にある
ものとする。トランジスタＮ2 は、制御回路ＣＮ4 の出
力信号２Ｓ21＝“Ｌ”に応じてオフ状態にある。トラン
ジスタＮ2 がオフ状態であるため、リンギング波形が出
力端子Ｏ2 に現われない。従って、次段のＬＳＩの誤動
作を防止することができる。
【００７９】ｔ2 の直後のタイミングでは、トランジス
タＮ12がオフ状態であり、電源配線ＶS2のＸ2 点には、
リンギング波形が現われない。
タＮ12がオフ状態であり、電源配線ＶS2のＸ2 点には、
リンギング波形が現われない。
【００８０】ｔ2 のタイミングから時間ｄ21だけ遅れて
出力信号Ｑ22が“Ｈ”から“Ｌ”になると、トランジス
タＮ1 がオフする。そして、Ｎ1 のオフタイミングから
時間ｄ22だけ遅れて出力信号Ｑ23が“Ｌ”から“Ｈ”に
なると、トランジスタＮ12がオンする。このとき、リン
ギング波形はほぼ減衰しているので、Ｘ2 点にはリンギ
ング波形が現われない。従って、第２ビットの出力部で
は、トランジスタＮ22がオン状態であっても、リンギン
グ波形が出力端子Ｏ2 に現われないから、次段のＬＳＩ
の誤動作を防止することができる。
出力信号Ｑ22が“Ｈ”から“Ｌ”になると、トランジス
タＮ1 がオフする。そして、Ｎ1 のオフタイミングから
時間ｄ22だけ遅れて出力信号Ｑ23が“Ｌ”から“Ｈ”に
なると、トランジスタＮ12がオンする。このとき、リン
ギング波形はほぼ減衰しているので、Ｘ2 点にはリンギ
ング波形が現われない。従って、第２ビットの出力部で
は、トランジスタＮ22がオン状態であっても、リンギン
グ波形が出力端子Ｏ2 に現われないから、次段のＬＳＩ
の誤動作を防止することができる。
【００８１】ｔ3 のタイミングでは、データ信号ＤＴ1
の立上りに応じて出力信号Ｑ21が“Ｌ”から“Ｈ”に立
上り、この立上りタイミングから時間ｄ21だけ遅れた出
力信号Ｑ22が“Ｌ”から“Ｈ”となる。出力信号Ｑ22が
“Ｈ”になるのに応じて出力信号Ｑ23が“Ｌ”になり、
Ｑ22＝“Ｈ”，Ｑ23＝“Ｌ”に応じてトランジスタＮ
1 ，Ｎ12がそれぞれオン，オフの状態となる。
の立上りに応じて出力信号Ｑ21が“Ｌ”から“Ｈ”に立
上り、この立上りタイミングから時間ｄ21だけ遅れた出
力信号Ｑ22が“Ｌ”から“Ｈ”となる。出力信号Ｑ22が
“Ｈ”になるのに応じて出力信号Ｑ23が“Ｌ”になり、
Ｑ22＝“Ｈ”，Ｑ23＝“Ｌ”に応じてトランジスタＮ
1 ，Ｎ12がそれぞれオン，オフの状態となる。
【００８２】次に、ｔ4 のタイミングでは、プリバッフ
ァＰＢ1 の出力信号１Ｓ1 ，１Ｓ2が“Ｈ”から“Ｌ”
に立下るのに応じてトランジスタＰ1 ，Ｎ1 がそれぞれ
オン，オフ状態となる。このとき、トランジスタＰ
12は、ＮＡＮＤゲートＮＡ22の出力信号Ｓ12＝“Ｈ”に
応じてオフ状態である。従って、容量性負荷Ｃ1 は、イ
ンダクタンスＬD1−電源配線ＶD1−トランジスタＰ1 −
出力端子Ｏ1 の経路で充電される。このときの充電電流
により電源配線ＶD1のＹ1 点には、図４のＱ16に示した
ようなリンギング波形が発生する。
ァＰＢ1 の出力信号１Ｓ1 ，１Ｓ2が“Ｈ”から“Ｌ”
に立下るのに応じてトランジスタＰ1 ，Ｎ1 がそれぞれ
オン，オフ状態となる。このとき、トランジスタＰ
12は、ＮＡＮＤゲートＮＡ22の出力信号Ｓ12＝“Ｈ”に
応じてオフ状態である。従って、容量性負荷Ｃ1 は、イ
ンダクタンスＬD1−電源配線ＶD1−トランジスタＰ1 −
出力端子Ｏ1 の経路で充電される。このときの充電電流
により電源配線ＶD1のＹ1 点には、図４のＱ16に示した
ようなリンギング波形が発生する。
【００８３】このとき、第２ビットの出力部では、トラ
ンジスタＰ22，Ｎ2 が、制御回路ＣＮ4 の出力信号２Ｓ
12＝“Ｌ”，２Ｓ21＝“Ｌ”に応じてそれぞれオン，オ
フの状態（出力信号のレベルが“Ｈ”の状態）にあるも
のとする。トランジスタＰ2は、制御回路ＣＮ4 の出力
信号２Ｓ11＝“Ｈ”に応じてオフ状態にある。トランジ
スタＰ2 がオフ状態であるため、リンギング波形が出力
端子Ｏ2 に現われない。従って、次段のＬＳＩの誤動作
を防止することができる。
ンジスタＰ22，Ｎ2 が、制御回路ＣＮ4 の出力信号２Ｓ
12＝“Ｌ”，２Ｓ21＝“Ｌ”に応じてそれぞれオン，オ
フの状態（出力信号のレベルが“Ｈ”の状態）にあるも
のとする。トランジスタＰ2は、制御回路ＣＮ4 の出力
信号２Ｓ11＝“Ｈ”に応じてオフ状態にある。トランジ
スタＰ2 がオフ状態であるため、リンギング波形が出力
端子Ｏ2 に現われない。従って、次段のＬＳＩの誤動作
を防止することができる。
【００８４】ｔ4 の直後のタイミングでは、トランジス
タＰ12がオフ状態であり、電源配線ＶD2のＹ2 点にはリ
ンギング波形が現われない。
タＰ12がオフ状態であり、電源配線ＶD2のＹ2 点にはリ
ンギング波形が現われない。
【００８５】ｔ4 のタイミングから時間ｄ21だけ遅れて
出力信号Ｑ22が“Ｈ”から“Ｌ”になると、トランジス
タＰ1 がオフする。そして、Ｐ1 のオフタイミングから
時間ｄ22だけ遅れて出力信号Ｑ23が“Ｌ”から“Ｈ”に
なると、トランジスタＰ12がオンする。このとき、リン
ギング波形はほぼ減衰しているので、Ｙ2 点にはリンギ
ング波形が現われない。従って、第２ビットの出力部で
は、トランジスタＰ22がオン状態であっても、リンギン
グ波形が出力端子Ｏ2 に現われないから、次段のＬＳＩ
の誤動作を防止することができる。
出力信号Ｑ22が“Ｈ”から“Ｌ”になると、トランジス
タＰ1 がオフする。そして、Ｐ1 のオフタイミングから
時間ｄ22だけ遅れて出力信号Ｑ23が“Ｌ”から“Ｈ”に
なると、トランジスタＰ12がオンする。このとき、リン
ギング波形はほぼ減衰しているので、Ｙ2 点にはリンギ
ング波形が現われない。従って、第２ビットの出力部で
は、トランジスタＰ22がオン状態であっても、リンギン
グ波形が出力端子Ｏ2 に現われないから、次段のＬＳＩ
の誤動作を防止することができる。
【００８６】出力端子Ｏ1 の信号は、ｔ2 のタイミング
でトランジスタＮ1 ，Ｐ1 がそれぞれオン，オフするの
に伴って図８のＯ1 に示すように“Ｈ”から“Ｌ”にな
り、この後トランジスタＮ1 がオフしてからトランジス
タＮ12がオンすることにより“Ｌ”レベルを維持し、ｔ
3 のタイミングでＮ12，Ｎ1 がそれぞれオフ，オンする
ことによりさらに“Ｌ”レベルを維持し、ｔ4 のタイミ
ングでトランジスタＮ1 ，Ｐ1 がそれぞれオフ，オンす
るのに伴って“Ｌ”から“Ｈ”になり、この後トランジ
スタＰ1 がオフしてからトランジスタＰ12がオンするこ
とにより“Ｈ”レベルを維持する。
でトランジスタＮ1 ，Ｐ1 がそれぞれオン，オフするの
に伴って図８のＯ1 に示すように“Ｈ”から“Ｌ”にな
り、この後トランジスタＮ1 がオフしてからトランジス
タＮ12がオンすることにより“Ｌ”レベルを維持し、ｔ
3 のタイミングでＮ12，Ｎ1 がそれぞれオフ，オンする
ことによりさらに“Ｌ”レベルを維持し、ｔ4 のタイミ
ングでトランジスタＮ1 ，Ｐ1 がそれぞれオフ，オンす
るのに伴って“Ｌ”から“Ｈ”になり、この後トランジ
スタＰ1 がオフしてからトランジスタＰ12がオンするこ
とにより“Ｈ”レベルを維持する。
【００８７】第３ビット以降の各ビットのデータ信号を
扱う出力部は、図７に関して上記した第１及び第２ビッ
トの出力部と同様に構成され、同様に動作するものであ
る。図７の回路の動作において、４本の電源配線ＶD1，
ＶD2，ＶS1，ＶS2のうち、ＶD1，ＶS1にはリンギング波
形が乗るものの、ＶD2，ＶS2にはリンギング波形が乗ら
ない。従って、ＶD2，ＶS2はクリーンな配線である。
扱う出力部は、図７に関して上記した第１及び第２ビッ
トの出力部と同様に構成され、同様に動作するものであ
る。図７の回路の動作において、４本の電源配線ＶD1，
ＶD2，ＶS1，ＶS2のうち、ＶD1，ＶS1にはリンギング波
形が乗るものの、ＶD2，ＶS2にはリンギング波形が乗ら
ない。従って、ＶD2，ＶS2はクリーンな配線である。
【００８８】図７の出力回路によれば、容量性負荷の充
放電に伴う誤動作を防止することができ、しかも電源配
線数は、データ信号のビット数が増大しても、４本で足
りる。また、図７の出力回路を図１，２の出力回路と比
較すると、各ＣＭＯＳ型インバータ毎にトランジスタ数
が２つ少なくて済む。なお、出力バッファＯＢ1 におい
て、トランジスタＰ12，Ｎ12は、それぞれトランジスタ
Ｐ1 ，Ｐ2 に比べて小さいものでよく、このことはＯＢ
1 以外の出力バッファについても同様である。
放電に伴う誤動作を防止することができ、しかも電源配
線数は、データ信号のビット数が増大しても、４本で足
りる。また、図７の出力回路を図１，２の出力回路と比
較すると、各ＣＭＯＳ型インバータ毎にトランジスタ数
が２つ少なくて済む。なお、出力バッファＯＢ1 におい
て、トランジスタＰ12，Ｎ12は、それぞれトランジスタ
Ｐ1 ，Ｐ2 に比べて小さいものでよく、このことはＯＢ
1 以外の出力バッファについても同様である。
【００８９】図９は、この発明の第５の実施形態に係る
ＩＣ装置の出力回路を示すものであり、図７と同様の部
分には同様の符号を付して詳細な説明を省略する。
ＩＣ装置の出力回路を示すものであり、図７と同様の部
分には同様の符号を付して詳細な説明を省略する。
【００９０】図９の出力回路の特徴とするところは、各
ＣＭＯＳ型インバータ毎にＰチャンネルＭＯＳ型トラン
ジスタ側でリンギング波形阻止手段を省略したことであ
る。すなわち、電源端子Ｔ1 には単一の電源配線ＶD を
接続すると共にトランジスタＰ1 ，Ｐ2 のソースを電源
配線ＶD に接続したものである。ＬD は、図１１に関し
て前述したものと同様のインダクタンスである。ＣＮ5
は、データ信号ＤＴ2及びクロック信号ＣＬＫに基づい
て出力信号２Ｓ1 ，２Ｓ21，２Ｓ22を発生する制御回路
である。
ＣＭＯＳ型インバータ毎にＰチャンネルＭＯＳ型トラン
ジスタ側でリンギング波形阻止手段を省略したことであ
る。すなわち、電源端子Ｔ1 には単一の電源配線ＶD を
接続すると共にトランジスタＰ1 ，Ｐ2 のソースを電源
配線ＶD に接続したものである。ＬD は、図１１に関し
て前述したものと同様のインダクタンスである。ＣＮ5
は、データ信号ＤＴ2及びクロック信号ＣＬＫに基づい
て出力信号２Ｓ1 ，２Ｓ21，２Ｓ22を発生する制御回路
である。
【００９１】図９の出力回路によれば、Ｃ1 ，Ｃ2 等の
容量性負荷の放電に伴う誤動作を図７の場合と同様に防
止できると共に、電源配線数はデータ信号のビット数が
増大しても３本で足りる。図９の出力回路は、インダク
タンスＬD に基づくリンギング波形により誤動作が生ず
るおそれがない場合に用いるのに好適である。
容量性負荷の放電に伴う誤動作を図７の場合と同様に防
止できると共に、電源配線数はデータ信号のビット数が
増大しても３本で足りる。図９の出力回路は、インダク
タンスＬD に基づくリンギング波形により誤動作が生ず
るおそれがない場合に用いるのに好適である。
【００９２】図１０は、この発明の第６の実施形態に係
るＩＣ装置の出力回路を示すものであり、図７と同様の
部分には同様の符号を付して詳細な説明を省略する。
るＩＣ装置の出力回路を示すものであり、図７と同様の
部分には同様の符号を付して詳細な説明を省略する。
【００９３】図１０の出力回路の特徴とするところは、
各ＣＭＯＳ型インバータ毎にＮチャンネルＭＯＳ型トラ
ンジスタ側でリンギング波形阻止手段を省略したことで
ある。すなわち、電源端子Ｔ2 には単一の電源配線ＶS
を接続すると共にトランジスタＮ1 ，Ｎ2 のソースを電
源配線ＶS に接続したものである。ＬS は、図１１に関
して前述したものと同様のインダクタンスである。ＣＮ
6 は、データ信号ＤＴ2 及びクロック信号ＣＬＫに基づ
いて出力信号２Ｓ11，２Ｓ2 ，２Ｓ12を発生する制御回
路である。
各ＣＭＯＳ型インバータ毎にＮチャンネルＭＯＳ型トラ
ンジスタ側でリンギング波形阻止手段を省略したことで
ある。すなわち、電源端子Ｔ2 には単一の電源配線ＶS
を接続すると共にトランジスタＮ1 ，Ｎ2 のソースを電
源配線ＶS に接続したものである。ＬS は、図１１に関
して前述したものと同様のインダクタンスである。ＣＮ
6 は、データ信号ＤＴ2 及びクロック信号ＣＬＫに基づ
いて出力信号２Ｓ11，２Ｓ2 ，２Ｓ12を発生する制御回
路である。
【００９４】図６の出力回路によれば、Ｃ1 ，Ｃ2 等の
容量性負荷の充電に伴う誤動作を図７の場合と同様に防
止できると共に、電源配線数はデータ信号のビット数が
増大しても３本で足りる。図６の出力回路は、インダク
タンスＬS に基づくリンギング波形により誤動作が生ず
るおそれがない場合に用いるのに好適である。
容量性負荷の充電に伴う誤動作を図７の場合と同様に防
止できると共に、電源配線数はデータ信号のビット数が
増大しても３本で足りる。図６の出力回路は、インダク
タンスＬS に基づくリンギング波形により誤動作が生ず
るおそれがない場合に用いるのに好適である。
【００９５】
【発明の効果】以上のように、この発明によれば、低電
位側（又は高電位側）の電源端子に第１及び第２の電源
配線を接続し、しかも（イ）各ＣＭＯＳ型インバータ毎
にＮ（又はＰ）チャンネルＭＯＳ型トランジスタのソー
ス−第１の電源配線間に接続した第１の補助トランジス
タのオフタイミング以降にＮ（又はＰ）チャンネルＭＯ
Ｓ型トランジスタのソース−第２の電源配線間に接続し
た第２の補助トランジスタをオンさせることにより又は
（ロ）各ＣＭＯＳ型インバータ毎にＮ（又はＰ）チャン
ネルＭＯＳ型トランジスタのドレインを第１の電源配線
に接続すると共にＮ（又はＰ）チャンネルＭＯＳ型トラ
ンジスタのオフタイミング以降にＮ（又はＰ）チャンネ
ルＭＯＳ型トランジスタのドレイン−第２の電源配線間
に接続した補助トランジスタをオンさせることにより各
ＣＭＯＳ型インバータ毎にＮ（又はＰ）チャンネルＭＯ
Ｓ型トランジスタのオン時に生ずるリンギング波形が他
のＣＭＯＳ型インバータの容量性負荷へ伝送されるのを
阻止するようにしたので、容量性負荷の放電（又は充
電）に伴う誤動作を未然に防止できる効果が得られる。
位側（又は高電位側）の電源端子に第１及び第２の電源
配線を接続し、しかも（イ）各ＣＭＯＳ型インバータ毎
にＮ（又はＰ）チャンネルＭＯＳ型トランジスタのソー
ス−第１の電源配線間に接続した第１の補助トランジス
タのオフタイミング以降にＮ（又はＰ）チャンネルＭＯ
Ｓ型トランジスタのソース−第２の電源配線間に接続し
た第２の補助トランジスタをオンさせることにより又は
（ロ）各ＣＭＯＳ型インバータ毎にＮ（又はＰ）チャン
ネルＭＯＳ型トランジスタのドレインを第１の電源配線
に接続すると共にＮ（又はＰ）チャンネルＭＯＳ型トラ
ンジスタのオフタイミング以降にＮ（又はＰ）チャンネ
ルＭＯＳ型トランジスタのドレイン−第２の電源配線間
に接続した補助トランジスタをオンさせることにより各
ＣＭＯＳ型インバータ毎にＮ（又はＰ）チャンネルＭＯ
Ｓ型トランジスタのオン時に生ずるリンギング波形が他
のＣＭＯＳ型インバータの容量性負荷へ伝送されるのを
阻止するようにしたので、容量性負荷の放電（又は充
電）に伴う誤動作を未然に防止できる効果が得られる。
【００９６】また、データ信号のビット数が増大して
も、電源配線数は４本以内に抑制されるので、電源系の
複雑化を回避できる効果もある。
も、電源配線数は４本以内に抑制されるので、電源系の
複雑化を回避できる効果もある。
【００９７】さらに、この発明に係る第１の出力回路
（図１，２の回路に対応）に比べてこの発明に係る第２
の出力回路（図７の回路に対応）は各インバータ毎に補
助トランジスタ数を２個低減でき、構成が簡単となる利
点がある。
（図１，２の回路に対応）に比べてこの発明に係る第２
の出力回路（図７の回路に対応）は各インバータ毎に補
助トランジスタ数を２個低減でき、構成が簡単となる利
点がある。
【００９８】さらに、第１又は第２の出力回路におい
て、各インバータ毎にＰ又はＮチャンネルＭＯＳ型トラ
ンジスタのいずれか一方にのみリンギング波形阻止手段
を設けるようにすると、電源配線数を３本にできると共
に各インバータ毎に補助トランジスタ数を２個又は１個
にすることができ、構成が簡単となる利点がある。
て、各インバータ毎にＰ又はＮチャンネルＭＯＳ型トラ
ンジスタのいずれか一方にのみリンギング波形阻止手段
を設けるようにすると、電源配線数を３本にできると共
に各インバータ毎に補助トランジスタ数を２個又は１個
にすることができ、構成が簡単となる利点がある。
【図１】 この発明の第１の実施形態に係るＩＣ装置の
出力回路のうち第１ビットの出力部を示す回路図であ
る。
出力回路のうち第１ビットの出力部を示す回路図であ
る。
【図２】 上記第１の実施形態に係るＩＣ装置の出力回
路のうち第２ビットの出力部を示す回路図である。
路のうち第２ビットの出力部を示す回路図である。
【図３】 図１の回路における容量性負荷の放電時の動
作を説明するための信号波形図である。
作を説明するための信号波形図である。
【図４】 図１の回路における容量性負荷の充電時の動
作を説明するための信号波形図である。
作を説明するための信号波形図である。
【図５】 この発明の第２の実施形態に係るＩＣ装置の
出力回路を示す回路図である。
出力回路を示す回路図である。
【図６】 この発明の第３の実施形態に係るＩＣ装置の
出力回路を示す回路図である。
出力回路を示す回路図である。
【図７】 この発明の第４の実施形態に係るＩＣ装置の
出力回路を示す回路図である。
出力回路を示す回路図である。
【図８】 図７の回路の動作を説明するための信号波形
図である。
図である。
【図９】 この発明の第５の実施形態に係るＩＣ装置の
出力回路を示す回路図である。
出力回路を示す回路図である。
【図１０】 この発明の第６の実施形態に係るＩＣ装置
の出力回路を示す回路図である。
の出力回路を示す回路図である。
【図１１】 従来のＩＣ装置の出力回路を示す回路図で
ある。
ある。
【図１２】 図１１の回路の問題点を説明するための回
路図である。
路図である。
【図１３】 図１２の回路の動作を説明するための信号
波形図である。
波形図である。
Ｐ1 ，Ｐ2 ，Ｐ11，Ｐ12，Ｐ21，Ｐ22：ＰチャンネルＭ
ＯＳ型トランジスタ、Ｎ1 ，Ｎ2 ，Ｎ11，Ｎ12，Ｎ21，
Ｎ22：ＮチャンネルＭＯＳ型トランジスタ、ＤＦ：Ｄ−
フリップフロップ回路、ＡＮ，ＡＮ21，ＡＮ22：ＡＮＤ
ゲート、ＮＡ1〜ＮＡ3 ，ＮＡ21〜ＮＡ23：ＮＡＮＤゲ
ート、ＤＬ1 ，ＤＬ2 ，ＤＬ11，ＤＬ12，ＤＬ21，ＤＬ
22：ディレイ回路、ＩＶ1 ，ＩＶ2 ，ＩＶ21，ＩＶ22：
インバータ、ＥＯ：排他的ＯＲゲート、ＤＮ：立下り検
出回路、ＵＰ：立上り検出回路、ＵＤ：立上り／立下り
検出回路、ＯＢ1 ，ＯＢ2 ：出力バッファ、Ｔ1 ，Ｔ
2 ：電源端子、ＶD ，ＶD1，ＶD2，ＶS ，ＶS1，ＶS2：
電源配線、Ｃ1 ，Ｃ2 ：容量性負荷、ＣＮ1 〜ＣＮ6 ：
制御回路。
ＯＳ型トランジスタ、Ｎ1 ，Ｎ2 ，Ｎ11，Ｎ12，Ｎ21，
Ｎ22：ＮチャンネルＭＯＳ型トランジスタ、ＤＦ：Ｄ−
フリップフロップ回路、ＡＮ，ＡＮ21，ＡＮ22：ＡＮＤ
ゲート、ＮＡ1〜ＮＡ3 ，ＮＡ21〜ＮＡ23：ＮＡＮＤゲ
ート、ＤＬ1 ，ＤＬ2 ，ＤＬ11，ＤＬ12，ＤＬ21，ＤＬ
22：ディレイ回路、ＩＶ1 ，ＩＶ2 ，ＩＶ21，ＩＶ22：
インバータ、ＥＯ：排他的ＯＲゲート、ＤＮ：立下り検
出回路、ＵＰ：立上り検出回路、ＵＤ：立上り／立下り
検出回路、ＯＢ1 ，ＯＢ2 ：出力バッファ、Ｔ1 ，Ｔ
2 ：電源端子、ＶD ，ＶD1，ＶD2，ＶS ，ＶS1，ＶS2：
電源配線、Ｃ1 ，Ｃ2 ：容量性負荷、ＣＮ1 〜ＣＮ6 ：
制御回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/00 H03K 17/00
Claims (6)
- 【請求項１】高電位が与えられる第１の電源端子と、 前記第１の電源端子に接続された第１及び第２の電源配
線と、 低電位が与えられる第２の電源端子と、 前記第２の電源端子に接続された第３及び第４の電源配
線と、 データ信号を構成する複数ビットの信号にそれぞれ応答
する複数のインバータであって、各インバータがドレイ
ン同士を相互接続してその接続点を出力端とするＰ及び
ＮチャンネルＭＯＳ型トランジスタにより構成されるも
のと、 前記複数のインバータのうちの各インバータ毎に設けら
れた第１〜第４の補助トランジスタであって、第１の補
助トランジスタが前記第１の電源配線と前記Ｐチャンネ
ルＭＯＳ型トランジスタのソースとの間に、第２の補助
トランジスタが前記第２の電源配線と前記Ｐチャンネル
ＭＯＳ型トランジスタのソースとの間に、第３の補助ト
ランジスタが前記第３の電源配線と前記ＮチャンネルＭ
ＯＳ型トランジスタのソースとの間に、第４の補助トラ
ンジスタが前記第４の電源配線と前記ＮチャンネルＭＯ
Ｓ型トランジスタのソースとの間にそれぞれ接続された
ものと、 前記複数のインバータのうちの各インバータ毎に該イン
バータに対応するビットの信号に基づいて、前記Ｎチャ
ンネルＭＯＳ型トランジスタのオンタイミングを含む所
定期間中前記第３の補助トランジスタをオン状態とし且
つ該所定期間の終了後前記第３の補助トランジスタをオ
フさせると共に、このオフタイミング以降に前記第４の
補助トランジスタをオンさせるように前記第３及び第４
の補助トランジスタを制御する第１の回路と、 前記複数のインバータのうちの各インバータ毎に該イン
バータに対応するビットの信号に基づいて、前記Ｐチャ
ンネルＭＯＳ型トランジスタのオンタイミングを含む所
定期間中前記第１の補助トランジスタをオン状態とし且
つ該所定期間の終了後前記第１の補助トランジスタをオ
フさせると共に、このオフタイミング以降に前記第２の
補助トランジスタをオンさせるように前記第１及び第２
の補助トランジスタを制御する第２の回路とを備えた集
積回路装置の出力回路。 - 【請求項２】高電位が与えられる第１の電源端子と、 前記第１の電源端子に接続された第１の電源配線と、 低電位が与えられる第２の電源端子と、 前記第２の電源端子に接続された第２及び第３の電源配
線と、 データ信号を構成する複数ビットの信号にそれぞれ応答
する複数のインバータであって、各インバータがドレイ
ン同士を相互接続してその接続点を出力端とするＰ及び
ＮチャンネルＭＯＳ型トランジスタにより構成されると
共に各インバータ毎に前記ＰチャンネルＭＯＳ型トラン
ジスタのソースが前記第１の電源配線に接続されたもの
と、 前記複数のインバータのうちの各インバータ毎に設けら
れた第１及び第２の補助トランジスタであって、第１の
補助トランジスタが前記第２の電源配線と前記Ｎチャン
ネルＭＯＳ型トランジスタのソースとの間に、第２の補
助トランジスタが前記第３の電源配線と前記Ｎチャンネ
ルＭＯＳ型トランジスタのソースとの間にそれぞれ接続
されたものと、 前記複数のインバータのうちの各インバータ毎に該イン
バータに対応するビットの信号に基づいて、前記Ｎチャ
ンネルＭＯＳ型トランジスタのオンタイミングを含む所
定期間中前記第１の補助トランジスタをオン状態とし且
つ該所定期間の終了後前記第１の補助トランジスタをオ
フさせると共に、このオフタイミング以降に前記第２の
補助トランジスタをオンさせるように前記第１及び第２
の補助トランジスタを制御する回路とを備えた集積回路
装置の出力回路。 - 【請求項３】高電位が与えられる第１の電源端子と、 前記第１の電源端子に接続された第１及び第２の電源配
線と、 低電位が与えられる第２の電源端子と、 前記第２の電源端子に接続された第３の電源配線と、 データ信号を構成する複数ビットの信号にそれぞれ応答
する複数のインバータであって、各インバータがドレイ
ン同士を相互接続してその接続点を出力端とするＰ及び
ＮチャンネルＭＯＳ型トランジスタにより構成されると
共に各インバータ毎に前記ＮチャンネルＭＯＳ型トラン
ジスタのソースが前記第３の電源配線に接続されたもの
と、 前記複数のインバータのうちの各インバータ毎に設けら
れた第１及び第２の補助トランジスタであって、第１の
補助トランジスタが前記第１の電源配線と前記Ｐチャン
ネルＭＯＳ型トランジスタのソースとの間に、第２の補
助トランジスタが前記第２の電源配線と前記Ｐチャンネ
ルＭＯＳ型トランジスタのソースとの間にそれぞれ接続
されたものと、 前記複数のインバータのうちの各インバータ毎に該イン
バータに対応するビットの信号に基づいて、前記Ｐチャ
ンネルＭＯＳ型トランジスタのオンタイミングを含む所
定期間中前記第１の補助トランジスタをオン状態とし且
つ該所定期間の終了後前記第１の補助トランジスタをオ
フさせると共に、このオフタイミング以降に前記第２の
補助トランジスタをオンさせるように前記第１及び第２
の補助トランジスタを制御する回路とを備えた集積回路
装置の出力回路。 - 【請求項４】高電位が与えられる第１の電源端子と、 前記第１の電源端子に接続された第１及び第２の電源配
線と、 低電位が与えられる第２の電源端子と、 前記第２の電源端子に接続された第３及び第４の電源配
線と、 データ信号を構成する複数ビットの信号にそれぞれ応答
する複数のインバータであって、各インバータがドレイ
ン同士を相互接続してその接続点を出力端とするＰ及び
ＮチャンネルＭＯＳ型トランジスタにより構成されると
共に各インバータ毎に前記ＰチャンネルＭＯＳ型トラン
ジスタのソースが前記第１の電源配線に、前記Ｎチャン
ネルＭＯＳ型トランジスタのソースが前記第３の電源配
線にそれぞれ接続されたものと、 前記複数のインバータのうちの各インバータ毎に設けら
れた第１及び第２の補助トランジスタであって、第１の
補助トランジスタが前記第２の電源配線と前記Ｐチャン
ネルＭＯＳ型トランジスタのドレインとの間に、第２の
補助トランジスタが前記第４の電源配線と前記Ｎチャン
ネルＭＯＳ型トランジスタのドレインとの間にそれぞれ
接続されたものと、 前記複数のインバータのうちの各インバータ毎に該イン
バータに対応するビットの信号に基づいて、前記Ｎチャ
ンネルＭＯＳ型トランジスタのオン状態への変化の後そ
のオン状態を所定期間中継続させ且つ該所定期間の終了
後前記ＮチャンネルＭＯＳ型トランジスタをオフさせる
と共に、このオフタイミング以降に前記第２の補助トラ
ンジスタをオンさせるように前記ＮチャンネルＭＯＳ型
トランジスタ及び前記第２の補助トランジスタを制御す
る第１の回路と、 前記複数のインバータのうちの各インバータ毎に該イン
バータに対応するビットの信号に基づいて、前記Ｐチャ
ンネルＭＯＳ型トランジスタのオン状態への変化の後そ
のオン状態を所定期間中継続させ且つ該所定期間の終了
後前記ＰチャンネルＭＯＳ型トランジスタをオフさせる
と共に、このオフタイミング以降に前記第１の補助トラ
ンジスタをオンさせるように前記ＰチャンネルＭＯＳ型
トランジスタ及び前記第１の補助トランジスタを制御す
る第２の回路とを備えた集積回路装置の出力回路。 - 【請求項５】高電位が与えられる第１の電源端子と、 前記第１の電源端子に接続された第１の電源配線と、 低電位が与えられる第２の電源端子と、 前記第２の電源端子に接続された第２及び第３の電源配
線と、 データ信号を構成する複数ビットの信号にそれぞれ応答
する複数のインバータであって、各インバータがドレイ
ン同士を相互接続してその接続点を出力端とするＰ及び
ＮチャンネルＭＯＳ型トランジスタにより構成されると
共に各インバータ毎に前記ＰチャンネルＭＯＳ型トラン
ジスタのソースが前記第１の電源配線に、前記Ｎチャン
ネルＭＯＳ型トランジスタのソースが前記第２の電源配
線にそれぞれ接続されたものと、 前記複数のインバータのうちの各インバータ毎に設けら
れた補助トランジスタであって、前記第３の電源配線と
前記ＮチャンネルＭＯＳ型トランジスタのドレインとの
間に接続されたものと、 前記複数のインバータのうちの各インバータ毎に該イン
バータに対応するビットの信号に基づいて、前記Ｎチャ
ンネルＭＯＳ型トランジスタのオン状態への変化の後そ
のオン状態を所定期間中継続させ且つ該所定期間の終了
後前記ＮチャンネルＭＯＳ型トランジスタをオフさせる
と共に、このオフタイミング以降に前記補助トランジス
タをオンさせるように前記ＮチャンネルＭＯＳ型トラン
ジスタ及び前記補助トランジスタを制御する回路とを備
えた集積回路装置の出力回路。 - 【請求項６】高電位が与えられる第１の電源端子と、 前記第１の電源端子に接続された第１及び第２の電源配
線と、 低電位が与えられる第２の電源端子と、 前記第２の電源端子に接続された第３の電源配線と、 データ信号を構成する複数ビットの信号にそれぞれ応答
する複数のインバータであって、各インバータがドレイ
ン同士を相互接続してその接続点を出力端とするＰ及び
ＮチャンネルＭＯＳ型トランジスタにより構成されると
共に各インバータ毎に前記ＰチャンネルＭＯＳ型トラン
ジスタのソースが前記第１の電源配線に、前記Ｎチャン
ネルＭＯＳ型トランジスタのソースが前記第３の電源配
線にそれぞれ接続されたものと、 前記複数のインバータのうちの各インバータ毎に設けら
れた補助トランジスタであって、前記第２の電源配線と
前記ＰチャンネルＭＯＳ型トランジスタのドレインとの
間に接続されたものと、 前記複数のインバータのうちの各インバータ毎に該イン
バータに対応するビットの信号に基づいて、前記Ｐチャ
ンネルＭＯＳ型トランジスタのオン状態への変化の後そ
のオン状態を所定期間中継続させ且つ該所定期間の終了
後前記ＰチャンネルＭＯＳ型トランジスタをオフさせる
と共に、このオフタイミング以降に前記補助トランジス
タをオンさせるように前記ＰチャンネルＭＯＳ型トラン
ジスタ及び前記補助トランジスタを制御する回路とを備
えた集積回路装置の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22891797A JP3351308B2 (ja) | 1996-09-02 | 1997-08-11 | 集積回路装置の出力回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-250994 | 1996-09-02 | ||
| JP25099496 | 1996-09-02 | ||
| JP22891797A JP3351308B2 (ja) | 1996-09-02 | 1997-08-11 | 集積回路装置の出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10126246A JPH10126246A (ja) | 1998-05-15 |
| JP3351308B2 true JP3351308B2 (ja) | 2002-11-25 |
Family
ID=26528534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22891797A Expired - Lifetime JP3351308B2 (ja) | 1996-09-02 | 1997-08-11 | 集積回路装置の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3351308B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6366128B1 (en) * | 2000-09-05 | 2002-04-02 | Xilinx, Inc. | Circuit for producing low-voltage differential signals |
| JP2002094364A (ja) * | 2000-09-19 | 2002-03-29 | Toshiba Tec Corp | 容量性素子の駆動方法及び駆動装置 |
| JP5682490B2 (ja) * | 2011-07-13 | 2015-03-11 | 富士通セミコンダクター株式会社 | インターフェース回路 |
-
1997
- 1997-08-11 JP JP22891797A patent/JP3351308B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10126246A (ja) | 1998-05-15 |
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