CN109783421B - 高速信号驱动装置 - Google Patents

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Abstract

本发明提供一种高速信号驱动装置，包括辅助驱动器，接收控制信号，并耦接第一输出节点和第二输出节点，以向该第一输出节点或该第二输出节点输出第一电流；延迟调整器，接收该控制信号并且据以产生多个延迟信号；其中每一该等延迟信号相对于该控制信号分别具有不同的延迟时间；以及多个驱动器，该多个驱动器中的一个接收所述控制信号，该多个驱动器中的其他个一一对应接收所述该等延迟信号，以及该多个驱动器各自通过第一输出端以及第二输出端分别耦接所述第一输出节点和所述第二输出节点。

Description

高速信号驱动装置
技术领域
本发明涉及一种驱动装置，特别涉及一高速信号的驱动装置，用以改善主机端与装置端之间传输信号的传输质量。
背景技术
USB2.0标准的USB外围设备中，包括高速信号驱动电路。而该USB 2.0接口的高速信号驱动电路包括前级驱动和后级驱动两部分。
在USB2.0标准中，所述高速信号驱动电路传输数据到所述USB外围设备连接的外部设备，需在后级驱动的输出节点上保持一定的输出电压摆幅，例如400mV，所述电压摆幅由设备端的负载电阻、主机端的负载电阻，以及后级驱动的额定电流所决定。根据USB2.0标准的推荐，主机端和设备端的负载电阻值可以设置为45欧姆，因此，为使输出电压摆幅维持在400mV，所述高速驱动电路的额定电流Ispec将设置在18mA左右，例如17.8mA。
显然，后级驱动的输出节点上的电压并不能一直维持在上述一定的输出电压幅值，例如400mV上，而是存在由高电平至低电平，或由低电平至高电平的翻转，因此，为提高高速信号驱动电路传输数据到所述USB外围设备连接的外部设备的性能，需要提供一种可以精确控制和调整翻转速度的装置和方法。
发明内容
有鉴于此，本发明提供新的驱动电路，可调整经由一延迟调整器依据一传输信号所产生的多个延迟信号的延迟时间的大小，就能实现对信号上升和下降时间做较为精确的控制。另外在该传输信号开始翻转时，上述驱动电路会预先增加一定的驱动电流到信号传输端，减小信号的上升和下降时间。
依据本发明一实施例的驱动装置，包括辅助驱动器，用于接收控制信号，并耦接第一输出节点和第二输出节点，以向该第一输出节点或该第二输出节点输出第一电流；一延迟调整器，接收该控制信号并且据以产生多个延迟信号；其中每一该等延迟信号相对于该控制信号分别具有不同的延迟时间。多个驱动器，各自对应接收上述控制信号以及上述该等延迟信号中的一个，并各自通过第一输出端以及第二输出端分别耦接上述第一输出节点和上述第二输出节点，其中，当该控制信号处于一第一逻辑电平时，该等驱动器分别反应该等延迟时间而各自通过该第一输出端输出第二电流至该第一输出节点；
当该控制信号处于一第二逻辑电平时，该等驱动器分别反应该等延迟时间而各自通过该第二输出端口输出该第二电流至该第二输出节点。
附图说明
图1为本公开实施例的的驱动装置100的电路图；
图2为本公开实施例的驱动装置电路200的方块图；
图3为本公开实施例图2的单个驱动器300的电路图；
图4为本公开实施例图2的辅助驱动器400的电路图；
图5为本公开另一实施例的驱动装置电路500的方块图；
图6为本公开实施例图5的单个驱动器600的电路图；以及
图7为本公开实施例图5的辅助驱动器700的电路图。
具体实施方式
USB 2.0接口的高速信号驱动电路一般包括前级驱动和后级驱动两部分。图1为本公开实施例的驱动装置100的电路图。如图1所示，该高速信号驱动电路100包括前级驱动器101、后级驱动器102，主机端110的负载电阻第一电阻R1、第二电阻R2，以及装置端112的负载电阻第三电阻R3、第四电阻R4。
如图1所示，该后级驱动器102通过一对差分开关，例如p型金属氧化物半导体场效应晶体管106及108，分别接收前级驱动输出的一对差分控制信号Ctrln以及Ctrlp，以控制电流源104输出的电流的流向，实现对节点DP、DM上另一对差分信号翻转的控制。具体地，如图1所示，当输出至p型金属氧化物半导体场效应晶体管106的栅极的信号Ctrln为逻辑低电平，输出至p型金属氧化物半导体场效应晶体管108的栅极的信号Ctrlp为逻辑高电平，导致该p型金属氧化物半导体场效应晶体管106导通，p型金属氧化物半导体场效应晶体管108关闭，电流源104所输出的电流的一半流向主机端110连接节点DP的第二电阻R2，另一半会流向装置端112连接节点DP的第四电阻R4，此时节点DP上的电压上升，呈现为高电平，节点DM上的电压则被拉到地电位。同理，当前级驱动输出的信号Ctrlp为逻辑低电平，则p型金属氧化物半导体场效应晶体管108导通，p型金属氧化物半导体场效应晶体管106关闭，节点DM上的电压呈现为高电平，节点DP则被拉到地电位。基于此，该前级驱动器100是直接通过控制后级驱动器102的p型金属氧化物半导体场效应晶体管106及108栅极电位的翻转率(slewrate)来调整节点DP与节点DM间信号翻转的时间。该节点DP与节点DM间的信号的翻转是指节点DP上的信号，由低电平上升至高电平的同时节点DM上的信号由高电平下降至低电平，或者节点DP上的信号由高电平下降至低电平的同时节点DM的信号由低电平上升至高电平，其中节点DP、DM上的信号是指电压信号或者电流信号。根据本发明一实施例，由控制电流源104输出的电流与该驱动装置的额定电流Ispec相同。根据本发明实施例，上述高电平与上述低电平是彼此相对的。
但上述结构，存在2个缺点：(1)前级驱动器100输出差分信号Ctrln以及Ctrlp给p型金属氧化物半导体场效应晶体管106及108，藉由调整该控制信号在p型金属氧化物半导体场效应晶体管106及108栅极电位，也就是控制栅极电压的转换率(slew rate)，以间接控制节点DP、DM上的信号翻转，但上述操作并不能满足日益精确的调整需求。(2)如果节点DP、DM上存在较大的电容负载，因为电容电阻RC常数效应的限制，上述结构将难以通过调整栅极电压的回转率来实现对节点DP、DM上的电压上升和下降时间的调节。因为即使上调栅极电位的转换率，因为电容电阻RC常数效应的限制，其节点DP、DM上的电压上升和下降时间的余量被挤压，使该上升和下降时间无法再进一步减小，会影响信号传输质量。
图2为本公开实施例的驱动装置200的电路方块图。如图2所示，该驱动装置200包括一延迟调整器202、至少由多个驱动器S1～S8所形成的驱动部204、一辅助驱动器206、主机端212的负载电阻第一电阻R1、第二电阻R2，以及装置端214的负载电阻第三电阻R3、第四电阻R4。延迟调整器202接收前级驱动输出的控制信号210，并且据以产生多个延迟信号D1～D7，其中该控制信号210为前级驱动输出的一对差分信号中的一个，以及其中延迟信号D1～D7中的每一个相对于该控制信号210分别具有不同的延迟时间。驱动部204，耦接一第一输出节点DP和一第二输出节点DM。参照图2，该驱动部204的驱动器S1～S8中的每一个皆包括一个输入端口以及两个输出端口。例如，驱动器S1包括一输入控制端Ctrl、一第一输出端Out1以及一第二输出端Out2，其中，输入控制端Ctrl耦接控制信号210，第一输出端Out1以及第二输出端Out2则分别耦接至该第一输出节点DP和该第二输出节点DM。该等驱动器S1～S8中每一个的控制端Ctrl接收该控制信号210和该等延迟信号D1～D7。具体地，是指驱动器S1的控制端Ctrl接收控制信号210，驱动器S2～S8各自的控制端Ctrl一一对应接收延迟信号D1～D7，例如驱动器S2的控制端Ctrl接收延迟信号D1，驱动器S3的控制端Ctrl接收延迟信号D2，而驱动器S8的控制端Ctrl接收延迟信号D7。并且，当该控制信号210处于一第一逻辑电平，例如处于高电平时，该等驱动器S1～S8中的每一个对应反应控制信号210以及该等延迟信号D1～D7，而各自依S1到S8的顺序从第一输出端Out1输出电流至第一输出节点DP。当该控制信号210处于一第二逻辑电平，例如低电平时，该等驱动器S1～S8中的每一个对应反应控制信号210以及该等延迟信号D1～D7，而各自依序从第二输出端Out2输出电流至该第二输出节点DM。
在本实施例中，该驱动部204包括8个单独的驱动器S1～S8，延迟调整器202包括7个彼此依序耦接的延迟器X1～X7。以TD代表上述延迟器X1～X7中一个的延迟时间，这些延迟器X1～X7的延迟时间TD可能相同，也可能不同或者部分相同，若以N*TD代表前N个延迟器的延迟时间的和，其中N对应延迟器X1～X7可以等于正整数1～7，则延迟信号D1～D7相对于该控制信号210，分别具有1*TD～7*TD的延迟。驱动器S1～S8各自在控制信号210以及该等延迟信号D1～D7的驱动下依次开启，驱动器S1～S8各自从第一输出端Out1依次输出电流至第二电阻R2以及第四电阻R4，使得在第一输出节点DP的电压值从低电平逐渐增加，或者驱动器S1～S8各自从第二输出端Out2依次输出电流至第一电阻R1以及第三电阻R3，使得在第二输出节点DM的电压值从低电平逐渐增加，至该等8个驱动器S1～S8全部开启，流经第一输出节点DP或第二输出节点DM的电流到达该驱动装置的额定电流Ispec的大小。在第一输出节点DP或第二输出节点DM上的电流从零或一个固定的电流值累加至额定电流Ispec大小的过程中，驱动器S1～S8顺序打开并有效工作，耗时约为7*TD，也就是节点DP与节点DM中一个的信号由低电平上升到高电平，或由高电平下降到低电平所需的时间。本实施例中，因为驱动部204包括该等驱动器S1～S8，故每一该等驱动器S1～S8分别输出的电流值为驱动装置的额定电流Ispec的1/8。在该等8个驱动器S1～S8相继开启的过程中，输出至第一输出节点DP或第二输出节点DM的一输出信号的电压值从低电平逐渐增加，当该8个驱动器S1～S8全部开启完毕时，花费了7*TD的时间，该输出信号的电压值也达到最高。因此，通过调整上述延迟器X1～X7的延迟时间TD的大小，或是调整延迟信号D1～D7分别相对于该控制信号210的延迟时间1*TD～7*TD，能实现对第一输出节点DP/第二输出节点DM的输出信号的上升/下降或下降/上升的时间的精准控制。在其他的实例范例中，上述驱动器S1～S8分别输出的电流值也可以是不同的，或是部分相同的，满足各驱动器输出的电流值的和为驱动装置的额定电流Ispec即可。需要注意的是，上述驱动器及延迟调整器的个数，仅为举例说明而并不做为本发明的限制。
如图2所示，该驱动装置200还包括辅助驱动器206，其中该辅助驱动器206包括一第一输出端Out1和一第二输出端Out2分别耦接至该第一输出节点DP和该第二输出节点DM，以及一控制端Ctrl。当该控制信号210的逻辑电平发生转换(例如：从逻辑高电平到逻辑低电平，或从逻辑低电平到逻辑高电平)时，该辅助驱动器206的该控制端Ctrl直接接收控制信号210，并在其第一输出端口Out1或第二输出端口Out2预先产生驱动装置的额定电流Ispec的1/8大小的电流，该电流输出至第一输出节点DP或第二输出节点DM，以适当加快第一输出节点DP、第二输出节点DM上输出信号的翻转。该操作通过为第一输出节点DP或第二输出节点DM预先提供部分电流，例如Ispec/8，以加快翻转，其中Ispec/8也可以为其他大小的电流。该操作可以解决第一输出节点DP或第二输出节点DM上负载电容太大，例如大于6pF，小于10pF时，导致第一输出节点DP或第二输出节点DM上的输出信号翻转慢的问题，具体将在后续说明。
图3为本公开实施例图2的驱动器S1～S8中一个的范例电路图。如图3所示，图2所述该等驱动器S1～S8中的每一个皆包括一电流源300、一第一p型金属氧化物半导体场效应晶体管302、一第二p型金属氧化物半导体场效应晶体管304，以及一反相器306。其中，第一p型金属氧化物半导体场效应晶体管302和第二p型金属氧化物半导体场效应晶体管304的源极S彼此相耦接，并且该第一p型金属氧化物半导体场效应晶体管302和第二p型金属氧化物半导体场效应晶体管304的源极S共同耦接电流源300；第一p型金属氧化物半导体场效应晶体管302的漏极D作为第一输出端Out1，第二p型金属氧化物半导体场效应晶体管304的漏极D作为第二输出端Out2。反相器306的输入端耦接至该第二p型金属氧化物半导体场效应晶体管304的栅极G，以及反相器306的输出端耦接至第一p型金属氧化物半导体场效应晶体管302的栅极G。其中，每一该等驱动器202的该反相器306的该输入端作为上述该等驱动器S1～S8中每一个的控制端Crtl。承上述，上述驱动器S1～S8分别输出的电流大小可以相同，也可以不同，或部分相同，满足各驱动器输出的电流的和为驱动装置的额定电流Ispec即可，因而每一驱动器的电流源300对应所能输出的电流彼此间大小可以相同，也可以不同，或者部分相同，使各驱动器的电流源300所能输出的电流的和为驱动装置的额定电流Ispec即可。
图4为本公开实施例图2的辅助驱动器206的范例电路图。如图4所示，辅助驱动器206包括第一控制模块401，第二控制模块402，以及辅助模块403，其中第一控制模块401接收控制信号210并向辅助模块输出第一控制信号C1，第二控制模块402接收控制信号210并向辅助模块输出第二控制信号C2，辅助模块403接收该第一控制信号C1以及第二控制信号C2，并自第一输出端Out1或第二输出端Out2输出电流。
如图4所示，第一控制模块401包括一反相器404、一与非门(NAND gate)405、一延迟器407，以及一异或门(XOR gate)406。异或门406的第一输入端与延迟器407及反相器404的输入端相耦接，以接收控制信号210；延迟器407的输出端与异或门406的第二输入端相耦接；与非门405的第一输入端与反相器404的输出端相耦接；与非门405的第二输入端与异或门406的输出端相耦接；与非门405的输出端作为第一控制模块401的输出端，以输出第一控制信号C1给辅助模块403。根据本发明一实施例，延迟器407的延迟时间可以设置但不局限于设置为1ns。
如图4所示，第二控制模块402包括一反相器408、一与非门(NAND gate)409、一延迟器411，一异或门(XOR gate)410，以及另一反相器412。反相器412的输入端耦接控制信号210，反相器412的输出端耦接延迟器411及反相器408的输入端，异或门410的第一输入端与延迟器411及反相器408的输入端相耦接，以接收反相器412的输出；延迟器411的输出端与异或门410的第二输入端相耦接；与非门409的第一输入端与反相器408的输出端相耦接；与非门409的第二输入端与异或门410的输出端相耦接；与非门409的输出端作为第二控制模块402的输出端，以输出第二控制信号C2给辅助模块403。根据本发明一实施例，对应于上述延迟器407，延迟器411的延迟时间可以设置但不局限于设置为1ns。
如图4所示，辅助模块403包括电流源413、第三p型金属氧化物半导体场效应晶体管414以及第四p型金属氧化物半导体场效应晶体管415。电流源413一端耦接操作电压，电流源4031的另一端耦接第三p型金属氧化物半导体场效应晶体管414以及第四p型金属氧化物半导体场效应晶体管415的源极S。第三p型金属氧化物半导体场效应晶体管414的栅极G耦接第一控制模块401输出的第一控制信号C1，第三p型金属氧化物半导体场效应晶体管414的漏极D作为辅助模块403的第一输出端Out1。第四p型金属氧化物半导体场效应晶体管415的栅极G耦接第二控制模块402输出的第二控制信号C2，第四p型金属氧化物半导体场效应晶体管415的漏极D作为辅助模块403的第二输出端Out2。
当控制信号210由逻辑低电平，例如逻辑L，变为逻辑高电平，例如逻辑H时，第一控制模块401输出的第一控制信号Ctrl1为高电平，从而关闭辅助模块403中的第三p型金属氧化物半导体场效应晶体管414。具体地，第一控制模块401中，异或门406的第一输入端接收到当前逻辑高电平状态的控制信号210，异或门406的第二输入端接收到1ns前逻辑低电平状态的控制信号210，因此异或门406的输出端为逻辑高电平，并因反相器404的输出端为逻辑低电平，使得与非门405输出给辅助模块403的第一控制信号C1为逻辑高电平，此时辅助模块403的第三金属氧化物半导体场效应晶体管414关闭。而当控制信号210由逻辑低电平，例如逻辑L，变为逻辑高电平，例如逻辑H时，第二控制模块402输出的第二控制信号C2为逻辑低电平，从而导通辅助模块403中的第四p型金属氧化物半导体场效应晶体管415。具体地，第二控制模块402中，异或门410的第一输入端接收到当前逻辑高电平状态的控制信号210的反相信号，异或门410的第二输入端接收到1ns前逻辑低电平状态控制信号210的反相信号，因此异或门410的输出端输出逻辑高电平，并因反相器408的输出端输出逻辑高电平，使得与非门409输出给辅助模块403的第二控制信号C2为逻辑低电平，此时辅助模块403的第四p型金属氧化物半导体场效应晶体管415导通。同理，当控制信号210由逻辑高电平变为逻辑低电平时，第一控制模块401输出的第一控制信号C1为逻辑低电平，从而导通辅助模块403中的第三p型金属氧化物半导体场效应晶体管414，第二控制模块402输出的第二控制信号C2为逻辑高电平，从而关闭辅助模块403中的第四p型金属氧化物半导体场效应晶体管415。而当控制信号210一直维持在逻辑高电平或逻辑低电平，第一控制模块401输出的第一控制信号C1以及第二控制模块402输出的第二控制信号C2同时维持在高电平，辅助模块403中的第三p型金属氧化物半导体场效应晶体管414和第四p型金属氧化物半导体场效应晶体管415同时保持关闭状态。
当辅助模块403接收到高电平的第一控制信号C1以及低电平的第二控制信号C2，则在辅助模块403的第二输出端Out2输出电流源413的电流。当辅助模块403接收到逻辑低电平的第一控制信号C1以及逻辑高电平的第二控制信号C2，则在辅助模块403的第一输出端Out1输出电流源413的电流。当辅助模块403接收到逻辑高电平的第一控制信号C1以及逻辑高电平的第二控制信号C2，则不产生电流的输出。电流源413的电流可以设置为图2所示的各驱动器所包含的电流的平均值，例如在图2所示的本发明一实施例，电流源413的电流需要设置为驱动装置的额定电流Ispec的1/8。
结合附图2，在控制信号210发生翻转的情况下，图4所示的辅助驱动器400先于驱动器S2～S8输出电流，使叠加在第一输出节点DP或第二输出节点DM的电流的最大值超出该驱动装置额定电流Ispec的1/8，预先加重输出第一输出节点DP、或第二输出节点DM的电流以便进一步增加在第一输出节点DP或第二输出节点DM的输出信号的幅值，而提升该输出信号上升下降时的斜率，改善该输出信号的传输质量。换句话说，当第一输出节点DP、或第二输出节点DM的负载电容较大时，可藉由图4所示的辅助驱动器400，在控制信号210发生翻转时进一步使得该第一输出节点DP/第二输出节点DM的输出信号的上升/下降时间(上升/下降斜率)得到改善。而当控制信号210翻转结束，该辅助驱动器400不产生输出电流，并且由于第一控制模块401中延迟器407的延迟时间与第二控制模块402中延迟器411的延迟时间相同，皆设置为一预设值，例如1ns，所以可以在第一输出节点DP或第二输出节点DM的输出信号翻转完成之前，关闭该辅助驱动器400，以及时去除该辅助驱动器400对第一输出节点DP或第二输出节点DM的输出信号的幅值影响(去加重)。
第一输出节点DP或第二输出节点DM的输出信号翻转时间可以控制在延迟器X1～X7延迟时间的和，例如如附图2所示，当延迟器X1～X7的延迟时间完全相同，且延迟器X1～X7中每一个的延迟时间均为TD，则第一输出节点DP或第二输出节点DM的输出信号翻转时间可以控制在7TD。其中，根据当前工艺，该第一输出节点DP或第二输出节点DM的输出信号翻转时间需要大于300ps，并小于前述第一控制模块401中延迟器407的延迟时间与前述第二控制模块402中延迟器411的延迟时间。
在本公开的另一实施例中，图4所示的与非门，例如与非门405的输出信号可直接与图4辅助模块403的输入端相耦接，也可先耦接到一至多个缓冲器或偶数个反相器(未图示)后，再与图4辅助模块403的输入端相耦接，可依据需求的逻辑电平，即逻辑高电平或逻辑低电平，以及电路应用做自由调整。
在本公开另一实施例中，如图3所示，更可以通过控制各电流源300所输出电流的大小，细化调整额定电流Ispec的大小，来调整该传输信号在翻转时的上升下降时间。
图5为本公开另一实施例的驱动装置电路方块图。如图5所示，与图2所示的实施例不同的是，该驱动装置500接收一对差分控制信号210以及220，从而需要增设一组延迟调整器203，该延迟调整器203包括延迟器X8～X14，该延迟调整器203与延迟调整器202结构相同，用于对控制信号220进行延时，该延迟调整器203对控制信号210的延迟同步于延迟调整器202对控制信号210的延迟。具体地，对应于图2所示的延时信号D1～D7，该延迟调整器203产生多个延迟信号D8～D14，并且，对应于图2所示的延时信号D1～D7耦接至S2～S8的输入端Ctrl，图5所示的延时信号D1～D7各自对应耦接至驱动器S2’～S8’的第一输入端Ctrl1’，图5所示的延迟信号D8～D14一一对应耦接驱动器S2’～S8’中各自的第二输入控制端Ctrl2’。以及，图5所示控制信号210以及控制信号220直接耦接辅助驱动器206’。具体内容将结合图6以及图7加以说明。
图6为本公开实施例图5的驱动器S1’～S8’中一个的范例电路图。如图6所示，图5所述该等驱动器S1’～S8’中的每一个与图3所示的驱动器S1～S8中的每一个的区别在于图5所述的单个驱动器，例如驱动器S1’，不包括图3所示的反相器306，而是直接以第一p型金属氧化物半导体场效应晶体管302的栅极作为第二输入控制端Ctrl2’，以接收控制信号220。
图7为本公开实施例图5的辅助驱动器206’的范例电路图。如图7所示，图7所述的辅助驱动器206’与图4所示的辅助驱动器206的区别在于图7所述的第二控制模块402’不包括图4所示的反相器412，该第二控制模块402’的异或门410的第一输入端直接藕接控制信号220，该第二控制模块402’的延迟器411的输入端直接藕接控制信号220。
结合上述图5至图7，在控制信号210翻转的情况下，例如由逻辑高电平下降至逻辑低电平，则其差分信号220对应翻转，由逻辑低电平变为逻辑高电平。此时，图7所示的辅助驱动器700以及图5所示的驱动器S1’先于驱动器S2’～S8’输出电流，使在一定时长内，第二输出节点DM的电流由一预设值，例如由Ispec的1/8，逐步上升至Ispec的大小，其中该一定时长可以通过调整图5所示的延迟器X8～X14的延时，即通过调整单个延迟器的延时TD的值来实现精确的控制，其中延迟器X8～X14中每一个的延时TD皆可调整。上述预设值是由辅助驱动器700所包含的电流源413以及图5所示的驱动器S1所包含的电流源301的额定电流的和所决定，例如辅助驱动器700所包含的电流源4031额定电流为I1，例如Ispec/8，驱动器S1所包含的电流源300的额定电流为I2，例如也为Ispec/8，则在第一输出节点DP或第二输出节点DM的电流为I1+I2，即Ispec/4。而与图4所示的结构相同，图7所示的辅助驱动器700起到预加重以及去加重的作用，以进一步加快第一输出节点DP或第二输出节点DM上输出信号的翻转，抵消第一输出节点DP或第二输出节点DM上负载电容的影响。
本发明所公开的实施例的驱动装置，除了可应用于USB，更可进一步应用到更高速的数据接口，例如：低电压差分信号(low-voltage differential signaling；LVDS)、移动产业处理接口(Mobile Industry Processor Interface；MIPI)，以及PCI-E(PeripheralComponent Interconnect-Express)等。
虽然本发明的实施例如上述所描述，我们应该明白上述所呈现的只是范例，而不是限制。依据本实施例上述示范实施例的许多改变是可以在没有违反发明精神及范围下被执行。因此，本发明的广度及范围不该被上述所描述的实施例所限制。更确切地说，本发明的范围应该要以权利要求书及其相等物来定义。

Claims (12)

1.一种驱动装置，包括：
辅助驱动器，接收控制信号，并耦接第一输出节点和第二输出节点；
延迟调整器，接收该控制信号并且据以产生多个延迟信号；其中每一所述延迟信号相对于该控制信号分别具有不同的延迟时间；以及
多个驱动器，该多个驱动器中的一个接收所述控制信号，该多个驱动器中的其他个一一对应接收所述延迟信号，以及该多个驱动器各自通过第一输出端以及第二输出端分别耦接所述第一输出节点和所述第二输出节点，其中，
当该控制信号处于第一逻辑电平，所述辅助驱动器反应所述控制信号输出第一电流至该第一输出节点，所述驱动器分别反应所述控制信号以及所述延迟信号而各自通过该第一输出端输出第二电流至该第一输出节点；
当该控制信号处于第二逻辑电平，所述辅助驱动器反应所述控制信号输出该第一电流至该第二输出节点，所述驱动器分别反应所述控制信号以及所述延迟信号而各自通过该第二输出端输出该第二电流至该第二输出节点。
2.如权利要求1所述的驱动装置，其中该辅助驱动器包括：
第一控制模块，接收所述控制信号以检测该控制信号是否由第一逻辑电平翻转至第二逻辑电平；
当检测到该控制信号由第一逻辑电平翻转至第二逻辑电平，该第一控制模块输出第二逻辑电平的第一控制信号；以及
当未检测到该控制信号由第一逻辑电平翻转至第二逻辑电平，该第一控制模块输出第一逻辑电平的第一控制信号。
3.如权利要求2所述的驱动装置，其中该辅助驱动器还包括：
辅助模块，该辅助模块包括第一电流源、第一输入端和第三输出端，其中，
该第一输入端接收该第一控制信号，以在该第一控制信号为第二逻辑电平时，自该第三输出端向该第一输出节点输出所述第一电流；以及
该第一电流由该第一电流源输出。
4.如权利要求1所述的驱动装置，其中该辅助驱动器还包括：
第二控制模块，接收第二控制信号以检测该第二控制信号是否由第一逻辑电平翻转至第二逻辑电平；
当检测到该第二控制信号由第一逻辑电平翻转至第二逻辑电平，该第二控制模块输出第二逻辑电平的第二控制信号；
当未检测到该第二控制信号由第一逻辑电平翻转至第二逻辑电平，该第二控制模块输出第一逻辑电平的第二控制信号；以及
该第二控制信号为该控制信号的反相信号或差分信号。
5.如权利要求4所述的驱动装置，其中该辅助驱动器还包括：
辅助模块，该辅助模块包括第一电流源、第二输入端和第四输出端，其中，
该第二输入端接收该第二控制信号，以在该第二控制信号为第二逻辑电平时，自该第四输出端向该第二输出节点输出所述第一电流；以及
该第一电流由该第一电流源输出。
6.如权利要求1所述的驱动装置，其中，
所述多个驱动器中的每一个包括第一晶体管、第二晶体管，以及第二电流源；
该第一晶体管的源极与该第二晶体管的源极耦接，并且该第一晶体管的源极与该第二晶体管的源极耦接该电流源；
该第一晶体管的漏极端即该驱动装置的该第一输出端，该第二晶体管的漏极即该该驱动装置的该第二输出端。
7.如权利要求6所述的驱动装置，所述每一所述驱动器包括
反相器，其中，该反相器的输入端耦接该第二晶体管的栅极，以及该反相器的输出端耦接至该第一晶体管的栅极；以及
该反相器的该输入端耦接该控制信号，该控制信号为单端信号。
8.如权利要求6所述的驱动装置，其中，
所述每一所述驱动器中该第二晶体管的栅极以及该第一晶体管的栅极耦接该控制信号；以及
该控制信号为对差分信号，该第二晶体管的栅极耦接该对差分信号中的一个，该第一晶体管的栅极耦接该对差分信号中的另一个。
9.如权利要求1所述的驱动装置，其中，
每一所述驱动器的该第二电流源输出的电流的和等于该驱动装置的输出额定电流。
10.如权利要求1所述的驱动装置，其中，
该延迟调整器包括串联的多个延迟器，该多个延迟器中每个的延迟时间可调，以控制该第一输出节点以及该第二输出节点上信号翻转的时间。
11.如权利要求10所述的驱动装置，其中，
当该第一输出节点上的信号开始由第二电平向第一电平翻转，该第一输出节点上的电流初始值为该第一电流与该多个驱动器中接收所述控制信号的一个的第二电流的和；
该第一输出节点上的电流对应以多个延迟器中每个的延迟时间为间隔，依次增加该多个驱动器中对应接收所述所述延迟信号中一个的第二电流，至该第一输出节点上的电流增加至该驱动装置的输出额定电流；以及
其中，该第一输出节点上的电流增加至该驱动装置的输出额定电流所需要的时间为该多个延迟器中每个的延迟时间的和，
其中，辅助驱动器在该第一输出节点上的信号翻转至第一逻辑电平之前，停止该第一电流的输出。
12.如权利要求10所述的驱动装置，其中，
当该第一输出节点上的信号开始由第一电平向第二电平翻转，该第一输出节点上的电流初始值为该第一电流与该驱动装置的输出额定电流的和；
该第一输出节点上的电流对应以多个延迟器中每个的延迟时间为间隔，依次减小该多个驱动器中对应接收所述所述延迟信号中一个的第二电流，至该第一输出节点上的电流减小至该多个驱动器中接收所述控制信号的一个的第二电流；以及
其中，该第一输出节点上的电流减小至该多个驱动器中接收所述控制信号的一个的第二电流所需要的时间为该多个延迟器中每个的延迟时间的和，
其中，辅助驱动器在该第一输出节点上的信号翻转至第二电平之前，停止该第一电流的输出。
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