JP2014068071A - 半導体駆動装置 - Google Patents
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Abstract
【解決手段】スイッチング素子の第1の主電極と第2の主電極との間に流れる過電流が検出されたとき、前記スイッチング素子のゲートと所定の基準電位との間を導通させて前記ゲートと前記第1の主電極との間に印加される制御電圧を低下させ、前記スイッチング素子をオフさせる第1の制御手段(ソフトシャットダウン回路50)と、前記ゲートと前記第2の主電極との間の帰還容量の充電又は放電に伴い生ずる電流を検出する検出手段(抵抗R1)と、前記過電流及び前記帰還容量の充電又は放電に伴い生ずる電流が検出されたとき、前記ゲートと前記基準電位との間の抵抗値を低くする第2の制御手段(ゲート電位変更回路60)とを備える、半導体駆動装置。
【選択図】図1
Description
スイッチング素子の第1の主電極と第2の主電極との間に流れる過電流が検出されたとき、前記スイッチング素子のゲートと所定の基準電位との間を導通させて前記ゲートと前記第1の主電極との間に印加される制御電圧を低下させ、前記スイッチング素子をオフさせる第1の制御手段と、
前記ゲートと前記第2の主電極との間の帰還容量の充電又は放電に伴い生ずる電流を検出する検出手段と、
前記過電流及び前記帰還容量の充電又は放電に伴い生ずる電流が検出されたとき、前記ゲートと前記基準電位との間の抵抗値を低くする第2の制御手段とを備える、半導体駆動装置を提供するものである。
スイッチング素子の第1の主電極と第2の主電極との間に流れる過電流が検出されたとき、前記スイッチング素子のゲートと前記第1の主電極との間に印加される制御電圧を低下させ、前記スイッチング素子をオフさせる第1の制御手段と、
前記ゲートと前記第2の主電極との間の帰還容量の充電又は放電に伴い生ずる電流を検出する検出手段と、
前記過電流及び前記帰還容量の充電又は放電に伴い生ずる電流が検出されたとき、前記制御電圧の減少速度を速くする第2の制御手段とを備える、半導体駆動装置を提供するものである。
図1は、本発明の一実施形態である半導体駆動装置10の構成を示したブロック図である。半導体駆動装置10は、スイッチング素子20を駆動する回路であって、ゲート駆動回路30と、短絡検出回路40と、ソフトシャットダウン回路50と、抵抗R1と、ゲート電位変更回路60とを備えるものである。半導体駆動装置10は、集積回路によって構成されてもよいし、ディスクリート部品によって構成されてもよい。
図3は、図1の半導体駆動装置10の一具体例である半導体駆動装置11の構成を示した回路図である。図1の構成と同様の構成についての説明は省略又は簡略する。
表1は、半導体駆動装置11の各素子の状態を示した図である。S1は、トランジスタ41のオン/オフの状態を表し、S2は、MOSFET62のオン/オフの状態を表し、S3は、トランジスタ61のオン/オフの状態を表し、S4は、MOSFET52のオン/オフの状態を表す。
図4は、図1の半導体駆動装置10の一変形例である半導体駆動装置12の構成を示した回路図である。半導体駆動装置12は、図3の半導体駆動装置11の抵抗R1をダイオードD1に置き換えたものである。図1,図3の構成と同様の構成についての説明は省略又は簡略する。
図5は、図1の半導体駆動装置10の一具体例である半導体駆動装置13の構成を示したブロック図である。図1の半導体駆動装置10は、IGBT又はNチャネル型のMOSFETを駆動及び保護する回路であるのに対し、図5の半導体駆動装置13は、Pチャネル型のMOSFET22を駆動及び保護する回路である。図1,図3,図4の構成と同様の構成についての説明は省略又は簡略する。
20 スイッチング素子
21 IGBT
22 MOSFET
30 ゲート駆動回路
40 短絡検出回路
50 ソフトシャットダウン回路
60 ゲート電位変更回路
70,71,72,73 電流経路
Ires 帰還容量の充電又は放電に伴い生ずる電流
Cres 帰還容量
Claims (6)
- スイッチング素子の第1の主電極と第2の主電極との間に流れる過電流が検出されたとき、前記スイッチング素子のゲートと所定の基準電位との間を導通させて前記ゲートと前記第1の主電極との間に印加される制御電圧を低下させ、前記スイッチング素子をオフさせる第1の制御手段と、
前記ゲートと前記第2の主電極との間の帰還容量の充電又は放電に伴い生ずる電流を検出する検出手段と、
前記過電流及び前記帰還容量の充電又は放電に伴い生ずる電流が検出されたとき、前記ゲートと前記基準電位との間の抵抗値を低くする第2の制御手段とを備える、半導体駆動装置。 - 前記第2の制御手段は、
前記抵抗値を前記帰還容量の充電又は放電に伴い生ずる電流の検出によって低くする第1の半導体素子と、
前記第1の半導体素子が前記抵抗値を低くすることを前記過電流の検出によって許可する第2の半導体素子とを有する、請求項1に記載の半導体駆動装置。 - 前記第1の半導体素子は、前記帰還容量の充電又は放電に伴い生ずる電流により生ずる電位差が印加されることによって前記抵抗値を低くする素子であり、
前記第2の半導体素子は、前記電位差が前記第1の半導体素子に印加されることを制御する素子である、請求項2に記載の半導体駆動装置。 - 前記電位差は、前記ゲートに接続される素子によって生ずる電圧である、請求項3に記載の半導体駆動装置。
- 前記第1の半導体素子は、前記素子の両端に接続される素子であり、
前記第2の半導体素子は、前記素子の一端と前記第1の半導体素子との間に挿入される素子である、請求項4に記載の半導体駆動装置。 - スイッチング素子の第1の主電極と第2の主電極との間に流れる過電流が検出されたとき、前記スイッチング素子のゲートと前記第1の主電極との間に印加される制御電圧を低下させ、前記スイッチング素子をオフさせる第1の制御手段と、
前記ゲートと前記第2の主電極との間の帰還容量の充電又は放電に伴い生ずる電流を検出する検出手段と、
前記過電流及び前記帰還容量の充電又は放電に伴い生ずる電流が検出されたとき、前記制御電圧の減少速度を速くする第2の制御手段とを備える、半導体駆動装置。
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