JP5293740B2 - 電力用半導体素子の駆動回路 - Google Patents

Description

この発明は、電力用半導体素子の駆動回路に関するものであり、特に電圧変動ｄＶ／ｄｔによって、電力用半導体素子が誤動作することを防止する機能を有する電力用半導体素子の駆動回路に関する。

従来の電力用半導体素子の駆動回路において、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等の自己消弧形の電力用半導体素子を用いる場合には、電力用半導体素子のコレクタ−エミッタ間に電圧変動ｄＶ／ｄｔが印加されると、電力用半導体素子のゲートに付随する寄生容量によって、ゲート電圧が上昇する。ゲート電圧が所定のしきい値電圧を超えると、電力用半導体素子が誤ってオンし、アーム短絡が発生し、電力用半導体素子が破壊するという問題が発生する。この問題を回避するために、電力用半導体素子がオフ状態でゲート−エミッタ間に負電圧を印加する方法がある。しかしながら、この方法ではゲート駆動回路の電源電圧が確立していない状態で電圧変動ｄＶ／ｄｔの電圧が印加されると、電力用半導体素子のスイッチング動作が誤動作する可能性がある。

半導体素子の駆動電力を電力変換器の主回路から供給する電源自給式の駆動回路において、主電源投入後、ゲート駆動回路の電源電圧が確立するまでに、半導体素子のスイッチング動作が誤動作することを防止する方法がある。具体的には、ゲート駆動回路では半導体素子のゲートとエミッタとの間に抵抗とＰチャンネルＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）またはＮチャンネルＦＥＴとを接続する。そして、ゲート駆動回路の電源電圧が立ち上がる前にゲート電圧が上昇した場合には、ＰチャンネルＦＥＴまたはＮチャンネルＦＥＴをオンすることで、ゲート電圧の上昇を制限し、半導体素子のスイッチング動作の誤動作を防止する（例えば、特許文献１参照）。

特開平１０−２８５９０９号公報

従来の電力用半導体素子の駆動回路では、ゲート駆動回路の電源電圧が立ち上がった後はＰチャンネルＦＥＴまたはＮチャンネルＦＥＴをオフ状態に保つために、常時、抵抗に電流を流し続ける必要があり、駆動回路の消費電力が増加するという問題があった。また、ゲート電圧が所定レベルに達したことを検出するためのレベル検出回路が必要であった。さらに、特許文献１では想定されていないが、駆動回路が運転中に停電が発生した場合には、フリーホイールダイオードのリカバリによって大きな電圧変動ｄＶ／ｄｔが電力用半導体素子に印加される場合があり、駆動回路には電圧変動ｄＶ／ｄｔに対する高速応答性が必要とされる。この問題を解決するために、例えば、ＮチャンネルＦＥＴに接続される抵抗の抵抗値を小さくすることが考えられるが、さらに消費電力が増加するという問題もあった。なお、特許文献１には、ノーマリーオンの半導体素子を用いるという記載があるものの、具体的な回路図については示されていない。

この発明は、上述のような課題を解決するためになされたもので、簡単な回路構成で、消費電力を抑えながら、電圧変動ｄＶ／ｄｔに対して高速に応答し、電力用半導体素子の誤動作防止機能を有する電力用半導体素子の駆動回路を得るものである。

【０００７】
【課題を解決するための手段】
この発明に係る電力用半導体素子の駆動回路は、電力用半導体素子のオンオフを制御する制御回路と、前記電力用半導体素子の制御端子間に電圧を供給する直流電源と、前記電力用半導体素子の制御端子間に接続されたスイッチング素子とを備え、前記スイッチング素子は、前記直流電源の電源電圧が低下した場合にオンし、または、前記直流電源の電源電圧が低下した状態で前記電力用半導体素子の制御端子間電圧が上昇した場合にオンし、前記電力用半導体素子の制御端子間を短絡させる電力用半導体素子の駆動回路にであって、前記直流電源の電源電圧の低下を検知し、前記直流電源の電源電圧が所定の電源電圧低下量に達した場合に前記電力用半導体素子をオフする信号を前記制御回路へ出力する電源電圧検知回路を備え、前記所定の電源電圧低下量を前記スイッチング素子がオンする前記直流電源の電源電圧の低下量より小さく、または、前記所定の電源電圧低下量を前記電力用半導体素子の制御端子間電圧が上昇した場合に前記スイッチング素子がオンする前記直流電源の電源電圧の低下量より小さくしたことを特徴とするものである。

この発明に係る電力用半導体素子の駆動回路は、所定の電源電圧低下量をスイッチング素子がオンする直流電源の電源電圧の低下量より小さく、または、所定の電源電圧低下量を電力用半導体素子の制御端子間電圧が上昇した場合にスイッチング素子がオンする直流電源の電源電圧の低下量より小さくしたので、簡単な回路構成で、消費電力を抑えながら、電圧変動ｄＶ／ｄｔに対して高速に応答し、電力用半導体素子の誤動作を防止することができる。

この発明の実施の形態１における電力用半導体素子の駆動回路の構成を示す回路図である。 この発明の実施の形態２における電力用半導体素子の駆動回路の構成を示す回路図である。 この発明の実施の形態３における電力用半導体素子の駆動回路の構成を示す回路図である。 この発明の実施の形態４における電力用半導体素子の駆動回路の構成を示す回路図である。 この発明の実施の形態４における別の電力用半導体素子の駆動回路の構成を示す回路図である。 この発明の実施の形態５における電力用半導体素子の駆動回路の構成を示す回路図である。 この発明の実施の形態６における電力用半導体素子の駆動回路の構成を示す回路図である。

実施の形態１．
図１は、この発明を実施するための実施の形態１における電力用半導体素子の駆動回路の構成を示す回路図である。図１において、電力用半導体素子の駆動回路１００は、制御回路３、オン用ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）４、オフ用ＭＯＳＦＥＴ５、ゲート抵抗６，７、第一の直流電源８、第二の直流電源９、ｄＶ／ｄｔ誤動作防止回路１０によって構成されている。駆動回路１００には、電力用半導体素子であるＩＧＢＴ１が接続されている。ＩＧＢＴ１は、並列接続されたダイオードを備えている。

制御回路３は、電力用半導体素子であるＩＧＢＴ１のオンオフを制御するもので、外部からの制御信号２に従って、オン用ＭＯＳＦＥＴ４およびオフ用ＭＯＳＦＥＴ５を制御する。オン用ＭＯＳＦＥＴ４はゲート抵抗６を介してＩＧＢＴ１のゲートに接続され、オフ用ＭＯＳＦＥＴ５はゲート抵抗７を介してＩＧＢＴ１のゲートに接続されている。制御回路３がオン用ＭＯＳＦＥＴ４をオン、オフ用ＭＯＳＦＥＴ５をオフすることによって、ゲート抵抗６を介してＩＧＢＴ１のゲートに充放電電流が流れ、ＩＧＢＴ１をオンする。一方、制御回路３がオン用ＭＯＳＦＥＴ４をオフ、オフ用ＭＯＳＦＥＴ５をオンすることによって、ゲート抵抗７を介してＩＧＢＴ１のゲートに充放電電流が流れ、ＩＧＢＴ１をオフする。

第一の直流電源８および第二の直流電源９は、ＩＧＢＴ１の制御端子間に電圧を供給する直流電源を構成している。第一の直流電源８は、ＩＧＢＴ１がオン状態でＩＧＢＴ１の制御端子間であるゲート−エミッタ間に正電圧を供給し、第二の直流電源９は、ＩＧＢＴ１がオフ状態でＩＧＢＴ１の制御端子間であるゲート−エミッタ間に負電圧を供給するものである。ＩＧＢＴ１がオン状態の場合には、制御回路３によってオン用ＭＯＳＦＥＴ４がオン、オフ用ＭＯＳＦＥＴ５がオフとなっているので、ＩＧＢＴ１のゲート−エミッタ間には、第一の直流電源８の電源電圧によって正電圧が印加される。ＩＧＢＴ１のエミッタには第二の直流電源９が接続されており、ＩＧＢＴ１がオフ状態の場合には、制御回路３によってオン用ＭＯＳＦＥＴ４がオフ、オフ用ＭＯＳＦＥＴ５がオンとなっているので、ＩＧＢＴ１のゲート−エミッタ間には、第二の直流電源９の電源電圧Ｖｅによって負電圧−Ｖｅが印加される。

ＩＧＢＴ１のゲート−エミッタ間にはｄＶ／ｄｔ誤動作防止回路１０が接続されている。ｄＶ／ｄｔ誤動作防止回路１０は、ノーマリーオン素子であるｎチャンネルＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１１、および、ＩＧＢＴ１のエミッタ側からゲート側へ逆電流が流れることを防止するために設けられたダイオード１２によって構成されている。ＪＦＥＴ１１は、ＩＧＢＴ１のゲート−エミッタ間（電力用半導体素子の制御端子間）に接続されたスイッチング素子である。ＪＦＥＴ１１のゲート（制御端子）は第二の直流電源９の負極側である駆動回路１００のＧＮＤに接続され、ＪＦＥＴ１１のソースはＩＧＢＴ１のエミッタに接続され、ＪＦＥＴ１１のドレインはダイオード１２を介してＩＧＢＴ１のゲートに接続されている。ダイオード１２は、ＪＦＥＴ１１に対して直列接続され、ＩＧＢＴ１のゲート−エミッタ間に接続されている。ダイオード１２のアノードは、ＩＧＢＴ１のゲートに接続され、ダイオード１２のカソードは、ＪＦＥＴ１１に接続されている。

次に、駆動回路１００の動作について説明する。正常状態、すなわち、第二の直流電源９の電源電圧が確立している状態では、ＩＧＢＴ１のオフ期間中に、例えばＩＧＢＴ１に並列接続されたダイオードのリカバリ動作等によってＩＧＢＴ１に電圧変動ｄＶ／ｄｔが印加された場合でも、ＩＧＢＴ１のゲート−エミッタ間には負電圧−Ｖｅが印加されている。このため、ＩＧＢＴ１のゲート−エミッタ間電圧が上昇したとしても、ゲート−エミッタ間電圧はＩＧＢＴ１のしきい値電圧以下に抑えられるので、ＩＧＢＴ１が誤ってオンすることはない。また、ＪＦＥＴ１１のゲート−ソース間には負電圧−Ｖｅが印加されており、ＪＦＥＴ１１のしきい値電圧Ｖｇｓ（ｏｆｆ）の絶対値｜Ｖｇｓ｜を負電圧−Ｖｅの絶対値｜Ｖｅ｜より低く設定することによって、ＪＦＥＴ１１はオフとなり、ｄＶ／ｄｔ誤動作防止回路１０には電流は流れない。このため、正常状態でのＩＧＢＴ１のスイッチング動作に影響を与えることはない。

一方、異常状態、すなわち、停電等によって第二の直流電源９の電源電圧が低下すると、ＩＧＢＴ１のゲート−エミッタ間に印加される負電圧−Ｖｅの絶対値｜Ｖｅ｜が低下する。そして、負電圧−Ｖｅの絶対値｜Ｖｅ｜がＪＦＥＴ１１のしきい値電圧Ｖｇｓ（ｏｆｆ）の絶対値｜Ｖｇｓ｜より低下するとＪＦＥＴ１１がオンする。つまり、直流電源である第二の直流電源９の電源電圧が低下した場合に、ＪＦＥＴ１１がオンする。この結果、ＪＦＥＴ１１は、ＩＧＢＴ１のゲート−エミッタ間を短絡する。このため、この状態でＩＧＢＴ１に電圧変動ｄＶ／ｄｔが印加されてもＩＧＢＴ１のゲート電圧の上昇が抑制され、ＩＧＢＴ１が誤ってオンする誤動作を防止することができる。

本発明の電力用半導体素子の駆動回路では、ＪＦＥＴ１１を駆動するために別の駆動回路や電源等を設ける必要がなく、簡単な回路構成によって、電圧変動ｄＶ／ｄｔに起因するＩＧＢＴ１の誤動作を抑制することができる。また、正常時には、ＪＦＥＴ１１を含むｄＶ／ｄｔ誤動作防止回路１０内に電流が流れることがないので、駆動回路１００の消費電力を抑えることができる。さらに、第二の直流電源９の電源電圧が低下し、負電圧−Ｖｅの絶対値｜Ｖｅ｜がＪＦＥＴ１１のしきい値電圧Ｖｇｓ（ｏｆｆ）の絶対値｜Ｖｇｓ｜より低下した時点でＪＦＥＴ１１がオンするため、高速応答性が良く、ＩＧＢＴ１のゲート駆動用の電源の立上げ時のみならず、運転状態で停電が発生し、ダイオードのリカバリによる大きな電圧変動ｄＶ／ｄｔが印加された場合に対してもＩＧＢＴ１の誤動作を防止できる。

本実施の形態に示したｄＶ／ｄｔ誤動作防止回路１０の回路構成は一例であり、電圧変動ｄＶ／ｄｔによる誤動作防止の機能を満たしていれば良く、ＪＦＥＴ１１を多並列で用いたり、電流制限用に電圧変動ｄＶ／ｄｔの印加によってもＩＧＢＴ１が誤動作しない程度の低インピーダンスの抵抗をＪＦＥＴ１１のゲートまたはドレインに接続したりしても良い。また、本実施の形態ではノーマリーオン素子としてＪＦＥＴ１１を用いたが、その機能を満たしていれば良く、例えばディプレッション型ＭＯＳＦＥＴ等に置換えても良い。

以上のように、ノーマリーオン素子をＩＧＢＴ１のゲート−エミッタ間に接続することという簡単な回路構成で、消費電力を抑えながら、電圧変動ｄＶ／ｄｔに対する高速応答が可能であり、電力用半導体素子の誤動作防止機能を有する電力用半導体素子の駆動回路を得ることができる。

実施の形態２．
図２は、この発明を実施するための実施の形態２における電力用半導体素子の駆動回路の構成を示す回路図である。本実施の形態の電力用半導体素子の駆動回路は、ｄＶ／ｄｔ誤動作防止回路に電流増幅段を備えた点が実施の形態１と異なる。電流増幅段は、電力用半導体素子のゲート容量が大きく、ノーマリーオン素子であるＪＦＥＴの電流容量が不足するような場合に対応して、ＪＦＥＴのソース電流を増幅し、ｄＶ／ｄｔ誤動作防止回路に流れる電流を大きくする増幅回路である。図２において、図１と同一の符号を付したものは、同一またはこれに相当するものであり、このことは明細書の全文において共通することである。また、明細書全文に表れている構成要素の態様は、あくまで例示であってこれらの記載に限定されるものではない。

本実施の形態のｄＶ／ｄｔ誤動作防止回路３０において、ノーマリーオン素子であるＪＦＥＴ１１のゲートが駆動回路１１０のＧＮＤに接続され、ＪＦＥＴ１１のドレインがダイオード１２を介してＩＧＢＴ１のゲートに接続される点は実施の形態１と同様である。そして、ｄＶ／ｄｔ誤動作防止回路３０には、増幅回路を構成する電流増幅用のｎｐｎトランジスタ１３、ダイオード１４、および抵抗１５が追加されている。ｎｐｎトランジスタ１３は、ＩＧＢＴ１のゲート−エミッタ間に接続され、ＪＦＥＴ１１に流れる電流を増幅するノーマリーオフのスイッチング素子である。ＪＦＥＴ１１のソースは抵抗１５を介して、ＩＧＢＴ１のエミッタに接続される。また、ＪＦＥＴ１１のソースは電流増幅用のｎｐｎトランジスタ１３の制御端子であるベースにも接続されている。ｎｐｎトランジスタ１３のエミッタはＩＧＢＴ１のエミッタに、ｎｐｎトランジスタ１３のコレクタはダイオード１４を介してＩＧＢＴ１のゲートに接続されている。

次に、駆動回路１１０の動作について説明する。正常状態、すなわち、第二の直流電源９の電源電圧が確立した状態では、ＪＦＥＴ１１はオフしており、ｎｐｎトランジスタ１３もオフとなり、ｄＶ／ｄｔ誤動作防止回路３０内に電流は流れない。異常状態、すなわち、停電等によって第二の直流電源９の電源電圧が低下すると、ＩＧＢＴ１のゲート−エミッタ間に印加される負電圧−Ｖｅの絶対値｜Ｖｅ｜が低下する。そして、負電圧−Ｖｅの絶対値｜Ｖｅ｜がＪＦＥＴ１１のしきい値電圧Ｖｇｓ（ｏｆｆ）の絶対値｜Ｖｇｓ｜より低下するとＪＦＥＴ１１がオンする。この状態でＩＧＢＴ１に電圧変動ｄＶ／ｄｔが印加されると、ＩＧＢＴ１のゲート電圧が上昇し、ｎｐｎトランジスタ１３のベースに電流が流れ、ｎｐｎトランジスタ１３がオンする。つまり、直流電源である第二の直流電源９の電源電圧が低下した状態でＩＧＢＴ１の制御端子間電圧であるゲート電圧が上昇した場合に、ｎｐｎトランジスタ１３がオンする。これにより、ＩＧＢＴ１のゲート−エミッタ間が短絡され、ＩＧＢＴ１のゲート電圧の上昇が抑制され、ＩＧＢＴ１が誤ってオンする誤動作を防止できる。

ｎｐｎトランジスタ１３を備えたことによって、実施の形態１に示したｄＶ／ｄｔ誤動作防止回路１０に比べてｄＶ／ｄｔ誤動作防止回路３０に流れる電流が増幅されるので、ＩＧＢＴ１のゲート容量が大きい場合でも、ＩＧＢＴ１の誤動作を防止することが出来る。なお、ＪＦＥＴ１１のしきい値Ｖｇｓ（ｏｆｆ）の絶対値｜Ｖｇｓ｜は、実施の形態１と同様に正常時の負電圧−Ｖｅの絶対値｜Ｖｅ｜より低く設定する必要があるが、本実施の形態ではｎｐｎトランジスタ１３がオンするベース−エミッタ間電圧ＶｂｅもＪＦＥＴ１１のソースに印加されるため、ｎｐｎトランジスタ１３のベース−エミッタ間電圧Ｖｂｅの絶対値｜Ｖｂｅ｜をＪＦＥＴ１１のしきい値Ｖｇｓ（ｏｆｆ）の絶対値｜Ｖｇｓ｜より低く設定する。

本実施の形態において、電流増幅用のトランジスタとしてｎｐｎトランジスタ１３を用いたが、ｎチャンネルＭＯＳＦＥＴを用いても良い。この場合には、ＭＯＳＦＥＴのゲート−ソース間のしきい値電圧Ｖｔｈの絶対値｜Ｖｔｈ｜をＪＦＥＴ１１のしきい値Ｖｇｓ（ｏｆｆ）の絶対値｜Ｖｇｓ｜より低く設定する。なお、本実施の形態において説明したｄＶ／ｄｔ誤動作防止回路３０の構成はＪＦＥＴ１１のソース電流を増幅するための一例であり、ｄＶ／ｄｔ誤動作防止回路がその機能を満たしていれば良く、必要な電流容量に応じてＪＦＥＴ１１やｎｐｎトランジスタ１３を多並列で用いても良いし、ｎｐｎトランジスタ１３をダーリントン接続しても良いし、ＪＦＥＴ１１のゲートやドレイン、ｎｐｎトランジスタ１３のコレクタやベースに電流制限用の抵抗を接続しても良い。

以上のような構成によって、ＩＧＢＴ１のゲート−エミッタ間にノーマリーオン素子であるＪＦＥＴ１１のみを接続した場合に比べて、ｎｐｎトランジスタ１３等によって電流が増幅されるため、ＩＧＢＴ１の制御端子（ゲート端子）の容量が大きく、ＪＦＥＴ１１だけでは電流容量が不足する場合でも、ＩＧＢＴ１が誤ってオンする誤動作を防止することができる。

実施の形態３．
図３は、この発明を実施するための実施の形態３における電力用半導体素子の駆動回路の構成を示す回路図である。本実施の形態の電力用半導体素子の駆動回路は、ｄＶ／ｄｔ誤動作防止回路の電流増幅用のトランジスタとしてｐｎｐトランジスタを備えた点が実施の形態２と異なる。ｄＶ／ｄｔ誤動作防止回路４０には、増幅回路を構成する電流増幅用のｐｎｐトランジスタ１６、ダイオード１４、および抵抗１５が設けられている。

本実施の形態のｄＶ／ｄｔ誤動作防止回路４０において、ノーマリーオン素子であるＪＦＥＴ１１のゲートが駆動回路１２０のＧＮＤに接続され、ＪＦＥＴ１１のソースがＩＧＢＴ１のエミッタに接続され、ＪＦＥＴ１１のドレインは抵抗１５およびダイオード１２を介してＩＧＢＴ１のゲートに接続されている。また、ＪＦＥＴ１１のドレインはｐｎｐトランジスタ１６の制御端子であるベースにも接続されている。ｐｎｐトランジスタ１６は、ＩＧＢＴ１のゲート−エミッタ間に接続され、ＪＦＥＴ１１に流れる電流を増幅するノーマリーオフのスイッチング素子である。ｐｎｐトランジスタ１６のエミッタはダイオード１４を介してＩＧＢＴ１のゲートに接続され、ｐｎｐトランジスタ１６のコレクタはＩＧＢＴ１のエミッタに接続されている。

なお、本実施の形態では、ダイオード１２のアノードをＩＧＢＴ１のゲートに接続しているが、ダイオード１２のアノードを第一の直流電源８の正極側に接続したり、ダイオード１２を設置せずに、抵抗１５を第一の直流電源８の正極側に接続したりしても良い。また、ｐｎｐトランジスタ１６のコレクタをＩＧＢＴ１のエミッタに接続しているが、ｐｎｐトランジスタ１６のコレクタを駆動回路１２０のＧＮＤに接続しても良い。

次に、駆動回路１２０の動作について説明する。正常状態、すなわち、第二の直流電源９の電源電圧が確立した状態では、ＪＦＥＴ１１はオフしており、ｐｎｐトランジスタ１６もオフとなり、ｄＶ／ｄｔ誤動作防止回路４０内に電流は流れない。異常状態、すなわち、停電等により第二の直流電源９の電源電圧が低下すると、ＩＧＢＴ１のゲート−エミッタ間に印加される負電圧−Ｖｅの絶対値｜Ｖｅ｜が低下する。そして、負電圧−Ｖｅの絶対値｜Ｖｅ｜がＪＦＥＴ１１のしきい値電圧Ｖｇｓ（ｏｆｆ）の絶対値｜Ｖｇｓ｜より低下するとＪＦＥＴ１１がオンする。この状態でＩＧＢＴ１に電圧変動ｄＶ／ｄｔが印加されると、ＩＧＢＴ１のゲート電圧が上昇し、ｐｎｐトランジスタ１６のベースに電流が流れ、ｐｎｐトランジスタ１６がオンする。つまり、直流電源である第二の直流電源９の電源電圧が低下した状態でＩＧＢＴ１の制御端子間電圧であるゲート電圧が上昇した場合に、ｐｎｐトランジスタ１６がオンする。これにより、ＩＧＢＴ１のゲート−エミッタ間が短絡され、ＩＧＢＴ１のゲート電圧の上昇が抑制され、ＩＧＢＴ１が誤ってオンする誤動作を防止できる。

ｐｎｐトランジスタ１６を備えたことによって、実施の形態１に示したｄＶ／ｄｔ誤動作防止回路１０に比べてｄＶ／ｄｔ誤動作防止回路４０に流れる電流が増幅されるので、ＩＧＢＴ１のゲート容量が大きい場合でも、ＩＧＢＴ１の誤動作を防止することが出来る。

ここで、電流増幅用のトランジスタとしてｎｐｎトランジスタに代えてｐｎｐトランジスタ１６を用いることの特長について説明する。実施の形態２のようにｎｐｎトランジスタ（またはｐチャンネルＭＯＳＦＥＴ）を用いる場合には、ｎｐｎトランジスタのベース−エミッタ間電圧がＪＦＥＴ１１のソース−ゲート間にも印加されるので、ＪＦＥＴ１１のしきい値Ｖｇｓ（ｏｆｆ）の絶対値｜Ｖｇｓ｜を、ｎｐｎトランジスタ１３のベース−エミッタ間電圧Ｖｂｅの絶対値｜Ｖｂｅ｜またはＭＯＳＦＥＴのゲート−ソース間のしきい値電圧Ｖｔｈの絶対値｜Ｖｔｈ｜より高く設定する必要があった。しかしながら、本実施の形態のようにｐｎｐトランジスタ１６を用いる場合には、ＪＦＥＴ１１のゲート−ソース間に印加される電圧は第二の直流電源９の電源電圧による負電圧−Ｖｅのみとなり、ＪＦＥＴ１１のしきい値電圧Ｖｇｓ（ｏｆｆ）の絶対値｜Ｖｇｓ｜を、ｎｐｎトランジスタ１３のベース−エミッタ間電圧Ｖｂｅの絶対値｜Ｖｂｅ｜またはＭＯＳＦＥＴのゲート−ソース間のしきい値電圧Ｖｔｈの絶対値｜Ｖｔｈ｜より高く設定する必要がない。単に正常時の第二の直流電源９の電源電圧による負電圧−Ｖｅに対して、ＪＦＥＴ１１のしきい値電圧Ｖｇｓ（ｏｆｆ）の絶対値｜Ｖｇｓ｜を負電圧−Ｖｅの絶対値｜Ｖｅ｜より低く設定すればよく、広い範囲でしきい値を設定することができる。

なお、本実施の形態において説明したｄＶ／ｄｔ誤動作防止回路４０の構成はＪＦＥＴ１１のソース電流を増幅するための一例であり、ｄＶ／ｄｔ誤動作防止回路がその機能を満たしていれば良く、必要な電流容量に応じてＪＦＥＴ１１やｐｎｐトランジスタ１６を多並列で用いても良いし、ｐｎｐトランジスタ１６をダーリントン接続しても良いし、ＪＦＥＴ１１のゲートやドレイン、ｐｎｐトランジスタ１６のコレクタやベースに電流制限用の抵抗を接続しても良い。

以上のような構成によって、ＩＧＢＴ１のゲート−エミッタ間にノーマリーオン素子であるＪＦＥＴ１１のみを接続した場合に比べて、ｐｎｐトランジスタ１６等によって電流が増幅されるため、ＩＧＢＴ１の制御端子（ゲート端子）の容量が大きく、ＪＦＥＴ１１だけでは電流容量が不足する場合でも、ＩＧＢＴ１が誤ってオンする誤動作を防止することができる。

実施の形態４．
図４は、この発明を実施するための実施の形態４における電力用半導体素子の駆動回路の構成を示す回路図である。本実施の形態の電力用半導体素子の駆動回路は、電源電圧検知回路を備えた点が実施の形態１と異なる。

実施の形態１〜３においては、停電等によって駆動回路内の直流電源の電源電圧が低下した場合には、ＪＦＥＴ、トランジスタ、またはＭＯＳＦＥＴを用いてＩＧＢＴ１のゲート−エミッタ間を短絡することによってＩＧＢＴ１が誤ってオンする誤動作を防止している。しかしながら、ＩＧＢＴ１がオン状態で停電等が発生して直流電源の電源電圧が低下することも起こりうる。この場合、ゲート抵抗を介してＩＧＢＴ１をオフするよりも早く、ｄＶ／ｄｔ誤動作防止回路が動作すると、ＩＧＢＴ１のゲート−エミッタ間が短絡され、急速にＩＧＢＴ１がターンオフしてしまうという問題が発生する可能性がある。ｄＶ／ｄｔ誤動作防止回路に制限抵抗を設けることによって、急速なＩＧＢＴ１のターンオフを回避することも可能であるが、大きな電圧変動ｄＶ／ｄｔが印加された場合には、ｄＶ／ｄｔ誤動作防止回路の動作が遅れる可能性もある。そこで、本実施の形態における電力用半導体素子の駆動回路は、ｄＶ／ｄｔ誤動作防止回路が動作する前に、ＩＧＢＴ１を正常にターンオフする機能を追加したものである。

図４において、電力用半導体素子の駆動回路１３０には、実施の形態１に示した電力用半導体素子の駆動回路１００に加えて、電源電圧検知回路１７が追加されている。なお、実施の形態１〜３に示した以外のｄＶ／ｄｔ誤動作防止回路であっても直流電源の電源電圧が低下した状態でＩＧＢＴのゲート電圧の上昇を抑制するという機能があれば、例えばノーマリーオン素子を用いずに、ノーマリーオフ素子を用いた回路であっても、急速なＩＧＢＴのターンオフを回避するという機能は満足する。

電源電圧検知回路１７は例えばコンパレータ等によって構成され、第二の直流電源９の電源電圧を検知するために、第二の直流電源９の正極側に接続されている。電源電圧検知回路１７の電圧検知レベルは、第二の直流電源９の電源電圧がΔＶ低下した時点で電圧低下を検知できるように設定されている。ここで、ΔＶは電源電圧検知回路１７が検知する所定の電源電圧低下量である。また、電源電圧検知回路１７の電圧検知レベルは、ｄＶ／ｄｔ誤動作防止回路１０が動作し始める電圧より高く設定されている。第二の直流電源９の電源電圧が電圧検知レベル以下に低下する、つまり、第二の直流電源９の電源電圧が所定の電源電圧低下量に達すると、電源電圧検知回路１７は制御回路３へオフ信号を出力し、制御回路３はＩＧＢＴ１をターンオフするか、または、ＩＧＢＴ１のオフ状態を維持するようにオン用ＭＯＳＦＥＴ４およびオフ用ＭＯＳＦＥＴ５を制御する。このような動作を行うので、停電等によって第二の直流電源９の電源電圧が低下した場合でも、ｄＶ／ｄｔ誤動作防止回路１０が動作するより前にＩＧＢＴ１を正常にターンオフすることができる。

ここで、実施の形態１に示したｄＶ／ｄｔ誤動作防止回路を用いた場合における、電源電圧検知回路１７の電圧検知レベル「Ｖｅ−ΔＶ」の設定について説明する。ＪＦＥＴ１１のしきい値電圧Ｖｇｓ（ｏｆｆ）の絶対値｜Ｖｇｓ｜に対して電源電圧検知回路１７の電圧検知レベル「Ｖｅ−ΔＶ」の絶対値｜Ｖｅ−ΔＶ｜が、｜Ｖｅ−ΔＶ｜＞｜Ｖｇｓ｜の関係を満たすように電圧検知レベルを設定する。ここで、電源電圧Ｖｅとスイッチング素子であるＪＦＥＴ１１がオンするしきい値電圧Ｖｇｓ（ｏｆｆ）との差分が、ＪＦＥＴ１１がオンする第二の直流電源９の電源電圧の低下量となる。つまり、｜Ｖｅ−ΔＶ｜＞｜Ｖｇｓ｜の関係を満たすということは、電源電圧検知回路１７が検知する所定の電源電圧低下量をＪＦＥＴ１１がオンする第二の直流電源９の電源電圧の低下量より小さくすることである。

このように設定することによって、ＩＧＢＴ１がオン状態で第二の直流電源９の電源電圧が低下した場合、第二の直流電源９の電源電圧が正常値ＶｅからΔＶ低下した時点で、電源電圧検知回路１７が第二の直流電源９の電源電圧の低下を検知する。そして、電源電圧検知回路１７が制御回路３にオフ指令を出力し、制御回路３がＩＧＢＴ１をターンオフする。次に、第二の直流電源９の電源電圧がＪＦＥＴ１１のしきい値電圧Ｖｇｓ（ｏｆｆ）まで低下した時点でＪＦＥＴ１１がオン状態となり、電圧変動ｄＶ／ｄｔが印加されてもＩＧＢＴ１のゲート電圧の上昇を抑制する。

なお、図４の電力用半導体素子の駆動回路１３０では、電源電圧検知回路１７が第二の直流電源９の電源電圧の低下を検知する例を示している。しかしながら、図５の電力用半導体素子の駆動回路１４０に示すように、電源電圧検知回路１７を第一の直流電源８の正極側に接続し、第一の直流電源８と第二の直流電源９とを合せた電源電圧の電圧低下を検知しても良い。この場合でも、電源電圧検知回路１７が電源電圧の電圧低下を検知し、ＩＧＢＴ１をターンオフする前に、ｄＶ／ｄｔ誤動作防止回路１０が動作しないように電源電圧検知回路１７の電圧検知レベルとｄＶ／ｄｔ誤動作防止回路１０が動作し始める電圧（例えば、ＪＦＥＴ１１のしきい値電圧Ｖｇｅ（ｏｆｆ））を設定する。

図５のように、第一の直流電源８の正極側で電圧検知を行うと、第一の直流電源８と第二の直流電源９のどちらの電源電圧がどのような割合で低下しているが不明であるが、第二の直流電源９の電源電圧のみが低下するという前提で電圧検知レベルを設定しておけば、ｄＶ／ｄｔ誤動作防止回路１０が先に動作しないように設定することができる。例えば、第二の直流電源９の電源電圧のみが低下する場合、電源電圧検知回路１７は第一の直流電源８と第二の直流電源９とを合せた電源電圧がΔＶ低下した時点で検知するように、｜Ｖｅ−ΔＶ｜＞｜Ｖｇｓ｜の関係を満たすように電圧検知レベル「Ｖｅ−ΔＶ」を設定する。そして、直流電源の種類によっては停電が発生した場合に、第一の直流電源８と第二の直流電源９との低下の割合が決まる場合もあるので、その場合にはその低下の割合に応じて電圧検知回路１７の電圧検知レベルとＪＦＥＴ１１のしきい値電圧Ｖｇｓ（ｏｆｆ）との設定範囲を広げればよい。

なお、実施の形態２、３に対しても、本実施の形態において示した電源電圧検知回路１７を加えることによって、実施の形態２、３で説明した効果に加え、本実施の形態で得られる効果も併せて得ることができる。

以上のように第一の直流電源８および第二の直流電源９の少なくとも何れか一方から供給される電圧の低下を検知する電源電圧検知回路１７を備えたので、電力用半導体素子のオン期間中に停電等で駆動回路１３０の直流電源の電源電圧が低下した場合でも、スイッチング素子がオンするより前に、電源電圧検知回路１７によって電力用半導体素子を正常にオフできるため、電力用半導体素子を高速にターンオフすることを防ぐことができる。

実施の形態５．
図６は、この発明を実施するための実施の形態５における電力用半導体素子の駆動回路の構成を示す回路図である。本実施の形態の電力用半導体素子の駆動回路は、ｄＶ／ｄｔ誤動作防止回路にノーマリーオン素子の代わりにノーマリーオフ素子を用いた点が実施の形態４と異なる。

ノーマリーオフ素子を用いたｄＶ／ｄｔ誤動作防止回路５０は、第一のｎｐｎトランジスタ１８、第二のｎｐｎトランジスタ１９、第一のｎｐｎトランジスタ１８のベース−エミッタ間に第二の直流電源９の電源電圧を分圧して入力するための抵抗２０，２１、ＩＧＢＴ１のゲート−エミッタ間に直列接続され、その接続点に第一のｎｐｎトランジスタ１８のコレクタおよび第二のｎｐｎトランジスタ１９のベースが接続されている抵抗２２，２３によって構成されている。

駆動回路１５０の動作について説明する。正常状態、すなわち、第二の直流電源９の電源電圧が確立された状態では、第一のｎｐｎトランジスタ１８のベース−エミッタ間には第二の直流電源９の電源電圧を抵抗２０，２１で分圧した電圧が印加され、第一のｎｐｎトランジスタ１８がオン状態となる。第一のｎｐｎトランジスタ１８がオン状態になると、第二のｎｐｎトランジスタ１９のベース電圧は駆動回路１５０のＧＮＤ相当の電圧となり、第二のｎｐｎトランジスタ１９はオフ状態となり、ＩＧＢＴ１の通常のスイッチング動作に影響を与えない。

停電等によって第二の直流電源９の電源電圧が低下した場合、電源電圧検知回路１７の電圧検知レベルをｄＶ／ｄｔ誤動作防止回路５０のしきい値より高く設定しているので、まず、電源電圧検知回路１７が動作し、ＩＧＢＴ１をターンオフまたはオフ状態を維持する。そして、さらに第二の直流電源９の電源電圧が低下すると第一のｎｐｎトランジスタ１８のベース−エミッタ間電圧が低下し、第一のｎｐｎトランジスタ１８がオフする。この状態で電圧変動ｄＶ／ｄｔが印加されてＩＧＢＴ１のゲート電圧が上昇すると、抵抗２２を通して第二のｎｐｎトランジスタ１９のベースに電流が流れ、第二のｎｐｎトランジスタ１９がオンする。第二のｎｐｎトランジスタ１９がオンすることによって、ＩＧＢＴ１のゲート−エミッタ間が短絡され、ＩＧＢＴ１のゲート電圧の上昇を抑制することができる。つまり、実施の形態４と同様に電源電圧検知回路１７が検知する所定の電源電圧低下量を、ＩＧＢＴ１の制御端子間電圧であるゲート電圧が上昇した場合に、第二のｎｐｎトランジスタ１９がオンする第二の直流電源９の電源電圧の低下量より小さくしている。

なお、第一および第二のｎｐｎトランジスタ１８，１９の特性や回路定数によっては第二のｎｐｎトランジスタ１９に逆電流が流れる場合があるため、そのような場合には第二のｎｐｎトランジスタ１９とＩＧＢＴ１のゲートとの間に逆電流防止用のダイオードを挿入すればよい。この逆電流防止用のダイオードは、カソードが第二のｎｐｎトランジスタ１９側になるように挿入する。

なお、本実施の形態において説明したｄＶ／ｄｔ誤動作防止回路５０の構成は一例であり、ｄＶ／ｄｔ誤動作防止回路がその機能を満たしていれば良く、必要な電流容量に応じて第二のｎｐｎトランジスタ１９を多並列で用いても良いし、第二のｎｐｎトランジスタ１９をダーリントン接続しても良いし、ＪＦＥＴ１１のゲートやドレイン、第二のｎｐｎトランジスタ１９のコレクタやベースに電流制限用の抵抗を接続しても良い。

また、本実施の形態において、正常時には第一のｎｐｎトランジスタ１８がオン状態であり、ＩＧＢＴ１もオン状態であると、抵抗２２に電流が流れ続ける。このため、抵抗２２での消費電力を抑えるためには抵抗２２の抵抗値を大きくする必要がある。これによって、第二のｎｐｎトランジスタ１９のベース電流が小さくなるため、第二のｎｐｎトランジスタ１９をダーリントン接続することは有効である。また、本実施の形態においてはｎｐｎトランジスタを用いたが、ｎｐｎトランジスタの代わりにｎチャンネルＭＯＳＦＥＴを用いてもよい。

また、図６において、電源電圧検知回路１７が第二の直流電源９の電源電圧の低下を検知する例を示しているが、実施の形態４にて説明したように電源電圧検知回路１７を第一の直流電源８の正極側と駆動回路１５０のＧＮＤとの間に接続し、第一の直流電源８と第二の直流電源９とを合せた電源電圧の電圧低下を検知しても良い。この場合でも、電源電圧検知回路１７が電源電圧の電圧低下を検知し、ＩＧＢＴ１をターンオフする前に、ｄＶ／ｄｔ誤動作防止回路５０が動作しないように電源電圧検知回路１７の電圧検知レベルとｄＶ／ｄｔ誤動作防止回路５０が動作し始める電圧を設定する。

以上のように、ｄＶ／ｄｔ誤動作防止回路５０にノーマリーオフ素子である第一および第二のｎｐｎトランジスタ１８，１９を用いたので、簡単な回路構成でＩＧＢＴ１の誤動作を抑制することができる。また、電源電圧検知回路１７を設けたことによって、ＩＧＢＴ１のオン期間中に停電等で駆動回路１５０の直流電源の電源電圧が低下した場合でも、ｄＶ／ｄｔ誤動作防止回路５０のノーマリーオフ素子がオンするより前に、電力用半導体素子を正常にオフできるため、電力用半導体素子を高速にターンオフすることを防ぐことができる。

実施の形態６．
図７は、この発明を実施するための実施の形態６における電力用半導体素子の駆動回路の構成を示す回路図である。本実施の形態の電力用半導体素子の駆動回路は、直流電源がＩＧＢＴ１の制御端子間であるゲート−エミッタ間に正電圧を供給する第一の直流電源のみで構成される点が実施の形態５と異なる。本実施の形態はコレクタ−エミッタ間の電圧変動ｄＶ／ｄｔが小さい場合等、オフ状態でゲート−エミッタ間に負電圧を印加しなくても電力用半導体素子が誤動作しない場合に適用されるものである。

図７において、電源電圧検知回路１７を第一の直流電源８の正極側に接続し、第一の直流電源８の電圧低下を検知している。また、抵抗２０は第一の直流電源８の負極側ではなく、第一の直流電源８の正極側に接続されている。ノーマリーオフ素子を用いたｄＶ／ｄｔ誤動作防止回路６０は、第一のｎｐｎトランジスタ１８、第二のｎｐｎトランジスタ１９、第一のｎｐｎトランジスタ１８のベース−エミッタ間に第一の直流電源８の電源電圧を分圧して入力するための抵抗２０，２１、ＩＧＢＴ１のゲート−エミッタ間に直列接続され、その接続点に第一のｎｐｎトランジスタ１８のコレクタおよび第二のｎｐｎトランジスタ１９のベースが接続されている抵抗２２，２３によって構成されている。

駆動回路１６０の動作について説明する。正常状態、すなわち、第一の直流電源８の電源電圧が確立された状態では、第一の直流電源８の正極側に接続された抵抗２０を介して第一の直流電源８の電源電圧を抵抗２０，２１で分圧した電圧が、第一のｎｐｎトランジスタ１８のベース−エミッタ間に印加され、第一のｎｐｎトランジスタ１８がオン状態となる。ここで第一のｎｐｎトランジスタ１８のコレクタ−エミッタ間電圧を第二のｎｐｎトランジスタ１９がオン状態となるベース−エミッタ間電圧より低くなるように設定することにより、第二のｎｐｎトランジスタ１９はオフ状態となり、ＩＧＢＴ１の通常のスイッチング動作に影響を与えない。

停電等によって第一の直流電源８の電源電圧が低下した場合、電源電圧検知回路１７の電圧検知レベルをｄＶ／ｄｔ誤動作防止回路６０のしきい値より高く設定しているので、まず、電源電圧検知回路１７が動作し、ＩＧＢＴ１をターンオフまたはオフ状態を維持する。そして、さらに第一の直流電源８の電源電圧が低下すると第一のｎｐｎトランジスタ１８のベース−エミッタ間電圧が低下し、第一のｎｐｎトランジスタ１８がオフする。この状態で電圧変動ｄＶ／ｄｔが印加されてＩＧＢＴ１のゲート電圧が上昇すると、抵抗２２を通して第二のｎｐｎトランジスタ１９のベースに電流が流れ、第二のｎｐｎトランジスタ１９がオンする。第二のｎｐｎトランジスタ１９がオンすることによって、ＩＧＢＴ１のゲート−エミッタ間が短絡され、ＩＧＢＴ１のゲート電圧の上昇を抑制することができる。

なお、第一および第二のｎｐｎトランジスタ１８，１９の特性や回路定数によっては第二のｎｐｎトランジスタ１９に逆電流が流れる場合があるため、そのような場合には第二のｎｐｎトランジスタ１９とＩＧＢＴ１のゲートとの間に逆電流防止用のダイオードを挿入すればよい。この逆電流防止用のダイオードは、カソードが第二のｎｐｎトランジスタ１９側になるように挿入する。

なお、本実施の形態において説明したｄＶ／ｄｔ誤動作防止回路６０の構成は一例であり、ｄＶ／ｄｔ誤動作防止回路がその機能を満たしていれば良く、必要な電流容量に応じて第二のｎｐｎトランジスタ１９を多並列で用いても良いし、第二のｎｐｎトランジスタ１９をダーリントン接続しても良いし、ＪＦＥＴ１１のゲートやドレイン、第二のｎｐｎトランジスタ１９のコレクタやベースに電流制限用の抵抗を接続しても良い。

以上のように、直流電源を第一の直流電源１のみで構成しても、ｄＶ／ｄｔ誤動作防止回路６０にノーマリーオフ素子である第一および第二のｎｐｎトランジスタ１８，１９を用いたので、簡単な回路構成でＩＧＢＴ１の誤動作を抑制することができる。また、電源電圧検知回路１７を設けたことによって、ＩＧＢＴ１のオン期間中に停電等で駆動回路１６０の直流電源の電源電圧が低下した場合でも、ｄＶ／ｄｔ誤動作防止回路６０のノーマリーオフ素子がオンするより前に、電力用半導体素子を正常にオフできるため、電力用半導体素子を高速にターンオフすることを防ぐことができる。

なお、全ての実施の形態において、電力用半導体素子としてＩＧＢＴを用いているが、例えばＭＯＳＦＥＴ等の電圧駆動型電力用半導体素子に対しても、全ての実施の形態で示した電力用半導体素子の駆動回路を適用することができる。また、半導体としてＳｉだけでなく、ＳｉＣ等のワイドギャップ半導体に対しても、全ての実施の形態で示した駆動回路を適用することができる。なお、ＳｉＣ等のワイドギャップ半導体はしきい値電圧Ｖｔｈが低い場合があり、誤動作しやすいので、ＳｉＣ等で作製した電力用半導体素子に対しては、全ての実施の形態で示した駆動回路を用いて誤動作を防止できるという効果が更に大きくなる。

１ ＩＧＢＴ（電力用半導体素子）、２ 制御信号、３ 制御回路、４ オン用ＭＯＳＦＥＴ、５ オフ用ＭＯＳＦＥＴ、６，７ ゲート抵抗、８ 第一の直流電源、９ 第二の直流電源、１０，３０，４０，５０，６０ ｄＶ／ｄｔ誤動作防止回路、１１ ＪＦＥＴ、１２，１４ ダイオード、１３ ｎｐｎトランジスタ、１５，２０〜２３ 抵抗、１６ ｐｎｐトランジスタ、１７ 電源電圧検知回路、１８ 第一のｎｐｎトランジスタ、１９ 第二のｎｐｎトランジスタ、１００，１１０，１２０，１３０，１４０，１５０，１６０ 駆動回路。

Claims (6)

1. 電力用半導体素子のオンオフを制御する制御回路と、
   前記電力用半導体素子の制御端子間に電圧を供給する直流電源と、
   前記電力用半導体素子の制御端子間に接続されたスイッチング素子とを備え、
   前記スイッチング素子は、前記直流電源の電源電圧が低下した場合にオンし、または、前記直流電源の電源電圧が低下した状態で前記電力用半導体素子の制御端子間電圧が上昇した場合にオンし、前記電力用半導体素子の制御端子間を短絡させる電力用半導体素子の駆動回路であって、
   前記直流電源の電源電圧の低下を検知し、前記直流電源の電源電圧が所定の電源電圧低下量に達した場合に前記電力用半導体素子をオフする信号を前記制御回路へ出力する電源電圧検知回路を備え、
   前記所定の電源電圧低下量を前記スイッチング素子がオンする前記直流電源の電源電圧の低下量より小さく、または、前記所定の電源電圧低下量を前記電力用半導体素子の制御端子間電圧が上昇した場合に前記スイッチング素子がオンする前記直流電源の電源電圧の低下量より小さくしたことを特徴とする電力用半導体素子の駆動回路。
2. 前記スイッチング素子は、ノーマリーオン素子であることを特徴とする請求項１に記載の電力用半導体素子の駆動回路。
3. 前記スイッチング素子は、ノーマリーオフ素子であることを特徴とする請求項１に記載の電力用半導体素子の駆動回路。
4. 前記電力用半導体素子の制御端子間に接続され、前記スイッチング素子に流れる電流を増幅する増幅回路を備えたことを特徴とする請求項１に記載の電力用半導体素子の駆動回路。
5. 前記電力用半導体素子の制御端子間に前記スイッチング素子と直列にダイオードが挿入され、前記ダイオードは、アノード側が前記電力用半導体素子のゲート端子側となるように接続されたことを特徴とする請求項１に記載の電力用半導体素子の駆動回路。
6. 前記電力用半導体素子は、ワイドギャップ半導体であることを特徴とする請求項１ないし５のいずれか１項に記載の電力用半導体素子の駆動回路。

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